JPH01144724A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPH01144724A JPH01144724A JP62303539A JP30353987A JPH01144724A JP H01144724 A JPH01144724 A JP H01144724A JP 62303539 A JP62303539 A JP 62303539A JP 30353987 A JP30353987 A JP 30353987A JP H01144724 A JPH01144724 A JP H01144724A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- circuit
- input
- transistor
- inputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル情報処理装置に不可欠な論理演算回
路に関し、特に２信号の一致演算を行なう論理演算回路
に関する。
路に関し、特に２信号の一致演算を行なう論理演算回路
に関する。
従来、この種の論理演算回路の一つとしての排他的論理
和回路は複数の論理ゲートを組合せて構成される。例え
ば、２信号を入力とするＮＯＲゲートとＡＮＤゲートの
各々の出力を入力とするＮＯＲゲートの計３個の論理ゲ
ートで構成できる。この排他的論理和回路は２つの信号
が不一致の場合に”１”ｉ出力する。一般に、ｃＭｏｓ
トランジスタによる２人力論理ゲートは、４個のトラン
ジスタで形成されるので、この排他的論理和回路は１２
個のトランジスタで構成されることになる。また。
和回路は複数の論理ゲートを組合せて構成される。例え
ば、２信号を入力とするＮＯＲゲートとＡＮＤゲートの
各々の出力を入力とするＮＯＲゲートの計３個の論理ゲ
ートで構成できる。この排他的論理和回路は２つの信号
が不一致の場合に”１”ｉ出力する。一般に、ｃＭｏｓ
トランジスタによる２人力論理ゲートは、４個のトラン
ジスタで形成されるので、この排他的論理和回路は１２
個のトランジスタで構成されることになる。また。
ダイナミック動作を行なうことで、トランジスタ数を６
個に削減した排他的論理和回路が特開昭６２−１２５４
３４号公報「同期式演算回路」に記載されている。
個に削減した排他的論理和回路が特開昭６２−１２５４
３４号公報「同期式演算回路」に記載されている。
第３図はこの「同期式演算回路」で開示されている排他
的論理和回路の回路図である。クロック信号Φが１１″
レベルのときに、トランジスタＴ３６は導通し、出力は
＠Ｏｎレベルにディスチャージされる。クロック信号Φ
がｗ Ｏ＋″レベルなると、トランジスタｂ６が開放し
、トランジスタＴ３１が導通するので、出力には入力ａ
とｂが不一致のときにのみ″′１″レベルを発生する。
的論理和回路の回路図である。クロック信号Φが１１″
レベルのときに、トランジスタＴ３６は導通し、出力は
＠Ｏｎレベルにディスチャージされる。クロック信号Φ
がｗ Ｏ＋″レベルなると、トランジスタｂ６が開放し
、トランジスタＴ３１が導通するので、出力には入力ａ
とｂが不一致のときにのみ″′１″レベルを発生する。
上述した従来の論理演算回路は１２個あるいは６個のト
ランジスタＴ３１〜Ｔａｅｆ必要とし、この回路を用い
たＬＳＩのチップサイズの増大１歩留りの低下、信頼性
の低下、消費電力の増大をも之らす。また、ダイナミッ
ク動作させているため、スタティック動作を必要とする
回路に適用できず、またタイミング設計が複雑である欠
点を有する。
ランジスタＴ３１〜Ｔａｅｆ必要とし、この回路を用い
たＬＳＩのチップサイズの増大１歩留りの低下、信頼性
の低下、消費電力の増大をも之らす。また、ダイナミッ
ク動作させているため、スタティック動作を必要とする
回路に適用できず、またタイミング設計が複雑である欠
点を有する。
また、入力から出力までに少なくとも２個のトランジス
タを経由するので、遅延時間が大きいという欠点を持つ
。
タを経由するので、遅延時間が大きいという欠点を持つ
。
本発明の論理演算回路は、第１の入力端および出力端の
一方と他方にそれぞれソースとドレインが接続され、ゲ
ートが第２の入力端に接続される第１極性の第１トラン
ジスタと、前記第２の入力端および出力端の一方と他方
にそれぞれソースとドレインが接続され、ゲートが前記
第１の入力端に接続される第１極性の第２トランジスタ
と、電源またはグランドにソース、ドレインの一方が接
続される第２極性の第３トランジスタと、ソース。
一方と他方にそれぞれソースとドレインが接続され、ゲ
ートが第２の入力端に接続される第１極性の第１トラン
ジスタと、前記第２の入力端および出力端の一方と他方
にそれぞれソースとドレインが接続され、ゲートが前記
第１の入力端に接続される第１極性の第２トランジスタ
と、電源またはグランドにソース、ドレインの一方が接
続される第２極性の第３トランジスタと、ソース。
ドレインの一方および他方がそれぞれ前記第３トランジ
スタのソース、ドレインの他方および前記出力端に接続
される第２極性の第４トランジスタとを具備し、前記第
３．第４トランジスタのゲートの一方および他方が前記
第１の入力端および前記第２の入力端にそれぞれ接続さ
れるように構成しｔことを特徴とする。
スタのソース、ドレインの他方および前記出力端に接続
される第２極性の第４トランジスタとを具備し、前記第
３．第４トランジスタのゲートの一方および他方が前記
第１の入力端および前記第２の入力端にそれぞれ接続さ
れるように構成しｔことを特徴とする。
本発明によれば、以上のように論理演算回路を構成した
ので、構成トランジスタ数を削減でき。
ので、構成トランジスタ数を削減でき。
入力から出力までの遅延時間をトランジスタ１個分に減
小でき、高速動作が可能である。
小でき、高速動作が可能である。
次に図面を参照して本発明のさらに詳細な説明を行なう
。
。
第１図Ｈ（Ｂ）は本発明の一実施例を示す回路図と動作
説明図である。図において、ａとｂは各々第１の入力と
第２の入力であり、Ｓは出力である。
説明図である。図において、ａとｂは各々第１の入力と
第２の入力であり、Ｓは出力である。
また、ＶＤＤは電源である。Ｔ１とＴ２はＮ型のＭＯＳ
トランジスタを示し、Ｔ３．Ｔ４はＰ型のＭＯＳトラン
ジスタである。Ｎ型のＭＯ８）う／ジスタＴｌ、Ｔ２は
そのゲートに論理＠１″となる高電位を与えると導通し
く閉じ）、論理′″Ｏ″となる低電位を与えると開放す
る。Ｐ型のＭＯＳトランジスタＴ３．Ｔ４はＮ型のＭＯ
８）ランジスタＴｌ、Ｔ２と逆の動作をする。
トランジスタを示し、Ｔ３．Ｔ４はＰ型のＭＯＳトラン
ジスタである。Ｎ型のＭＯ８）う／ジスタＴｌ、Ｔ２は
そのゲートに論理＠１″となる高電位を与えると導通し
く閉じ）、論理′″Ｏ″となる低電位を与えると開放す
る。Ｐ型のＭＯＳトランジスタＴ３．Ｔ４はＮ型のＭＯ
８）ランジスタＴｌ、Ｔ２と逆の動作をする。
第１と第２の入力ａとｂに第１図（Ｂ）に示す４通９の
論理入力を与えるとｌＭＯＳトランジスタＴ１〜Ｔ４は
同図（句に示すように動作する。ここで記号１×”は開
放状態、記号１−″は導通状態を示す。
論理入力を与えるとｌＭＯＳトランジスタＴ１〜Ｔ４は
同図（句に示すように動作する。ここで記号１×”は開
放状態、記号１−″は導通状態を示す。
その結果、第１の入力ａと第２の入力すが等しい場合に
のみ出力Ｓは高電位の論理値″′１″を出力することに
なる。すなわち、第１図（５）の回路は４個の少ないＭ
Ｏ８）ランジスタで構成されているのにもかかわらず、
２つの入力ａとｂの一致検出。
のみ出力Ｓは高電位の論理値″′１″を出力することに
なる。すなわち、第１図（５）の回路は４個の少ないＭ
Ｏ８）ランジスタで構成されているのにもかかわらず、
２つの入力ａとｂの一致検出。
すなわち、排他的論理和の否定を実現している。
第２図（Ａｌ（同は本発明の他の実施例金示す回路図と
動作説明図である。第１図は排他的論理和の否定を実現
しているのに対し、第２図は排他的論理和の機能を実現
している。このため、第１図のＮ型のＭＯ８）ランジス
タＴＩ 、Ｔ２及びＰ型のＭＯＳトランジスタＴ３．Ｔ
４を第２図では各々Ｐ型のＭＯ，Ｓトランジスタ数５．
Ｔ６及びＮ型のＭＯ８）？ンジスタＴ？、Ｔｓに置換え
ている。また、Ｎ型のＭＯ８り°゛ トランジスタ１１８の一端はグランドＧＮＤに接続され
ている。
動作説明図である。第１図は排他的論理和の否定を実現
しているのに対し、第２図は排他的論理和の機能を実現
している。このため、第１図のＮ型のＭＯ８）ランジス
タＴＩ 、Ｔ２及びＰ型のＭＯＳトランジスタＴ３．Ｔ
４を第２図では各々Ｐ型のＭＯ，Ｓトランジスタ数５．
Ｔ６及びＮ型のＭＯ８）？ンジスタＴ？、Ｔｓに置換え
ている。また、Ｎ型のＭＯ８り°゛ トランジスタ１１８の一端はグランドＧＮＤに接続され
ている。
第１と第２の入力ａとｂに第２図（ｂ）に示す４通りの
組合せの論理入力を与えると、ＭＯＳトランジスタＴ５
〜Ｔ８は同図（Ｂｌに示すように動作する。
組合せの論理入力を与えると、ＭＯＳトランジスタＴ５
〜Ｔ８は同図（Ｂｌに示すように動作する。
その結果、出力Ｓは第１の入力ａと第２の入力すとが異
なる場合にのみ高電位の論理値１１″全発生する。すな
わち、第２図（３）の回路は排他的論理和回路現してい
る。
なる場合にのみ高電位の論理値１１″全発生する。すな
わち、第２図（３）の回路は排他的論理和回路現してい
る。
以上説明したように本発明によれば、従来よりもトラン
ジスタ数を削減することができる論理演算回路全提供す
ることができる。従来の論理演算回路はスタティック動
作で１２トランジスタ、ダイナミック動作で遜トランジ
スタを必要としていたのに対し、本発明は４個のトラン
ジスタでスタティック動作の排他的論理回路を実現でき
る。また、第１図、第２図の論理演算回路はスタティッ
ク動作が可能であり、しかも直流的な電流が流れないた
め、消費電力が小さい。論理演算回路は力ａ算回路９東
算回路で繰返し多用される基本論理回路である故、ＬＳ
Ｉのチップサイズの縮小１歩留りの向上、信頼性の向上
、消費電力の削減をもたらし、またタイミング設計を容
易にする。
ジスタ数を削減することができる論理演算回路全提供す
ることができる。従来の論理演算回路はスタティック動
作で１２トランジスタ、ダイナミック動作で遜トランジ
スタを必要としていたのに対し、本発明は４個のトラン
ジスタでスタティック動作の排他的論理回路を実現でき
る。また、第１図、第２図の論理演算回路はスタティッ
ク動作が可能であり、しかも直流的な電流が流れないた
め、消費電力が小さい。論理演算回路は力ａ算回路９東
算回路で繰返し多用される基本論理回路である故、ＬＳ
Ｉのチップサイズの縮小１歩留りの向上、信頼性の向上
、消費電力の削減をもたらし、またタイミング設計を容
易にする。
第１図（５）、 （Ｂｌは本発明の一実施例の回路図と
動作説明図であり、第２図（５）、（均は本発明の他の
実施例の回路図と動作説明図であり、第３図は従来の排
他的論理和回路の回路図である。 ａ・・・・・・第１の入力、ｂ・・・・・・第２の入力
、Ｓ・山・・出力、Ｔｌ、Ｔ２．Ｔ７．Ｔ８・・・・・
・Ｎ型のＭＯＳトランジスタ、Ｔ３．Ｔ４．Ｔ５．Ｔ６
・・印・Ｐ型のＭＯＳ ）ランジスタ。 代理人 弁理士 内 原 音 ＄ １ 閏 （Ａ） （ｓ） 茅 ２ 閏 第 ３ 図
動作説明図であり、第２図（５）、（均は本発明の他の
実施例の回路図と動作説明図であり、第３図は従来の排
他的論理和回路の回路図である。 ａ・・・・・・第１の入力、ｂ・・・・・・第２の入力
、Ｓ・山・・出力、Ｔｌ、Ｔ２．Ｔ７．Ｔ８・・・・・
・Ｎ型のＭＯＳトランジスタ、Ｔ３．Ｔ４．Ｔ５．Ｔ６
・・印・Ｐ型のＭＯＳ ）ランジスタ。 代理人 弁理士 内 原 音 ＄ １ 閏 （Ａ） （ｓ） 茅 ２ 閏 第 ３ 図
Claims (1)
- 第１の入力端および出力端の一方と他方にそれぞれソー
スとドレインが接続され、ゲートが第２の入力端に接続
される第１極性の第１トランジスタと、前記第２の入力
端および出力端の一方と他方にそれぞれソースとドレイ
ンが接続され、ゲートが前記第１の入力端に接続される
第１極性の第２トランジスタと、電源またはグランドに
ソース、ドレインの一方が接続される第２極性の第３ト
ランジスタと、ソース、ドレインの一方および他方がそ
れぞれ前記第３トランジスタのソース、ドレインの他方
および前記出力端に接続される第２極性の第４トランジ
スタとを具備し、前記第３、第４トランズスタのゲート
の一方および他方が前記第１の入力端および前記第２の
入力にそれぞれ接続されるように構成したことを特徴と
する論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303539A JPH01144724A (ja) | 1987-11-30 | 1987-11-30 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303539A JPH01144724A (ja) | 1987-11-30 | 1987-11-30 | 論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144724A true JPH01144724A (ja) | 1989-06-07 |
Family
ID=17922214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303539A Pending JPH01144724A (ja) | 1987-11-30 | 1987-11-30 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
-
1987
- 1987-11-30 JP JP62303539A patent/JPH01144724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
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