JPH02105723A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH02105723A JPH02105723A JP63258477A JP25847788A JPH02105723A JP H02105723 A JPH02105723 A JP H02105723A JP 63258477 A JP63258477 A JP 63258477A JP 25847788 A JP25847788 A JP 25847788A JP H02105723 A JPH02105723 A JP H02105723A
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- JP
- Japan
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- level
- channel mos
- mos transistor
- transistor
- potential
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 16
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベル変換回路に関し、特に入出力レベルがＴ
ＴＬコンパチブルのＣＭＯＳ −ＬＳ Ｉのレベル変換
回路に関する。
ＴＬコンパチブルのＣＭＯＳ −ＬＳ Ｉのレベル変換
回路に関する。
従来、ＣＭＯＳ −ＬＳ Ｉの入力部におけるレベル変
換回路には、外部入力信号をゲート入力とする単一のＣ
ＭＯＳ論理回路が使用される。
換回路には、外部入力信号をゲート入力とする単一のＣ
ＭＯＳ論理回路が使用される。
第２図は従来用いられるレベル変換回路の一例を示すイ
ンバータ回路の接続回路図で、入力端子ＩＮにＴＴＬレ
ベルの外部入力信号を受け、出力端子ＯＵＴにＣＭＯＳ
レベルの出力信号を出力するよう使用される。ここで、
ＱｌおよびＱ２はそれぞれＰチャネル型絶縁ゲート電界
効果トランジスタおよびＮチャネル型絶縁ゲート電界効
果トランジスタを示しており、そのしきい電圧ＶＴ、お
よびＶＴ□が通常−０，４Ｖ〜−１，ＯＶおよび０．４
Ｖ〜１．０Ｖになるようにそれぞれ設定される。ところ
で、入力端子ＩＮにＴＴＬレベルのハイ“Ｈ１１レベル
が入力された時を考えると、このときの入力端子ＩＮの
電圧は２．０ Ｖ〜２．４Ｖ程度であるため一方のＰチ
ャネルＭＯＳトランジスタＱ工にはそのしきい電圧を超
えるゲート電圧がかかり、また、他方のＮチャネルＭＯ
Ｓトランジスタロ２のゲートにはそのしきい電圧を超え
はするもののＣＭＯＳレベルのハイ“Ｈ”より低レベル
の電圧がかかる。従って、ＰチャネルＭＯＳトランジス
タロ１は完全にはオフせず、また、ＮチャネルＭＯＳト
ランジスタロ２もその電流特性の飽和領域まで達するこ
とができない状態に陥いるので、従来のインバータ回路
を用いてＣＭＯ３−ＬＳ Ｉの入力部を構成する場合は
、ＮチャネルＭＯＳトランジスタロ２の電流能力比をＰ
チャネルＭＯＳトランジスタＱｌよりも数倍〜十数倍も
大きく設定して、出力端子ＯＵＴからＣＭＯＳレベルの
ロー°“Ｌ １１レベルを出力せしめている。
ンバータ回路の接続回路図で、入力端子ＩＮにＴＴＬレ
ベルの外部入力信号を受け、出力端子ＯＵＴにＣＭＯＳ
レベルの出力信号を出力するよう使用される。ここで、
ＱｌおよびＱ２はそれぞれＰチャネル型絶縁ゲート電界
効果トランジスタおよびＮチャネル型絶縁ゲート電界効
果トランジスタを示しており、そのしきい電圧ＶＴ、お
よびＶＴ□が通常−０，４Ｖ〜−１，ＯＶおよび０．４
Ｖ〜１．０Ｖになるようにそれぞれ設定される。ところ
で、入力端子ＩＮにＴＴＬレベルのハイ“Ｈ１１レベル
が入力された時を考えると、このときの入力端子ＩＮの
電圧は２．０ Ｖ〜２．４Ｖ程度であるため一方のＰチ
ャネルＭＯＳトランジスタＱ工にはそのしきい電圧を超
えるゲート電圧がかかり、また、他方のＮチャネルＭＯ
Ｓトランジスタロ２のゲートにはそのしきい電圧を超え
はするもののＣＭＯＳレベルのハイ“Ｈ”より低レベル
の電圧がかかる。従って、ＰチャネルＭＯＳトランジス
タロ１は完全にはオフせず、また、ＮチャネルＭＯＳト
ランジスタロ２もその電流特性の飽和領域まで達するこ
とができない状態に陥いるので、従来のインバータ回路
を用いてＣＭＯ３−ＬＳ Ｉの入力部を構成する場合は
、ＮチャネルＭＯＳトランジスタロ２の電流能力比をＰ
チャネルＭＯＳトランジスタＱｌよりも数倍〜十数倍も
大きく設定して、出力端子ＯＵＴからＣＭＯＳレベルの
ロー°“Ｌ １１レベルを出力せしめている。
前述したように従来のレベル変換回路は、ＴＴＬレベル
の外部入力信号をＣＭＯＳレベルに変換するとき、その
回路を構成するＰチャネルＭＯＳトランジスタロ１とＮ
チャネルＭ ＯＳ ＋−ランジスタＱ２の電流能力比を
ＮチャネルＭＯＳ１〜ランジスタＱ２の電流能力がＰチ
ャネルＭＯＳトランジスタロ１の電流能力よりも大きく
なるように設定する必要があるので、ＮチャネルＭＯＳ
）−ランジスタＱ２のサイズが大きくなるという問題点
の他に、ＰチャネルＭＯＳ）ランジスタＱ１が完全には
オフしないので、ＣＭＯ３回路でありながらこの貫通電
流のために、ＬＳＩの消費電力が大きくなってしまうと
いう問題点があり、また、ＰチャネルＭＯＳ）ランジス
タとＮチャイ・ルＭＯ３）−ランジスタの電流能力が大
きく異っているため出力端子ＯＵＴ側の立上がり／立下
がりの波形が立下がり側に比べ立上がり側が遅くなり、
入力信号の変化による遅延時間が立上がり側と立下がり
側とで違って来るという回路特性上の問題点も生ぜしめ
ている。
の外部入力信号をＣＭＯＳレベルに変換するとき、その
回路を構成するＰチャネルＭＯＳトランジスタロ１とＮ
チャネルＭ ＯＳ ＋−ランジスタＱ２の電流能力比を
ＮチャネルＭＯＳ１〜ランジスタＱ２の電流能力がＰチ
ャネルＭＯＳトランジスタロ１の電流能力よりも大きく
なるように設定する必要があるので、ＮチャネルＭＯＳ
）−ランジスタＱ２のサイズが大きくなるという問題点
の他に、ＰチャネルＭＯＳ）ランジスタＱ１が完全には
オフしないので、ＣＭＯ３回路でありながらこの貫通電
流のために、ＬＳＩの消費電力が大きくなってしまうと
いう問題点があり、また、ＰチャネルＭＯＳ）ランジス
タとＮチャイ・ルＭＯ３）−ランジスタの電流能力が大
きく異っているため出力端子ＯＵＴ側の立上がり／立下
がりの波形が立下がり側に比べ立上がり側が遅くなり、
入力信号の変化による遅延時間が立上がり側と立下がり
側とで違って来るという回路特性上の問題点も生ぜしめ
ている。
本発明の目的は、上記の情況に鑑み、ＰチャネルＭ Ｏ
Ｓ トランジスタとＮチャネルＭＯＳトランジスタの電
流能力比を異なる値に設定する必要なき入出力レベル・
ＴＴＬコンパチブルのレベル変換回路を提供することで
ある。
Ｓ トランジスタとＮチャネルＭＯＳトランジスタの電
流能力比を異なる値に設定する必要なき入出力レベル・
ＴＴＬコンパチブルのレベル変換回路を提供することで
ある。
本発明によれば、レベル変換回路は、ゲートを互いに入
力端子に共通接続して最高電位と出力端子との間に直列
接続される少なくとも２つのＰチャネル絶縁ゲート電界
効果トランジスタと、前記出力端子と最低電位との間に
ゲートを前記入力端子に接続して挿入されるＮチャネル
型絶縁ゲート電界効果トランジスタとを備えることを含
んで構成される。
力端子に共通接続して最高電位と出力端子との間に直列
接続される少なくとも２つのＰチャネル絶縁ゲート電界
効果トランジスタと、前記出力端子と最低電位との間に
ゲートを前記入力端子に接続して挿入されるＮチャネル
型絶縁ゲート電界効果トランジスタとを備えることを含
んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すレベル変換回路の接続
回路図である。本実施例によれば、本発明のレベル変換
回路は、ソースおよびゲートを電源Ｖ。０および入力端
子ＩＮにそれぞれ接続したＰチャネルＭＯＳ）ランジス
タＱ１と、このＰチャネルＭＯＳトランジスタロ１と直
列接続され、ゲートおよびドレインを入力端子ＩＮおよ
び出力端子ＯＵＴにそれぞれ接続したＰチャネルＭＯＳ
トランジスタロ３と、ソースおよびゲートを接地ＧＮＤ
および入力端子ＩＮにそれぞれ接続すると共にドレイン
を出力端子ＯＵＴに接続したＮチャネルＭＯＳトランジ
スタロ２とを含む。
回路図である。本実施例によれば、本発明のレベル変換
回路は、ソースおよびゲートを電源Ｖ。０および入力端
子ＩＮにそれぞれ接続したＰチャネルＭＯＳ）ランジス
タＱ１と、このＰチャネルＭＯＳトランジスタロ１と直
列接続され、ゲートおよびドレインを入力端子ＩＮおよ
び出力端子ＯＵＴにそれぞれ接続したＰチャネルＭＯＳ
トランジスタロ３と、ソースおよびゲートを接地ＧＮＤ
および入力端子ＩＮにそれぞれ接続すると共にドレイン
を出力端子ＯＵＴに接続したＮチャネルＭＯＳトランジ
スタロ２とを含む。
ここで、入力端子ＩＮの電位がＴＴＬレベルのロー“Ｌ
′°レベルである場合はその電位ＶＬは０．４Ｖ〜０．
８■にある。従って、ソースが電源電位であり、またゲ
ートが０．４Ｖ〜０．８Ｖの電位にあるＰチャネルＭＯ
Ｓ）ランジスタＱｌは十分にオンすることができる。こ
のときこれに直列接続されたＰチャネルＭＯＳトランジ
スタロ３のソースには十分なオン状態にあるトランジス
タＱｌのドレインから電源電位■ＤＤが与えられ、また
、ゲートには入力端子ＩＮから同じく電位ＶＬの０．４
Ｖ〜０．８■が与えられるので、同じように十分にオン
することができる。他方、ＮチャネルＭＯＳトランジス
タロ２の方は、ソース電位が接地電位でゲート電位が電
位■Ｌの０．４Ｖ〜０．８■であるのでほぼオフ状態に
ある。従って、入力端子ＩＮにＴＴＬレベルのロー１１
Ｌ Ｉ＋レベル■Ｌが入力されたときは、出力端子Ｏ
ＵＴにはＣＭＯＳレベルの“Ｈｉｇｈ″ルベルが出力さ
れる。ついで、入力端子ＩＮの電位がＴＴＬレベルのハ
イ゛′Ｈ′。
′°レベルである場合はその電位ＶＬは０．４Ｖ〜０．
８■にある。従って、ソースが電源電位であり、またゲ
ートが０．４Ｖ〜０．８Ｖの電位にあるＰチャネルＭＯ
Ｓ）ランジスタＱｌは十分にオンすることができる。こ
のときこれに直列接続されたＰチャネルＭＯＳトランジ
スタロ３のソースには十分なオン状態にあるトランジス
タＱｌのドレインから電源電位■ＤＤが与えられ、また
、ゲートには入力端子ＩＮから同じく電位ＶＬの０．４
Ｖ〜０．８■が与えられるので、同じように十分にオン
することができる。他方、ＮチャネルＭＯＳトランジス
タロ２の方は、ソース電位が接地電位でゲート電位が電
位■Ｌの０．４Ｖ〜０．８■であるのでほぼオフ状態に
ある。従って、入力端子ＩＮにＴＴＬレベルのロー１１
Ｌ Ｉ＋レベル■Ｌが入力されたときは、出力端子Ｏ
ＵＴにはＣＭＯＳレベルの“Ｈｉｇｈ″ルベルが出力さ
れる。ついで、入力端子ＩＮの電位がＴＴＬレベルのハ
イ゛′Ｈ′。
レベル■Ｈに移行すると、ＮチャネルＭＯＳトランジス
タＱ２はそのゲート電位が上昇するのでオンし始める。
タＱ２はそのゲート電位が上昇するのでオンし始める。
このときＰチャネルＭＯＳトランジスタロ１はそのソー
ス電位が電源電位ＶＤＤにあり、また、ゲート電位が入
力端子ＩＮの電位ＶＨで、２．０Ｖ〜２．４Ｖ程度にあ
り、そのしきい電圧以下にはならないので完全にはオフ
しないが、ＰチャネルＭＯＳトランジスタＱ３の方はそ
のソース電位が電源電位ＶＤ＋）よりも直列に入ったＰ
チャネルＭＯＳトランジスタロ１のオン抵抗による電圧
降下分だけ低くなっているため、実効しきい電圧が低下
し大きなオン抵抗を示すこととなるので、よりオフ状態
に近い動作状態となる。すなわち、従来問題とされた貫
通電流による消費電力の上昇は著しく緩和される。以上
はＰチャネル・トランジスタが２個の場合を説明したが
、２個以上を用いてもよい。
ス電位が電源電位ＶＤＤにあり、また、ゲート電位が入
力端子ＩＮの電位ＶＨで、２．０Ｖ〜２．４Ｖ程度にあ
り、そのしきい電圧以下にはならないので完全にはオフ
しないが、ＰチャネルＭＯＳトランジスタＱ３の方はそ
のソース電位が電源電位ＶＤ＋）よりも直列に入ったＰ
チャネルＭＯＳトランジスタロ１のオン抵抗による電圧
降下分だけ低くなっているため、実効しきい電圧が低下
し大きなオン抵抗を示すこととなるので、よりオフ状態
に近い動作状態となる。すなわち、従来問題とされた貫
通電流による消費電力の上昇は著しく緩和される。以上
はＰチャネル・トランジスタが２個の場合を説明したが
、２個以上を用いてもよい。
以上詳細に説明したように、本発明によれば、単一構成
のＣＭＯＳインバータ回路のＰチャネルＭＯＳトランジ
スタ側を２個以上のトラジスタを直列接続した回路構成
とすることにより、出力端子側のＰチャネルＭＯＳトン
ジメタのソース・レベルを下げることができ、実効しき
い値電圧を下げ、オン抵抗を大きくすることができるの
で、電源電位から接地電位へぬける貫通電流の少ない低
消費電力レベル変換回路の実現にｍ著な効果をあげるこ
とができる。
のＣＭＯＳインバータ回路のＰチャネルＭＯＳトランジ
スタ側を２個以上のトラジスタを直列接続した回路構成
とすることにより、出力端子側のＰチャネルＭＯＳトン
ジメタのソース・レベルを下げることができ、実効しき
い値電圧を下げ、オン抵抗を大きくすることができるの
で、電源電位から接地電位へぬける貫通電流の少ない低
消費電力レベル変換回路の実現にｍ著な効果をあげるこ
とができる。
第１図は本発明の一実施例を示すレベル変換回路の接続
回路図、第２図は従来用いられるレベル変換回路の一例
を示すインバータ回路の接続回路図である。 Ｑｌ、Ｑ３・・・ＰチャネルＭＯ３）ランジスタ、Ｑ２
・・・ＮチャネルＭＯ９）−ランジスタ、ＩＮ・・・Ｔ
ＴＬレベルの入力端子、ＯＵＴ・・・ＣＭＯＳレベルの
出力端子。 代理人 弁理士 内 原 晋
回路図、第２図は従来用いられるレベル変換回路の一例
を示すインバータ回路の接続回路図である。 Ｑｌ、Ｑ３・・・ＰチャネルＭＯ３）ランジスタ、Ｑ２
・・・ＮチャネルＭＯ９）−ランジスタ、ＩＮ・・・Ｔ
ＴＬレベルの入力端子、ＯＵＴ・・・ＣＭＯＳレベルの
出力端子。 代理人 弁理士 内 原 晋
Claims (1)
- ゲートを互いに入力端子に共通接続して最高電位と出力
端子との間に直列接続される少なくとも２つのＰチャネ
ル絶縁ゲート電界効果トランジスタと、前記出力端子と
最低電位との間にゲートを前記入力端子に接続して挿入
されるＮチャネル型絶縁ゲート電界効果トランジスタと
を備えることを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258477A JPH02105723A (ja) | 1988-10-14 | 1988-10-14 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258477A JPH02105723A (ja) | 1988-10-14 | 1988-10-14 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105723A true JPH02105723A (ja) | 1990-04-18 |
Family
ID=17320760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258477A Pending JPH02105723A (ja) | 1988-10-14 | 1988-10-14 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
| EP0817386A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725724A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Interface circuit |
-
1988
- 1988-10-14 JP JP63258477A patent/JPH02105723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725724A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Interface circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817386A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
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