JPH07326958A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07326958A
JPH07326958A JP6119110A JP11911094A JPH07326958A JP H07326958 A JPH07326958 A JP H07326958A JP 6119110 A JP6119110 A JP 6119110A JP 11911094 A JP11911094 A JP 11911094A JP H07326958 A JPH07326958 A JP H07326958A
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Abstract

(57)【要約】 【目的】５Ｖ−３Ｖインターフェースにおいて、５Ｖ振
幅信号のデューティ比を変動させずに３Ｖ電源のＬＳＩ
に伝達させる。 【構成】共通に使用される基本セルを半導体チップに設
けておき、所望の回路機能を実現するために配線を形成
して使用するＣＭＯＳ型半導体集積回路装置において、
前記基本セルで構成されたインバータ回路と、前記イン
バータ回路の入力端と前記半導体チップの入力端子との
間に接続されたＮ型ＭＯＳトランジスタ２４とからなる
入力バッファ回路を有する。前記インバータ回路は、前
記基本セル内の基本Ｐ型ＭＯＳトランジスタ（２５，２
６）を２つ以上並列に接続するか、あるいは前記基本セ
ル内の基本Ｎ型ＭＯＳトランジスタを２つ以上直列に接
続される構成をとる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に異電源電圧の集積回路装置間を接続するときに
使用する入力バッファ回路に関する。
【０００２】
【従来の技術】微細加工技術の進展に伴い、ＣＭＯＳ型
トランジスタからなるＬＳＩ（高密度集積回路）の電源
電圧は５Ｖ系から３Ｖ系へ移行しつつある。トランジス
タのゲート長が０．８μｍ以下の場合、ゲート酸化膜は
１５ｎｍ以下を使用しており、ゲート−ドレイン間ある
いはゲート−ソース間に５Ｖの電圧が加えられると信頼
性上の基準となる電界強度を越えてしまうためである。
信頼性上の基準となる電界強度とは、ゲート酸化膜の電
界強度が例えば５ＭＶ／ｃｍ程度を基準とし、これを越
えるとゲート電流が流れる。電界強度が下がればまた復
帰するが、一度電流が流れると、それを原因とした結晶
欠陥が生じ、デバイスの信頼性を劣化させてしまう。従
って、ゲート長が０．８μｍ以上、ゲート酸化膜１５ｎ
ｍ以上のＬＳＩと、０．８μｍ、１５ｎｍより小さいＬ
ＳＩとでは電源電圧が変わり、その結果それらのＬＳＩ
間のインターフェースにつぎのような形態が必要になっ
てきた。
【０００３】（１）３Ｖ系電源の回路の３Ｖ振幅の出力
を、５Ｖ系電源のＬＳＩの入力に加える。
【０００４】（２）５Ｖ系電源の回路の５Ｖ振幅の出力
を、３Ｖ系電源のＬＳＩの入力に加える。上記（１）の
場合、３Ｖ出力の高レベル電圧（ＶＯＨ）が、５Ｖ系電
源のＬＳＩの高入力スレッショルド電圧よりも充分高く
ないと、誤動作しないばかりでなく、その入力バッファ
に貫通電流が流れてしまうという問題点がある。また上
記（２）の場合は、３Ｖ系のＬＳＩの入力バッファのゲ
ートに、過大な５Ｖが印加され、信頼性上問題となる。
【０００５】上記問題を克服すべく採られている回路を
示す図３を参照すると、３Ｖ系の電源電圧のＬＳＩ１
と、５Ｖ系のＬＳＩ２と、信号線１８，１９と、信号線
１８と５Ｖ電源電圧との間に接続された抵抗７とがあ
る。
【０００６】まず、上記（１）を実現するための回路を
説明する。３Ｖ系のＬＳＩ１の信号端子３には、３Ｖ振
幅信号を出力するべく、Ｐ型ＭＯＳトランジスタ８とＮ
型ＭＯＳトランジスタ９とで構成される出力段２１が、
Ｎ型ＭＯＳトランジスタ１０を介して接続されている。
なお、このトランジスタ１０は、３Ｖフルスイングが得
られるように、基板濃度の操作によってスレッショルド
電圧を０Ｖにしている。一方、５Ｖ系のＬＳＩの信号端
子５には、その信号を入力するべく、Ｐ型ＭＯＳトラン
ジスタ１４とＮ型ＭＯＳトランジスタ１５とで構成され
る入力段２０のゲートが接続されている。そして、両者
を結ぶ信号線１８には、信号端子３より出力される信号
の高レベル出力ＶＯＨを５Ｖまでプルアップするための
プルアップ抵抗７が接続されている。このような構成に
よって、信号線１８の信号振幅は０Ｖから５Ｖまで安定
して得られるので、入力段２０に貫通電流が流れること
はない。また出力段２１についても、トランジスタ８、
９、１０ののゲート長、ゲート酸化膜厚は０．８μｍ以
下、１５ｎｍ以下になっているが、トランジスタ８、９
のドレインにはトランジスタ１０の作用で最大３Ｖまで
しか印加化されない。トランジスタ１０は、ゲートが３
Ｖ一定なので、信号端子３が０Ｖから５Ｖまで触れても
ゲート−ドレイン間またはゲート−ソース間に５Ｖの電
位差が生じる事はない。
【０００７】次に上記（２）を実現するための回路を説
明する。信号端子６には、５Ｖ振幅信号を出力するべ
く、Ｐ型ＭＯＳトランジスタ１６とＮ型ＭＯＳトランジ
スタ１７とで構成される出力段２２が接続されている。
一方、信号端子４には、その信号を入力するべく、Ｐ型
ＭＯＳ型トランジスタ１１とＮ型ＭＯＳトランジスタ１
２とで構成される入力段２３のゲートがＮ型ＭＯＳトラ
ンジスタ１３を介して接続されている。なお、このトラ
ンジスタ１３は３Ｖフルスイングが得られるように、ス
レッショルド電圧を０Ｖにしている。そして、両者は信
号線１９で結ばれている。このような構成によって、信
号線１９の信号振幅が０Ｖから５Ｖまで振れても、入力
段２３を構成するゲート長、ゲート酸化膜厚が０．８μ
ｍ以下、１５ｎｍ以下のトランジスタ１１、１２、１３
のゲート−ドレイン間またはゲート−ソース間に５Ｖの
電位差が生じる事はない。
【０００８】
【発明が解決しようとする課題】しかしながら、上記
（２）を実現する回路において、次のような問題が発生
した。図４はその説明図である。（ａ）の信号は５ＶＬ
ＳＩ１から出力される出力信号。（ｂ）の信号は３ＶＬ
ＳＩ１の入力段２３から出力される信号である。一般に
５Ｖ系のＣＭＯＳのＬＳＩ２の入力スレッショルド電圧
は２．５Ｖ程度で、３Ｖ系のＣＭＯＳのＬＳＩ１のそれ
は１．５Ｖ程度である。よって（ａ）の信号信号の５Ｖ
出力信号のデューティ比ａ：ｂが１：１であっても、
（ｂ）の信号の３ＶＬＳＩ１の入力段２３から、図示さ
れていないチップ内部回路に出力される信号のデューテ
ィ比ａ′：ｂ′は１：１でなくなってしまう。これは、
５Ｖ系ＬＳＩ２の入力スレッショルド電圧が２．５Ｖ
（図４中の一点鎖線のレベル）であるのに対して、入力
段２３の入力スレッショルド電圧が１．５Ｖ（図４中の
二点鎖線のレベル）であることに起因する。（ａ）の信
号の出力波形（実線）が、２．５Ｖのレベルと交差する
点でのパルス幅ａ，ｂは等しくなっているが、（ｂ）の
入力段２３の出力信号（実線）が１．５Ｖのレベルと交
差する点でのパルス幅ａ′，ｂ′では、ａ′＞ｂ′とな
ってしまう。従って、この伝送路にクロック系の信号を
伝搬させると、両ＬＳＩ１，２のクロックタイミングが
互いに異なっているため、回路設計マージンが少なくな
り、高速動作ができないという問題点が発生していた。
【０００９】ところで、入力スレッショルドレベルを変
更する回路を加えた特開平４−２５０７１６号公報を参
照すると、ここで記載された回路をサブミクロンプロセ
スにおける薄い酸化膜のトランジスタで構成してみる
と、そのゲート電極に５Ｖ信号が直接入力されてしま
い、その結果ゲート酸化膜の電界強度が、信頼性上の基
準を越えてしまい、ゲート酸化膜の劣化を生じることが
判明した。
【００１０】
【課題を解決するための手段】本発明の第１の構成は、
第１の電源系からのパルス出力を第２の電源系に伝達す
るインターフェースを備えた半導体集積回路装置におい
て、第１，第２の電界効果トランジスタを前記第２の電
源系に直列接続し、前記第１，第２の電界効果トランジ
スタの共通接続点を出力となし、前記第１，第２の電界
効果トランジスタのゲートを共通接続してさらにＮチャ
ネル型電界効果トランジスタを介して入力端子に接続
し、前記Ｎチャネル型電界効果トランジスタのゲートを
前記第２の電源系の高電位側に接続し、前記第１の電界
効果トランジスタと並列にこのトランジスタと同チャネ
ル型の第３の電界効果トランジスタを接続して前記イン
ターフェースを構成することを特徴とする。
【００１１】本発明の第２の構成は、第１の電源系から
のパルス出力を第２の電源系に伝達するインターフェー
スを備えた半導体集積回路装置において、第１，第２の
電界効果トランジスタを前記第２の電源系間に直列接続
し、前記第１，第２の電界効果トランジスタの共通接続
点を出力となし、前記第１，第２の電界効果トランジス
タのゲートを共通接続してさらにＮチャネル型電界効果
トランジスタを介して入力端子に接続し、前記Ｎチャネ
ル型電界効果トランジスタのゲートを前記第２の電源系
の高電位側に接続し、前記第２の電界効果トランジスタ
と前記第２の電源系の低電位側との間にこのトランジス
タと同型の第３の電界効果トランジスタを接続し、この
ゲートを前記第１，第２の電界効果トランジスタと共通
接続して前記インターフェースを構成することを特徴と
する。
【００１２】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示す回路図である。この実施例の回路は、３Ｖ
系電源で動作する入力バッファであり、入力端子４０に
は５Ｖ系の回路からの出力が印加され、出力端子４１に
は３Ｖ系の出力が得られる。この回路の３Ｖ系電源，前
段の５Ｖ系の入力回路，後段の３Ｖ系の出力回路は、い
ずれも接地電位を共通とする。
【００１３】この入力バッファの回路は、Ｎチャネル型
ＭＯＳトランジスタ２４，２７とＰチャネル型ＭＯＳト
ランジスタ２５，２６とを有する。トランジスタ２５，
２６は、互いにソース，ドレインを共通接続され、これ
にトランジスタ２７が直列接続され、トランジスタ２
５，２７のゲートは共通接続され、トランジスタ２４を
介して入力端子４０に接続され、トランジスタ２４のゲ
ートは３Ｖの電源に接続され、トランジスタ２５，２６
とトランジスタ２７との共通接続部は出力端子４１とな
り、トランジスタ２５，２６の並列回路とトランジスタ
２７との直列回路は、３Ｖの電源と接地電位とに接続さ
れる。
【００１４】ここで、トランジスタ２４は、しきい値が
０Ｖになる基板濃度に設定して拡散されている。
【００１５】このように、Ｐ型ＭＯＳトランジスタ２
５，２６を２個並列接続すると、Ｐ型ＭＯＳトランジス
タの相互コンダクタンスｇｍが増大して、より少ないエ
ート・ソース電圧で、大きなドレイン電流が流れること
になる。
【００１６】今、インバータの遷移点における貫通電流
をＰ型ＭＯＳトランジスタが１個の場合と２個並列の場
合とで変わらないと仮定する（Ｎ型ＭＯＳトランジスタ
２７が電流リミッタとなっているから）と、１個の場合
より２個並列の場合の方が、より少ないゲート・ソース
電圧で済むので、遷移点における入力単位電圧即ち入力
スレッショルド電圧はＶＤＤ側にシフトする。
【００１７】半導体基板上に構成する基本トランジスタ
のサイズを、Ｎチャネル型トランジスタのゲート幅ＷＮ
＝１０μ，同ゲート長ＬＮ＝０．５μ，Ｐチャネル型ト
ランジスタのゲート幅ＷＰ＝１０μ，同ゲート長ＬＰ＝
０．５μとすると、この実施例のインバータは、図３の
入力段２３に比較して、約０．１Ｖ入力スレッショルド
レベルが上がる。それによるデューティ比の改善度は、
入力信号の立上り，立下り時間に依存するが、それぞれ
１．０Ｖ／ｎｓ，０．５Ｖ／ｎｓとすると、パルス幅の
変化Δｔは、Δｔ＝０．１÷１＋０．１÷０．５＝０．
３〔ｎｓ〕となり、０．３ｎｓ分だけ、所望のデューテ
ィ比に近づくことになる。図１の回路は、図３の入力段
２３に使用することが好ましい。この実施例は、トラン
ジスタ２５、２６の２個の並列回路であったが、必要に
応じて３個や４個等の並列回路にすれば、さらに相互コ
ンダクタンスｇｍが増大し、入力スレッショルド電圧が
さらに上昇する。この実施例によれば、入力バッファに
貫通電流が流れることもなく、酸化膜の電界強度が信頼
性上の基準を超えることもなく、得られるパルスのデュ
ーティ比を１：１に近づけることが可能となり、もって
回路設計上のマージンが大きくなり、高速動作で使用で
きるようになる。
【００１８】尚、トランジスタ２４をインバータ（又は
入力バッファ）の入力と半導体チップの入力端子４０と
の間に入れたことにより、入力端子４０に５Ｖの電圧が
加えられても、このランジスタ２４のゲートを３Ｖにバ
イアスしておけば、ゲート・ソース間あるいはゲート・
ドレイン間５Ｖの電圧が加わることがない。また、この
トランジスタ２４はＮチャネル型でなければならず、も
しＰチャネル型が接続されると、入力端子が５Ｖになっ
た場合、入力端子のＰ型拡散層とＶＤＤ（３Ｖ）につな
がっているＮウェルに電流が流れ込んでしまう。
【００１９】前記Ｎ型ＭＯＳトランジスタ２４のゲート
は、３Ｖの電源電圧は以下の固定電源に接続されている
ことが好ましいが、その加減は５Ｖ系入力の半分の電圧
即ち２．５Ｖ程度が好ましい。
【００２０】また第１の実施例では、一回路分だけ図示
したが、この種の回路は半導体基板に必要数だけ形成さ
れることが多い。３Ｖ系の電源駆動の論理回路を形成し
た半導体基板の主表面のうち周辺部にこの種の回路が多
数配列される。出力端子４１は、この半導体基板の内部
の論理回路（３Ｖ系）に接続され、入力端子４０はボン
ディング・パッドや突起電極等であってもよく、いずれ
も電気的に外部リードに接続されることが好ましい。こ
の外部リードには、５Ｖ系のＬＳＩの出力リードがプリ
ント配線板等を介して電気的に接続される。この外部リ
ードに３Ｖ系のＬＳＩの出力リードが接続される場合に
も備えて、この実施例の回路を介さず、ダイレクトに入
力されるように、スイッチング回路を設けてもよい。こ
の場合には、このスイッチング回路とこれを制御する信
号を入力するための外部リードが必要である。
【００２１】図２は本発明の第２の実施例の半導体集積
回路装置を示す回路図である。図２において、この実施
例のインバータは、Ｎチャネル型ＭＯＳトランジスタ２
８，３０，３１とＰチャネル型ＭＯＳトランジスタ２９
とを備える。トランジスタ２９，３０，３１が直列接続
された回路は、３Ｖ電源電圧と接地電位との間に接続さ
れ、トランジススタ２９，３０の共通接続点を出力端子
４３とし、トランジスタ２９，３０，３１のゲートは互
いに接続され、トランジスタ２８を介して入力端子４２
に接続される。トランジスタ２８のゲートは３Ｖ電源電
圧に接続される。このインバータの回路と前後の回路と
は、接地電位を共通にする。入力端子４２に入力される
電圧は、５Ｖ系電源の回路の出力信号であり、出力端子
４３からは３Ｖ系電源の回路に出力信号を与える。ここ
で、トランジスタ２８は、しきい値を０Ｖにする基板濃
度に設定され拡散されている。
【００２２】このようにトランジスタ３０，３１の２個
直列接続すると、Ｎチャネル型ＭＯＳトランジスタの相
互コンダクタンスｇｍが減少し、同じドレイン電流を流
すのに、より大きなゲート・ソース電圧を必要とする。
この結果、Ｎチャネルトランジスタが１個の場合に比
べ、２個直列の方が、より大きなゲート・ソース電圧を
必要とするので、遷移点における入力端子電圧即ち入力
スレッショルド電圧はＶＤＤ側へシフトされる。ここ
で、Ｐチャネル型トランジスタ２９が電流リミッタとな
っているので、インバータの遷移点における貫通電流を
Ｎチャネル型トランジスタが１個の場合と２個直列の場
合で変らないと仮定している。
【００２３】基本トランジスタ・サイズを上記第１の実
施例と共通とすると、この第２の実施例のインバータ
は、図３の入力段２３に比較して、約０．２Ｖ入力スレ
ッショルド・レベルが上がる。これによるデューティ比
の改善度は、第１の実施例と同じ入力信号であれば、Δ
ｔ＝０．２÷１＋０．２÷０．５＝０．６〔ｎｓ〕とな
り、０．６ｎｓ分だけ所望のデューティ比に近づく。
【００２４】この実施例では、トランジスタ３０、３１
の２個の直列回路であるが、この他に３個や４個等の直
列回路にすれば、さらにＮチャネル型ＭＯＳトランジス
タの相互コンダクタンスｇｍが減少するので、さらに入
力スレッショルド電圧が上昇する。
【００２５】この実施例の回路は、図３の入力段２３の
替わりに用いられることが好ましい。
【００２６】この実施例の効果は、上記第１の実施例の
効果の他に、所望のデューティ比に近づける能力が大き
いという効果がある。
【００２７】この実施例のインバータが多数配列される
こと、半導体基板上の構成位置関係や、スイッチング回
路及びその外部リードを設けること等は、上記第１の実
施例の場合と共通する。また、上記第１の実施例と共通
する構成・効果の部分は説明を省略する。
【００２８】以上の第１，第２の実施例は、特にマスタ
ースライス方式の半導体集積回路基板に適用することが
好ましい。
【００２９】即ち、本発明を、共通に使用される多数の
基本セルを半導体チップに設けておき、所望の回路機能
を実現するために配線を形成して使用するＣＭＯＳ型半
導体集積回路に適用し、前記基本セルで構成されたイン
バータ回路と、このインバータ回路の入力と前記半導体
チップの入力端子との間に接続されたＮ型ＭＯＳトラン
ジスタとを有する入力バッファ回路を設けることも好ま
しい。そして、前記インバータ回路は、前記基本セル内
の基本Ｐ型ＭＯＳトランジスタを２つ以上並列に接続
（図１）し、あるいは前記基本セル内の基本Ｎ型ＭＯＳ
トランジスタを２つ以上直列に接続（図２）されること
が好ましい。
【００３０】
【発明の効果】以上の通り、本発明によれば、特に５Ｖ
系のＬＳＩから３Ｖ系のＬＳＩへのクロック信号伝達に
おいてデューティ比の変動がないパルスを伝えることが
可能となり、回路設計においてタイミング余裕ができて
安定し回路動作が得られるという効果があり、さらに入
力に貫通電流が流れることがなく、酸化膜の電解強度が
信頼性上の基準を越える心配もないという効果の他に、
特にマスタースライス方式の半導体集積回路の基本セル
にＮ型ＭＯＳトランジスタを追加するだけで構成できる
ので、簡便に設計・利用できるという効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路装置を
示す回路図である。
【図２】本発明の第２の実施例の半導体集積回路装置を
示す回路図である。
【図３】従来の入力バッファを示す回路図である。
【図４】図３の回路の動作を示す特性図である。
【符号の説明】
１ 電源電圧３ＶのＬＳＩ ２ 電源電圧５ＶのＬＳＩ ３，４，５，６ 外部端子 ７ ５Ｖプルアップ抵抗 ９，１０，１２，１３，１５，２４，２７，２８，３
０，３１ Ｎチャネル型ＭＯＳトランジスタ ８，１１，１４，１６，２５，２６，２９ Ｐチャネ
ル型ＭＯＳトランジスタ ２０ 入力バッファ ２１ ５Ｖインターフェース用出力バッファ ２２ 出力バッファ ２３ ５Ｖインターフェース用入力バッファ ４０，４２ 入力端子 ４１，４３ 出力端子

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源系からのパルス出力を第２の
    電源系に伝達するインターフェースを備えた半導体集積
    回路装置において、第１，第２の電界効果トランジスタ
    を前記第２の電源系に直列接続し、前記第１，第２の電
    界効果トランジスタの共通接続点を出力となし、前記第
    １，第２の電界効果トランジスタのゲートを共通接続し
    てさらにＮチャネル型電界効果トランジスタを介して入
    力端子に接続し、前記Ｎチャネル型電界効果トランジス
    タのゲートを前記第２の電源系の高電位側に接続し、前
    記第１の電界効果トランジスタと並列にこのトランジス
    タと同チャネル型の第３の電界効果トランジスタを接続
    して前記インターフェースを構成することを特徴とする
    半導体集積回路装置。
  2. 【請求項２】 第１の電源系からのパルス出力の第２の
    電源系に伝達するインターフェースを備えた半導体集積
    回路装置において、第１，第２の電界効果トランジスタ
    を前記第２の電源系間に直列接続し、前記第１，第２の
    電界効果トランジスタの共通接続点を出力となし、前記
    第１，第２の電界効果トランジスタのゲートを共通接続
    してさらにＮチャネル型電界効果トランジスタを介して
    入力端子に接続し、前記Ｎチャネル型電界効果トランジ
    スタのゲートを前記第２の電源系の高電位側に接続し、
    前記第２の電界効果トランジスタと前記第２の電源系の
    低電位側との間にこのトランジスタと同型の第３の電界
    効果トランジスタを接続し、このゲートを前記第１，第
    ２の電界効果トランジスタと共通接続して前記インター
    フェースを構成することを特徴とする半導体集積回路装
    置。
  3. 【請求項３】 Ｎチャネル型，Ｐチャネル型の電界効果
    トランジスタを有する多数の基本セルを半導体チップに
    設けておき、所望の回路機能を実現する際にこの半導体
    チップ上に配線を形成するタイプの半導体集積回路にお
    いて、前記第１，第２の電界効果トランジスタと前記第
    ３の電界効果トランジスタとがそれぞれ前記基本セル内
    に備えられている請求項１又は２記載の半導体集積回
    路。
  4. 【請求項４】 前記Ｎチャネル型電界効果トランジスタ
    のゲートの電位は、前記第２の電源系電圧と、前記第１
    の電源系電圧の半分の電圧との間に設定されている請求
    項１又は２記載の半導体集積回路。
  5. 【請求項５】 前記第１の電源系の電圧が５Ｖ系、前記
    第２の電源系の電圧が３Ｖ系である請求項１又は２記載
    の半導体集積回路。
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