JPH01280921A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH01280921A JPH01280921A JP62226009A JP22600987A JPH01280921A JP H01280921 A JPH01280921 A JP H01280921A JP 62226009 A JP62226009 A JP 62226009A JP 22600987 A JP22600987 A JP 22600987A JP H01280921 A JPH01280921 A JP H01280921A
- Authority
- JP
- Japan
- Prior art keywords
- threshold voltage
- mos
- mos transistor
- cmos inverter
- input terminal
- Prior art date
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ回路に関し、特に、半導体集積回路装
置（ＩＣ）の人出力部に設けられるバッファ回路に関す
る。
置（ＩＣ）の人出力部に設けられるバッファ回路に関す
る。
従来、この種のバッファ回路は、第５図に示すように、
電源（＋）３と電源（−）４との間に接続され、Ｐチャ
ネルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジ
スタ６とからなり、入力端子１に人力する信号の極性を
反転して出力端子２から出力するＣＭＯＳインバータ１
４により構成されている。このＣＭＯＳインバータ１４
の入力論理スレッショルド電圧（以下、スレッショルド
電圧という）は、Ｐチャネルトランジスタ５とＮチャネ
ルトランジスタ６それぞれのチャネルコンダクタンス（
チャネル幅Ｗ／チャネル長し）で決定される。
電源（＋）３と電源（−）４との間に接続され、Ｐチャ
ネルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジ
スタ６とからなり、入力端子１に人力する信号の極性を
反転して出力端子２から出力するＣＭＯＳインバータ１
４により構成されている。このＣＭＯＳインバータ１４
の入力論理スレッショルド電圧（以下、スレッショルド
電圧という）は、Ｐチャネルトランジスタ５とＮチャネ
ルトランジスタ６それぞれのチャネルコンダクタンス（
チャネル幅Ｗ／チャネル長し）で決定される。
例えば、スレッショルド電圧をＣＭＯ５人力しベル、す
なわち電源電圧の約％に設定するときは、チャネル長が
一定の場合、ＰチャネルＭＯＳトランジスタ５とＮチャ
ネルＭＯＳトランジスタ６におけるチャネル幅Ｗの比は
およそ１：１になる。スレッショルド電圧を標準ＴＴＬ
（）ランジスタ・トランジスタ・ロジック）レベルに設
定する場合は、電源電圧の％より低く設定する必要があ
り、ＮチャネルＭＯＳトランジスタ６のプヤネル幅Ｗが
大きくなり、ＰチャネルＭＯＳトランジスタ５とＮチャ
ネルＭＯ３ｈランジスタロにおけるチャネル幅Ｗの比は
およそ１：８となる。
なわち電源電圧の約％に設定するときは、チャネル長が
一定の場合、ＰチャネルＭＯＳトランジスタ５とＮチャ
ネルＭＯＳトランジスタ６におけるチャネル幅Ｗの比は
およそ１：１になる。スレッショルド電圧を標準ＴＴＬ
（）ランジスタ・トランジスタ・ロジック）レベルに設
定する場合は、電源電圧の％より低く設定する必要があ
り、ＮチャネルＭＯＳトランジスタ６のプヤネル幅Ｗが
大きくなり、ＰチャネルＭＯＳトランジスタ５とＮチャ
ネルＭＯ３ｈランジスタロにおけるチャネル幅Ｗの比は
およそ１：８となる。
上述した従来のＣＭＯＳインバータによるバッファ回路
は、−度設定したスレッショルド電圧を変更するために
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
）ランジスタのチャネルコンダクタンスＷ／Ｌを変更し
なければならず、このためには、ＩＣのほぼ全製造工程
のフォトマスクを変更する必要があり、また、スレッシ
ョルド電圧の異なるＩＣでは、各ＩＣの製造用に全く別
のフォトマスクを用意しなければならないという欠点が
ある。
は、−度設定したスレッショルド電圧を変更するために
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
）ランジスタのチャネルコンダクタンスＷ／Ｌを変更し
なければならず、このためには、ＩＣのほぼ全製造工程
のフォトマスクを変更する必要があり、また、スレッシ
ョルド電圧の異なるＩＣでは、各ＩＣの製造用に全く別
のフォトマスクを用意しなければならないという欠点が
ある。
本発明のバッファ回路は、電源間に接続されたＣＭＯＳ
インバータと、前記ＣＭＯＳインバータの出力端と前記
電源のうちの一方との間にソース・ドレイン経路が接続
されたＭＯＳトランジスタと、該ＭＯＳトランジスタの
ゲートと前記ＣＭＯＳインバータの入力端との接続／遮
断を切替えるスイッチ回路とを有している。
インバータと、前記ＣＭＯＳインバータの出力端と前記
電源のうちの一方との間にソース・ドレイン経路が接続
されたＭＯＳトランジスタと、該ＭＯＳトランジスタの
ゲートと前記ＣＭＯＳインバータの入力端との接続／遮
断を切替えるスイッチ回路とを有している。
ＭＯＳトランジスタの入力端がＣＭＯＳインバータの入
力端に接続されない状態では、ＣＭＯＳインバータのス
レッショルド電圧はそのＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ）ラ
ンジスタのチャネルコンダクタンスＷ／Ｌの比で決定さ
れ、スイッチ回路を用いてＭＯＳトランジスタの入力端
をＣＭＯＳインバータの入力端に接続すると、そのＭＯ
Ｓトランジスタは、ＣＭＯＳインバータを構成するＭＯ
Ｓトランジスタと並列接続され、こわにより実質的なチ
ャネルコンダクタンスが変化し、結果的にスレッショル
ド電圧を変化させることが可能となる。このように、ス
レッショルド電圧を回路的に変更できるので共通のフォ
トマスクを用いてＩＣを一律に製造し、その後、必要に
応じて人力論理スレッショルド電圧を所望の値に設定で
き、ＩＣの製造プロセス技術の汎用性およびＩＣの使用
の自由度を向上させることができる。
力端に接続されない状態では、ＣＭＯＳインバータのス
レッショルド電圧はそのＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ）ラ
ンジスタのチャネルコンダクタンスＷ／Ｌの比で決定さ
れ、スイッチ回路を用いてＭＯＳトランジスタの入力端
をＣＭＯＳインバータの入力端に接続すると、そのＭＯ
Ｓトランジスタは、ＣＭＯＳインバータを構成するＭＯ
Ｓトランジスタと並列接続され、こわにより実質的なチ
ャネルコンダクタンスが変化し、結果的にスレッショル
ド電圧を変化させることが可能となる。このように、ス
レッショルド電圧を回路的に変更できるので共通のフォ
トマスクを用いてＩＣを一律に製造し、その後、必要に
応じて人力論理スレッショルド電圧を所望の値に設定で
き、ＩＣの製造プロセス技術の汎用性およびＩＣの使用
の自由度を向上させることができる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のバッファ回路の一実施例の回路図、第
２図は第１図のスイッチ回路９の具体例の回路図、第３
図はＣＭＯＳレベルおよびＴＴＬレベルのスレッショル
ド電圧を説明するための図である。
２図は第１図のスイッチ回路９の具体例の回路図、第３
図はＣＭＯＳレベルおよびＴＴＬレベルのスレッショル
ド電圧を説明するための図である。
本実施例は、第５図の従来例のＣＭＯＳインバータ１４
に、ソースが電源（＝）４に接続され、ドレインが出力
端子２に接続され、チャネル幅ＷがＮチャネルＭＯＳト
ランジスタ６のそれの７倍であるトＩチャネルＭＯＳト
ランジスタ７と、制御端子８と、制御端子８に加えられ
る制御信号により切替えられるスイッチ９とを設けたも
のである。なお、各トランジスタのチャネル長しは等し
いものとし、制御端子８はＩＣ内部に設けられているも
のとする。また、スイッチ９は、具体的には第２図のよ
うに第１のトランスファーゲート１２と、第２のトラン
スファーゲート１３と、インバータ１５．１６とで構成
されており、制御端子８に加えられる制御信号がローレ
ベルのときは第１のトランスファーゲート１２がオンし
て端子Ａ、Ｃ間が電気的に接続され、制御信号がハイレ
ベルのときは第２のトランスファーゲート１３がオンし
て端子Ｂ、Ｃ間が電気的に接続される。
に、ソースが電源（＝）４に接続され、ドレインが出力
端子２に接続され、チャネル幅ＷがＮチャネルＭＯＳト
ランジスタ６のそれの７倍であるトＩチャネルＭＯＳト
ランジスタ７と、制御端子８と、制御端子８に加えられ
る制御信号により切替えられるスイッチ９とを設けたも
のである。なお、各トランジスタのチャネル長しは等し
いものとし、制御端子８はＩＣ内部に設けられているも
のとする。また、スイッチ９は、具体的には第２図のよ
うに第１のトランスファーゲート１２と、第２のトラン
スファーゲート１３と、インバータ１５．１６とで構成
されており、制御端子８に加えられる制御信号がローレ
ベルのときは第１のトランスファーゲート１２がオンし
て端子Ａ、Ｃ間が電気的に接続され、制御信号がハイレ
ベルのときは第２のトランスファーゲート１３がオンし
て端子Ｂ、Ｃ間が電気的に接続される。
次に、本実施例の動作を説明する。
まず、入力端子１にＣＭＯＳレベルの入力信号が入力さ
れる場合について説明する。ＣＭＯＳレベルの入力信号
の振幅はほぼ電源電圧と一致し、その論理スレッショル
ド電圧は、第３図に太線で示すように約２．５■である
。この場合はスイッチ９はＡ端子側に切替えられる。す
ると、入力信号は従来例と同様に論理スレッショルド電
圧が約２．５Ｖに設定されているＣＭＯＳインバータ１
４でレベル反転され、出力端子２から出力される。
れる場合について説明する。ＣＭＯＳレベルの入力信号
の振幅はほぼ電源電圧と一致し、その論理スレッショル
ド電圧は、第３図に太線で示すように約２．５■である
。この場合はスイッチ９はＡ端子側に切替えられる。す
ると、入力信号は従来例と同様に論理スレッショルド電
圧が約２．５Ｖに設定されているＣＭＯＳインバータ１
４でレベル反転され、出力端子２から出力される。
次に、入力端子１にＴＴＬレベルの信号が入力される場
合について説明する。この場合は、スイッチ９はＢ端子
側に切替えられる。すると、ＮチャネルＭＯＳトランジ
スタ６および７が並列接続され、等価的にＮチャネルＭ
ＯＳトランジスタのチャネル幅Ｗが増加し、スレッショ
ルド電圧は前述の場合より低下して約１．４ Ｖとなり
、ＴＴＬレベルのスレッショルド電圧となる。
合について説明する。この場合は、スイッチ９はＢ端子
側に切替えられる。すると、ＮチャネルＭＯＳトランジ
スタ６および７が並列接続され、等価的にＮチャネルＭ
ＯＳトランジスタのチャネル幅Ｗが増加し、スレッショ
ルド電圧は前述の場合より低下して約１．４ Ｖとなり
、ＴＴＬレベルのスレッショルド電圧となる。
なお、制御端子８は、ＩＣの外部に引出すこともでき、
このようにするとＩＣの使用者が自由に制御信号を入力
することができるようになる。
このようにするとＩＣの使用者が自由に制御信号を入力
することができるようになる。
第２図は本発明の他の実施例の回路図である。
本実施例は、ＮチャネルＭＯＳトランジスタの代わりに
ＰチャネルＭＯＳトランジスタ１０を電源（＋）３側に
設け、スイッチ９のＢ端子を電源（＋）３に接続したも
のである。
ＰチャネルＭＯＳトランジスタ１０を電源（＋）３側に
設け、スイッチ９のＢ端子を電源（＋）３に接続したも
のである。
本実施例の基本的動作は、前述の実施例と同様であるが
、本実施例では、スイッチ９がＡ端子側へ切替えられる
と、スレッショルド電圧は上昇する点が相違する。
、本実施例では、スイッチ９がＡ端子側へ切替えられる
と、スレッショルド電圧は上昇する点が相違する。
以上説明したように本発明は、ＣＭＯＳインバータの出
力端と電源との間にＭＯＳトランジスタを設け、このＭ
ＯＳトランジスタのゲートとＣＭＯＳインバータの入力
端子との接続／遮断をスイッチ回路で制御することによ
り、ＣＭＯＳトランジスタの等価的なチャネル幅を変化
させて入力論理スレッショルド電圧を変化させることが
でき、ＣＭＯＳレベル、ＴＴＬレベルの入力のどちらに
も対応可能なバッファ回路を提供でき、この結果、ＩＣ
の製造プロセス技術の汎用性およびＩＣの使用の自由度
を向上させることができる効果がある。
力端と電源との間にＭＯＳトランジスタを設け、このＭ
ＯＳトランジスタのゲートとＣＭＯＳインバータの入力
端子との接続／遮断をスイッチ回路で制御することによ
り、ＣＭＯＳトランジスタの等価的なチャネル幅を変化
させて入力論理スレッショルド電圧を変化させることが
でき、ＣＭＯＳレベル、ＴＴＬレベルの入力のどちらに
も対応可能なバッファ回路を提供でき、この結果、ＩＣ
の製造プロセス技術の汎用性およびＩＣの使用の自由度
を向上させることができる効果がある。
第１図は本発明のバッファ回路の一実施例の回路図、第
２図は第１図のスイッチ回路９の具体例の回路図、第３
図はＣＭＯＳレベルおよびＴＴＬレベルのスレッショル
ド電圧を説明するための図、第４図は本発明の他の実施
例の回路図、第５図は従来例の回路図である。 １・・・・・・入力端子、 ２・・・・・・出力端
子、３・・・・・・電源（＋）、 ４・・・・・・電
源（−）、５、ｌＯ・・・ＰチャネルＭＯＳトランジス
タ、６．７−ＮチャネルＭＯＳ）ランジスタ、８・・・
・・・制御端子、 ９・・・・・・スイッチ、＋
２−−−−−−第１のトランスファーゲート、１３・
・・・・・第２のトランスファーゲート、１５．１６・
・・・・・インバータ、 Ａ、Ｉｌ、Ｃ・・・・・・スイッチ９の各端子。
２図は第１図のスイッチ回路９の具体例の回路図、第３
図はＣＭＯＳレベルおよびＴＴＬレベルのスレッショル
ド電圧を説明するための図、第４図は本発明の他の実施
例の回路図、第５図は従来例の回路図である。 １・・・・・・入力端子、 ２・・・・・・出力端
子、３・・・・・・電源（＋）、 ４・・・・・・電
源（−）、５、ｌＯ・・・ＰチャネルＭＯＳトランジス
タ、６．７−ＮチャネルＭＯＳ）ランジスタ、８・・・
・・・制御端子、 ９・・・・・・スイッチ、＋
２−−−−−−第１のトランスファーゲート、１３・
・・・・・第２のトランスファーゲート、１５．１６・
・・・・・インバータ、 Ａ、Ｉｌ、Ｃ・・・・・・スイッチ９の各端子。
Claims (1)
- 電源間に接続されたＣＭＯＳインバータと、前記ＣＭＯ
Ｓインバータの出力端と前記電源のうちの一方との間に
ソース・ドレイン経路が接続されたＭＯＳトランジスタ
と、該ＭＯＳトランジスタのゲートと前記ＣＭＯＳイン
バータの入力端との接続／遮断を切替えるスイッチ回路
とを有するバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226009A JPH01280921A (ja) | 1987-09-08 | 1987-09-08 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226009A JPH01280921A (ja) | 1987-09-08 | 1987-09-08 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280921A true JPH01280921A (ja) | 1989-11-13 |
Family
ID=16838359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226009A Pending JPH01280921A (ja) | 1987-09-08 | 1987-09-08 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
| KR101353212B1 (ko) * | 2011-06-14 | 2014-01-22 | 한국과학기술원 | 인버터 및 인버터가 구비된 스위칭회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104831A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 半導体集積回路装置 |
| JPS6030216A (ja) * | 1983-07-28 | 1985-02-15 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-09-08 JP JP62226009A patent/JPH01280921A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104831A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 半導体集積回路装置 |
| JPS6030216A (ja) * | 1983-07-28 | 1985-02-15 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
| KR101353212B1 (ko) * | 2011-06-14 | 2014-01-22 | 한국과학기술원 | 인버터 및 인버터가 구비된 스위칭회로 |
| US8742813B2 (en) | 2011-06-14 | 2014-06-03 | Samsung Electro-Mechanics Co., Ltd. | Inverter and switching circuit |
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