JPS59104831A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59104831A JPS59104831A JP57214262A JP21426282A JPS59104831A JP S59104831 A JPS59104831 A JP S59104831A JP 57214262 A JP57214262 A JP 57214262A JP 21426282 A JP21426282 A JP 21426282A JP S59104831 A JPS59104831 A JP S59104831A
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- JP
- Japan
- Prior art keywords
- input
- channel
- transistor
- level
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に相補型ＭＯＳトラ
ンジスタ（以下ＣＭＯ８と記す。）構造を有する半導体
集積回路装置に関するものである。
ンジスタ（以下ＣＭＯ８と記す。）構造を有する半導体
集積回路装置に関するものである。
近年半導体集積回路は高密度化、大規模化してきており
このような集積度の著しい増大は特にランダムロジック
回路においては集積回路の汎用性が薄れ専用間権化する
傾向にある。
このような集積度の著しい増大は特にランダムロジック
回路においては集積回路の汎用性が薄れ専用間権化する
傾向にある。
一方、０ＭＯ８構造の集積回路は装置内でトランジスタ
・トランジスタロジ、り（以下ＴＴＬと記す。）構造を
有する集積回路と供に用いられている。また装置の低電
力化のためにＴＴＬ構造の集積回路は０ＭＯ８構造の集
積回路に置き換えられる場合がある。
・トランジスタロジ、り（以下ＴＴＬと記す。）構造を
有する集積回路と供に用いられている。また装置の低電
力化のためにＴＴＬ構造の集積回路は０ＭＯ８構造の集
積回路に置き換えられる場合がある。
従って０ＭＯ８構造の集積回路ｉｄ’ｒＴＬ構造の集積
回路及び０ＭＯ８構造の：１４積回路の両方で駆動され
る場合が考えられる。
回路及び０ＭＯ８構造の：１４積回路の両方で駆動され
る場合が考えられる。
本発明の目的はＴＴＬ構造の集積回路の入力レベルと０
ＭＯ８構造の集積回路の入力レベルを合せ持った半導体
集積回路装置を提供することである。
ＭＯ８構造の集積回路の入力レベルを合せ持った半導体
集積回路装置を提供することである。
以下図面を用いて説明する。
第１図は従来の０ＭＯ８構造を有する集積回路の入力回
路の一例である。１は入力端子、２は出力端子、３は抵
抗、４はダイオード、５はＰチャンネル１Ｍ０８）ラン
ジスタ、６はＮチャンネル型ＭＯ８）ランジスタ、８は
電源端子、９は接地端子である。入力端子１は通當は集
積回路装置の入力パッドである。Ｐチャンネル型ＭＯ８
）ランジスタ５及びＮチャンネル型ＭＵ８）ランジスタ
６のゲート及びドレインはそれぞれ接続され、インバー
タ７を構成している。インバータ７の出力は出力端子２
に接続され、出力端子２はさらに集積回路装置の内部ゲ
ートへ接続される。抵抗３及びダイオード４は入力端子
１に異常な入力、例えば静電気などが印加された時イン
バータ７の入力ゲートヲ保護するための保護抵抗及び保
護ダイオードである。
路の一例である。１は入力端子、２は出力端子、３は抵
抗、４はダイオード、５はＰチャンネル１Ｍ０８）ラン
ジスタ、６はＮチャンネル型ＭＯ８）ランジスタ、８は
電源端子、９は接地端子である。入力端子１は通當は集
積回路装置の入力パッドである。Ｐチャンネル型ＭＯ８
）ランジスタ５及びＮチャンネル型ＭＵ８）ランジスタ
６のゲート及びドレインはそれぞれ接続され、インバー
タ７を構成している。インバータ７の出力は出力端子２
に接続され、出力端子２はさらに集積回路装置の内部ゲ
ートへ接続される。抵抗３及びダイオード４は入力端子
１に異常な入力、例えば静電気などが印加された時イン
バータ７の入力ゲートヲ保護するための保護抵抗及び保
護ダイオードである。
０ＭＯ８構造を有する集積回路における入力レベルは通
常電源電圧の１７２に設定されることが多い。Ｐチャン
ネル型ＭＯ８）ランジスタのチャンネル−＆’ｅＬｐ、
スレッショールド電圧’ｒｖ’ｒｐ チャンネル＠
２ｗ、及びＮチャンネル型ＭＯＳトランジスタのチャン
ネル長をＬＮ スレ、ショールド電圧をＶＴＮ、チギン
ネ４をＷＮ、電源電圧■ＤＤを５ｖとしたときの入力レ
ベル■０．ｒＨを■ＤＤ／２すなわち２．５ｖのするた
めには、チャンネル幅の比Ｗｐ／ｗＮは約２ トＴルコ
トテ（Ｌ、＝Ｉ、Ｎ＝＝（、μ、 ＶＴＰ＝−１ｖ。
常電源電圧の１７２に設定されることが多い。Ｐチャン
ネル型ＭＯ８）ランジスタのチャンネル−＆’ｅＬｐ、
スレッショールド電圧’ｒｖ’ｒｐ チャンネル＠
２ｗ、及びＮチャンネル型ＭＯＳトランジスタのチャン
ネル長をＬＮ スレ、ショールド電圧をＶＴＮ、チギン
ネ４をＷＮ、電源電圧■ＤＤを５ｖとしたときの入力レ
ベル■０．ｒＨを■ＤＤ／２すなわち２．５ｖのするた
めには、チャンネル幅の比Ｗｐ／ｗＮは約２ トＴルコ
トテ（Ｌ、＝Ｉ、Ｎ＝＝（、μ、 ＶＴＰ＝−１ｖ。
■ＴＮ＝１ｖと考えると）実現出来る。
一方、ＴＴＬ 構造を有する集積回路の入力レベル（以
下ＴＴＬレベルと記す）は、０８〜２ｖである前述のＭ
ＯＳ）ランジスタのチャンネル幅の比Ｗｐ／ＷＮ ｋ
変えて実現ｔ ；Ｅｓ トＷｐ／Ｗ Ｎ’ｐ Ｏ，２テ
入力しペルＶＩＴＨｔ＝約１．６ｖに設定出来る。Ｐチ
ャンネルＭＯ８）ランジスタとＮチャンネル型ＭＯＳト
ランジスタのチャンネル幅の比Ｗｐ／ＷＮを適当選ぶこ
とにより任意の入力レベルを設定することが出来る。し
かしながら、第１図の回路構成では、一つの入力レベル
しか得られない。
下ＴＴＬレベルと記す）は、０８〜２ｖである前述のＭ
ＯＳ）ランジスタのチャンネル幅の比Ｗｐ／ＷＮ ｋ
変えて実現ｔ ；Ｅｓ トＷｐ／Ｗ Ｎ’ｐ Ｏ，２テ
入力しペルＶＩＴＨｔ＝約１．６ｖに設定出来る。Ｐチ
ャンネルＭＯ８）ランジスタとＮチャンネル型ＭＯＳト
ランジスタのチャンネル幅の比Ｗｐ／ＷＮを適当選ぶこ
とにより任意の入力レベルを設定することが出来る。し
かしながら、第１図の回路構成では、一つの入力レベル
しか得られない。
本発明の目的は０ＭＯ８構造を有する集積回路の入力回
路の入力レベル全二連りに選択出来る半導体集積回路全
提供することにある。
路の入力レベル全二連りに選択出来る半導体集積回路全
提供することにある。
以下図面を用いて不発明につき説明する。
第２図は本発明の一実施例を示すＣＭＯＳ構造を有する
集積回路の入力回路例である。第１図の回路にＰチャン
ネル型ＭＯ８）ランジスタ３１，３３゜３５及びＮチャ
ンネル型ＭＯＳ）ランジスタ３２゜３４．３６及び０Ｍ
Ｏ８構造で作られたインバータ２１．２２が追加されて
いる。Ｐチャンネル型ＭＤＳトランジスタ３１．及びＮ
チャンネル型ＭＯＳ）ランジスタ３２のドレインは出力
端子２に接続され、ソースはそれぞれ電源端子８及び接
地端子９に接続されている。Ｐチャンネル型ＭＯ８）ラ
ンジスタ３５．３３のドレインはＰチャンネル型ＭＯＳ
トランジスタ３１のゲートに接続されソースはそれぞれ
電源端子８及びインバータ７の入力に接続され、一方Ｎ
チャンネル型Ｍ（ＪＳ）ランジスタ３６゜３４のドレイ
ンはＮチャンネル型Ｍ ＯＳ ）ランジスタ３２のゲー
トに接続され、ソースはそれぞれ接地端子９及びインバ
ータ７の入力に接続されている。更にインバータ２１の
入力は制御入力端子１１に接続され、出力は出力端子１
２に接続されると供にインバータ２２の入力に接続され
ている。
集積回路の入力回路例である。第１図の回路にＰチャン
ネル型ＭＯ８）ランジスタ３１，３３゜３５及びＮチャ
ンネル型ＭＯＳ）ランジスタ３２゜３４．３６及び０Ｍ
Ｏ８構造で作られたインバータ２１．２２が追加されて
いる。Ｐチャンネル型ＭＤＳトランジスタ３１．及びＮ
チャンネル型ＭＯＳ）ランジスタ３２のドレインは出力
端子２に接続され、ソースはそれぞれ電源端子８及び接
地端子９に接続されている。Ｐチャンネル型ＭＯ８）ラ
ンジスタ３５．３３のドレインはＰチャンネル型ＭＯＳ
トランジスタ３１のゲートに接続されソースはそれぞれ
電源端子８及びインバータ７の入力に接続され、一方Ｎ
チャンネル型Ｍ（ＪＳ）ランジスタ３６゜３４のドレイ
ンはＮチャンネル型Ｍ ＯＳ ）ランジスタ３２のゲー
トに接続され、ソースはそれぞれ接地端子９及びインバ
ータ７の入力に接続されている。更にインバータ２１の
入力は制御入力端子１１に接続され、出力は出力端子１
２に接続されると供にインバータ２２の入力に接続され
ている。
インバータ２２の出力は出力端子１３に接続されている
。インバ〜り２１の出力はＰチャンネル型ＭＯＳトラン
ジスタ３３及びＮチャンネル型ＭＯＳトランジスタ３４
のゲートに接続され、インバータ２２の出力はＰチャン
ネル型ＭＯ８）ランジスタ３５及びＮチャンネル型ＭＯ
Ｓ ）ランジスタ３６のゲートに接続されている。（図
ではＣ，Ｃ’ｉト ５− ランジスタのゲートに記しである。〕 制御入力端子１１にロウレベル（ｏｖ）印加されている
と、インバータ２１の出力はハイレベル（５ｖ）、イン
バータ２２の出力はロウレベル（ｏｖ）となっている。
。インバ〜り２１の出力はＰチャンネル型ＭＯＳトラン
ジスタ３３及びＮチャンネル型ＭＯＳトランジスタ３４
のゲートに接続され、インバータ２２の出力はＰチャン
ネル型ＭＯ８）ランジスタ３５及びＮチャンネル型ＭＯ
Ｓ ）ランジスタ３６のゲートに接続されている。（図
ではＣ，Ｃ’ｉト ５− ランジスタのゲートに記しである。〕 制御入力端子１１にロウレベル（ｏｖ）印加されている
と、インバータ２１の出力はハイレベル（５ｖ）、イン
バータ２２の出力はロウレベル（ｏｖ）となっている。
Ｎチャンネル型ＭＯＳ）ランジスタ３４はオン、Ｎチャ
ンネル型ＭＯＳ）ランジスタ３６はオフ、Ｐチャンネル
型ＭＯ８）ランジスタ３３はオフ、Ｐチャンネル型ＭＯ
８）ランジスタ３５けオンと外っている。従ってＰチャ
ンネル型ＭＯ８）ランジスタ３１は常にオフ状態となり
、一方Ｎチャンネル型ＭＯ８）ランジスタ３２のゲート
には、インバータ７の入力電圧が加わるようになる。す
なわちＮチャンネル型ＭＯＳ）ランジスタロと同じ動作
をするように々る。今、Ｐチャンネル型ＭＯ８）ランジ
スタ５，３１のチャンネル幅Ｗｐをそれぞれ１．３とし
、Ｎチャンネル型ＭＯＳ）ランジスタロ、３２のチャン
ネル幅ＷＮをそれぞれ２．３とすると、チャンネル 幅
の比Ｗｐ／ＷＮハ１ ／ （２＋３ ）＝０．２７！：
なり、入力レベルばＶＩＴＨ”１，６ｖとな、ｊ）ＴＴ
Ｌレベルの入力回路と ６− なる。−力制御入力端子１１にハイレベル（５ｖ）が印
加されているときはＮチャンネル型ＭＯ８）ランジスタ
３４．３６はそれぞれオフ、オンであり、Ｐチャンネル
型ＭＯＳトランジスタ３３．３５はそれぞれオン、オフ
となｐＮチャンネル型ＭＯ８トランジスタ３２は入力端
子１の電位にかかわらずオフの状態となる。一方Ｐチャ
ンネル型ＭＯＳトランジスタ３１のゲート電位はインバ
ータ７の入力電圧とほぼ同じ値が加わるようになる。従
って入力回路のチャンネル比Ｗ、／ＷＮＦｉＰチャンネ
ル型ＭＯ８）ランジスタ３１がインバータ７に加わった
ため（１＋３）／２：＝２ となり、入力回路の入力レ
ベル■、□は２５ｖ が得られる。故にＣＭＯ８レベル
の入力回路が得られる。
ンネル型ＭＯＳ）ランジスタ３６はオフ、Ｐチャンネル
型ＭＯ８）ランジスタ３３はオフ、Ｐチャンネル型ＭＯ
８）ランジスタ３５けオンと外っている。従ってＰチャ
ンネル型ＭＯ８）ランジスタ３１は常にオフ状態となり
、一方Ｎチャンネル型ＭＯ８）ランジスタ３２のゲート
には、インバータ７の入力電圧が加わるようになる。す
なわちＮチャンネル型ＭＯＳ）ランジスタロと同じ動作
をするように々る。今、Ｐチャンネル型ＭＯ８）ランジ
スタ５，３１のチャンネル幅Ｗｐをそれぞれ１．３とし
、Ｎチャンネル型ＭＯＳ）ランジスタロ、３２のチャン
ネル幅ＷＮをそれぞれ２．３とすると、チャンネル 幅
の比Ｗｐ／ＷＮハ１ ／ （２＋３ ）＝０．２７！：
なり、入力レベルばＶＩＴＨ”１，６ｖとな、ｊ）ＴＴ
Ｌレベルの入力回路と ６− なる。−力制御入力端子１１にハイレベル（５ｖ）が印
加されているときはＮチャンネル型ＭＯ８）ランジスタ
３４．３６はそれぞれオフ、オンであり、Ｐチャンネル
型ＭＯＳトランジスタ３３．３５はそれぞれオン、オフ
となｐＮチャンネル型ＭＯ８トランジスタ３２は入力端
子１の電位にかかわらずオフの状態となる。一方Ｐチャ
ンネル型ＭＯＳトランジスタ３１のゲート電位はインバ
ータ７の入力電圧とほぼ同じ値が加わるようになる。従
って入力回路のチャンネル比Ｗ、／ＷＮＦｉＰチャンネ
ル型ＭＯ８）ランジスタ３１がインバータ７に加わった
ため（１＋３）／２：＝２ となり、入力回路の入力レ
ベル■、□は２５ｖ が得られる。故にＣＭＯ８レベル
の入力回路が得られる。
尚、インバータ２１．２２の出力は他の入力回路に接続
すれば複数個の入力回路を制御出来る。
すれば複数個の入力回路を制御出来る。
このように制御入力端子１１を設けることにより入力回
路の入力レベル全制御小米き、０ＭＯ８構造の集積回路
及びＴＴＬ構造の集積回路のどちらで駆動されてもよい
０ＭＯ８４−’ｌ造の半導体集積回路装置が得られる。
路の入力レベル全制御小米き、０ＭＯ８構造の集積回路
及びＴＴＬ構造の集積回路のどちらで駆動されてもよい
０ＭＯ８４−’ｌ造の半導体集積回路装置が得られる。
第１図は従来の０ＭＯ８構造を有する集積回路の入力回
路の一例全示す回路図。第２図は本発明の一実施例を示
す０ＭＯ８構造の集積回路の入力回路の回路図。 １．１１・・・・・・入力端子、２，１２．１３・・・
・・・出力端子、３・・・・・・抵抗、４・・・・・・
ダイオード、５，３１゜３３．３５・・・・・・ｐチャ
ンネル型ＭＯ８）ランジスタ、６．３２．３４．３５・
・・・・・Ｎチャンネル型ＭＯＳトランジスタ、７．２
１．２２・・・・・・インバータ、８・・・・・・電源
端子、９・・・・・・接地端子。 第 １ 囚
路の一例全示す回路図。第２図は本発明の一実施例を示
す０ＭＯ８構造の集積回路の入力回路の回路図。 １．１１・・・・・・入力端子、２，１２．１３・・・
・・・出力端子、３・・・・・・抵抗、４・・・・・・
ダイオード、５，３１゜３３．３５・・・・・・ｐチャ
ンネル型ＭＯ８）ランジスタ、６．３２．３４．３５・
・・・・・Ｎチャンネル型ＭＯＳトランジスタ、７．２
１．２２・・・・・・インバータ、８・・・・・・電源
端子、９・・・・・・接地端子。 第 １ 囚
Claims (1)
- 相補型ＭＯ８）うｙジスタ構造を有する半導体集積回路
の入力回路のスレ、ショールド電圧が外部入力信号によ
りニ通りに接定出来ることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214262A JPS59104831A (ja) | 1982-12-07 | 1982-12-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214262A JPS59104831A (ja) | 1982-12-07 | 1982-12-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104831A true JPS59104831A (ja) | 1984-06-16 |
Family
ID=16652833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214262A Pending JPS59104831A (ja) | 1982-12-07 | 1982-12-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131613A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 入力レベル選択機能付入力バツフア |
| JPH01280921A (ja) * | 1987-09-08 | 1989-11-13 | Nec Corp | バッファ回路 |
-
1982
- 1982-12-07 JP JP57214262A patent/JPS59104831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131613A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 入力レベル選択機能付入力バツフア |
| JPH01280921A (ja) * | 1987-09-08 | 1989-11-13 | Nec Corp | バッファ回路 |
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