JPH07263632A - 半導体集積回路の駆動方法および半導体集積回路 - Google Patents
半導体集積回路の駆動方法および半導体集積回路Info
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- JPH07263632A JPH07263632A JP4755594A JP4755594A JPH07263632A JP H07263632 A JPH07263632 A JP H07263632A JP 4755594 A JP4755594 A JP 4755594A JP 4755594 A JP4755594 A JP 4755594A JP H07263632 A JPH07263632 A JP H07263632A
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Abstract
(57)【要約】
【目的】 集積回路内の構成トランジスタのトランジス
タサイズを任意に制御するに好適な半導体集積回路の駆
動方法および回路に関し、構成トランジスタのレイアウ
トの変更を不要として実質的にトランジスタサイズの変
更を任意に行い得る半導体集積回路の駆動方法および半
導体集積回路を提供する。 【構成】 複数のトランジスタＣ，Ｄを選択的に接続切
換えを行うことにより信号線に対するトランジスタの並
列接続数を増減させ、同一ＩＣ内における構成トランジ
スタのみかけ上のトランジスタサイズを大小変化させる
ことができるようにした。
タサイズを任意に制御するに好適な半導体集積回路の駆
動方法および回路に関し、構成トランジスタのレイアウ
トの変更を不要として実質的にトランジスタサイズの変
更を任意に行い得る半導体集積回路の駆動方法および半
導体集積回路を提供する。 【構成】 複数のトランジスタＣ，Ｄを選択的に接続切
換えを行うことにより信号線に対するトランジスタの並
列接続数を増減させ、同一ＩＣ内における構成トランジ
スタのみかけ上のトランジスタサイズを大小変化させる
ことができるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、論理ゲートＩＣ等の半
導体集積回路の駆動方法および回路に係り、より詳細に
は当該集積回路内の構成トランジスタのトランジスタサ
イズを任意に制御するに好適な半導体集積回路の駆動方
法および回路に関する。
導体集積回路の駆動方法および回路に係り、より詳細に
は当該集積回路内の構成トランジスタのトランジスタサ
イズを任意に制御するに好適な半導体集積回路の駆動方
法および回路に関する。
【０００２】論理ゲートＩＣの構成トランジスタとし
て、ＣＭＯＳトランジスタ（相補型ＭＯＳＦＥＴ）が使
用されるが、ＩＣの回路仕様に対応してＣＭＯＳトラン
ジスタの駆動力を変更する場合あるいは動作速度の変更
を要求される場合がある。ＭＯＳトランジスタの駆動力
は、トランジスタサイズすなわちトランジスタ幅Ｌｅｆ
ｆ及びチャネル幅Ｗで決定される。トランジスタ幅Ｌｅ
ｆｆはドレイン・ソース間を流れる電流に反比例し、チ
ャネル幅Ｗはドレイン・ソース間を流れる電流に比例す
る。また、ＭＯＳトランジスタの動作速度は、トランジ
スタ幅Ｌｅｆｆに反比例して高速になる。
て、ＣＭＯＳトランジスタ（相補型ＭＯＳＦＥＴ）が使
用されるが、ＩＣの回路仕様に対応してＣＭＯＳトラン
ジスタの駆動力を変更する場合あるいは動作速度の変更
を要求される場合がある。ＭＯＳトランジスタの駆動力
は、トランジスタサイズすなわちトランジスタ幅Ｌｅｆ
ｆ及びチャネル幅Ｗで決定される。トランジスタ幅Ｌｅ
ｆｆはドレイン・ソース間を流れる電流に反比例し、チ
ャネル幅Ｗはドレイン・ソース間を流れる電流に比例す
る。また、ＭＯＳトランジスタの動作速度は、トランジ
スタ幅Ｌｅｆｆに反比例して高速になる。
【０００３】
【従来の技術】従来、ＭＯＳトランジスタの駆動力の変
更や動作速度等の特性変更が必要とされる場合には、そ
の都度必要とされる特性となるようトランジスタサイズ
を決定し、基板上でのレイアウト設計を行なっていた。
更や動作速度等の特性変更が必要とされる場合には、そ
の都度必要とされる特性となるようトランジスタサイズ
を決定し、基板上でのレイアウト設計を行なっていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
如く、ＭＯＳトランジスタの特性はトランジスタサイズ
に依存するため、異なる仕様のＩＣが要求される場合に
は新たなレイアウト設計とその仕様に対応した製造プロ
セスの変更が必要となる。
如く、ＭＯＳトランジスタの特性はトランジスタサイズ
に依存するため、異なる仕様のＩＣが要求される場合に
は新たなレイアウト設計とその仕様に対応した製造プロ
セスの変更が必要となる。
【０００５】したがって、本発明は構成トランジスタの
レイアウトの変更を不要として実質的にトランジスタサ
イズの変更を任意に行い得る半導体集積回路の駆動方法
および半導体集積回路を提供することを目的とする。
レイアウトの変更を不要として実質的にトランジスタサ
イズの変更を任意に行い得る半導体集積回路の駆動方法
および半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、一対の電源母線から電源
の供給を受ける複数のトランジスタの信号線に対する並
列接続状態を制御信号により切換えるよう構成される。
に、請求項１に記載の発明は、一対の電源母線から電源
の供給を受ける複数のトランジスタの信号線に対する並
列接続状態を制御信号により切換えるよう構成される。
【０００７】請求項２に記載の発明は、一対の電源母線
間に接続された複数のトランジスタと、制御信号により
前記複数のトランジスタの信号線に対する並列接続状態
の切換え制御を行うスイッチング素子と、を備えて構成
される。
間に接続された複数のトランジスタと、制御信号により
前記複数のトランジスタの信号線に対する並列接続状態
の切換え制御を行うスイッチング素子と、を備えて構成
される。
【０００８】請求項３に記載の発明は、一対の電源母線
間に接続された複数の相補型ＭＯＳトランジスタと、制
御信号により前記複数の相補型ＭＯＳトランジスタの信
号線に対する並列接続状態の切換え制御を行うＭＯＳト
ランジスタと、を備えて構成される。
間に接続された複数の相補型ＭＯＳトランジスタと、制
御信号により前記複数の相補型ＭＯＳトランジスタの信
号線に対する並列接続状態の切換え制御を行うＭＯＳト
ランジスタと、を備えて構成される。
【０００９】請求項４乃至請求項６に記載の発明は、請
求項３に記載の発明におけるより具体的な態様を開示
し、その詳細は後述の説明で明らかとなる。請求項７に
記載の発明は、入力端が入力信号線に接続された第１の
相補型ＭＯＳトランジスタインバータと、前記第１の相
補型ＭＯＳトランジスタインバータの出力信号線に、出
力端が接続された第２の相補型ＭＯＳトランジスタイン
バータと、前記入力信号線と前記第２の相補型ＭＯＳト
ランジスタインバータの入力端との間に挿入接続され、
制御信号によってオン・オフ動作するトランジスタゲー
トと、を備えて構成される。
求項３に記載の発明におけるより具体的な態様を開示
し、その詳細は後述の説明で明らかとなる。請求項７に
記載の発明は、入力端が入力信号線に接続された第１の
相補型ＭＯＳトランジスタインバータと、前記第１の相
補型ＭＯＳトランジスタインバータの出力信号線に、出
力端が接続された第２の相補型ＭＯＳトランジスタイン
バータと、前記入力信号線と前記第２の相補型ＭＯＳト
ランジスタインバータの入力端との間に挿入接続され、
制御信号によってオン・オフ動作するトランジスタゲー
トと、を備えて構成される。
【００１０】請求項８に記載の発明は、入力端が入力信
号線に接続された第１の相補型ＭＯＳトランジスタイン
バータと、前記第１の相補型ＭＯＳトランジスタインバ
ータの出力信号線に、出力端が接続された第２の相補型
ＭＯＳトランジスタインバータとを備え、前記第２の相
補型ＭＯＳトランジスタインバータを構成する一方のト
ランジスタのゲートは制御信号の入力信号線に接続さ
れ、他方のトランジスタのゲートに前記制御信号と逆論
理の信号を出力するインバータラッチ回路が接続されて
構成する。
号線に接続された第１の相補型ＭＯＳトランジスタイン
バータと、前記第１の相補型ＭＯＳトランジスタインバ
ータの出力信号線に、出力端が接続された第２の相補型
ＭＯＳトランジスタインバータとを備え、前記第２の相
補型ＭＯＳトランジスタインバータを構成する一方のト
ランジスタのゲートは制御信号の入力信号線に接続さ
れ、他方のトランジスタのゲートに前記制御信号と逆論
理の信号を出力するインバータラッチ回路が接続されて
構成する。
【００１１】請求項９に記載の発明は、入力端が入力信
号線に接続された第１の相補型ＭＯＳトランジスタイン
バータと、入力端および出力端が前記第１の相補型ＭＯ
Ｓトランジスタインバータの入力端および出力端に接続
された第２の相補型ＭＯＳトランジスタインバータと、
一方の電源線と、前記第２の相補型ＭＯＳトランジスタ
インバータを構成する一方のトランジスタとの間に介在
された第１のトランジスタと、他方の電源線と、前記第
２の相補型ＭＯＳトランジスタインバータを構成する他
方のトランジスタとの間に介在された第２のトランジス
タとを備え、前記第１のトランジスタのゲートに制御信
号の入力信号線が接続され、前記第２のトランジスタの
ゲートに前記制御信号と逆論理の信号を出力するインバ
ータラッチ回路が接続されて構成される。
号線に接続された第１の相補型ＭＯＳトランジスタイン
バータと、入力端および出力端が前記第１の相補型ＭＯ
Ｓトランジスタインバータの入力端および出力端に接続
された第２の相補型ＭＯＳトランジスタインバータと、
一方の電源線と、前記第２の相補型ＭＯＳトランジスタ
インバータを構成する一方のトランジスタとの間に介在
された第１のトランジスタと、他方の電源線と、前記第
２の相補型ＭＯＳトランジスタインバータを構成する他
方のトランジスタとの間に介在された第２のトランジス
タとを備え、前記第１のトランジスタのゲートに制御信
号の入力信号線が接続され、前記第２のトランジスタの
ゲートに前記制御信号と逆論理の信号を出力するインバ
ータラッチ回路が接続されて構成される。
【００１２】請求項１０に記載の発明は、それぞれの入
力端が入力信号線に接続された第１の相補型ＭＯＳトラ
ンジスタインバータおよび第２の相補型ＭＯＳトランジ
スタインバータを備え、前記第１の相補型ＭＯＳトラン
ジスタインバータの出力信号線に、制御信号によってオ
ン・オフ動作するトランファーゲートを介して、前記第
２の相補型ＭＯＳトランジスタインバータの出力端が接
続されて構成される。
力端が入力信号線に接続された第１の相補型ＭＯＳトラ
ンジスタインバータおよび第２の相補型ＭＯＳトランジ
スタインバータを備え、前記第１の相補型ＭＯＳトラン
ジスタインバータの出力信号線に、制御信号によってオ
ン・オフ動作するトランファーゲートを介して、前記第
２の相補型ＭＯＳトランジスタインバータの出力端が接
続されて構成される。
【００１３】
【作用】請求項１に記載の発明によれば、制御信号によ
り複数のトランジスタの信号線に対する並列接続数を切
換えるため、信号線に並列に接続されるトランジスタの
数が増減することとなり、実質的にトランジスタサイズ
の変更が可能となる。
り複数のトランジスタの信号線に対する並列接続数を切
換えるため、信号線に並列に接続されるトランジスタの
数が増減することとなり、実質的にトランジスタサイズ
の変更が可能となる。
【００１４】請求項２に記載の発明によれば、制御信号
によりスイッチング素子をＯＮ／ＯＦＦ制御することに
より、複数のトランジスタの信号線に対する並列接続数
が切換えられるため、信号線に並列接続されるトランジ
スタの数が増減されることとなり、実質的にトランジス
タサイズを変更することが可能となる。
によりスイッチング素子をＯＮ／ＯＦＦ制御することに
より、複数のトランジスタの信号線に対する並列接続数
が切換えられるため、信号線に並列接続されるトランジ
スタの数が増減されることとなり、実質的にトランジス
タサイズを変更することが可能となる。
【００１５】請求項３に記載の発明によれば、請求項２
の発明と同様な作用がＣＭＯＳトランジスタで構成され
るＩＣにおいてなされる。請求項４乃至請求項６に記載
の発明によれば、請求項３の発明における並列トランジ
スタの切換制御の具体的手段が開示される。
の発明と同様な作用がＣＭＯＳトランジスタで構成され
るＩＣにおいてなされる。請求項４乃至請求項６に記載
の発明によれば、請求項３の発明における並列トランジ
スタの切換制御の具体的手段が開示される。
【００１６】請求項７記載の発明によれば、トランスフ
ァーゲートを制御信号によってオン・オフ動作させるこ
とにより、第２の相補型ＭＯＳトランジスタインバータ
が第１の相補型ＭＯＳトランジスタに並列接続あるいは
切離される。
ァーゲートを制御信号によってオン・オフ動作させるこ
とにより、第２の相補型ＭＯＳトランジスタインバータ
が第１の相補型ＭＯＳトランジスタに並列接続あるいは
切離される。
【００１７】請求項８記載の発明によれば、制御信号の
論理を制御することにより、インバータラッチ回路との
協働作用により、第２の相補型ＭＯＳトランジスタの各
トランジスタがオン・オフ制御されて第１の相補型ＭＯ
Ｓトランジスタと並列に動作あるいは停止される。
論理を制御することにより、インバータラッチ回路との
協働作用により、第２の相補型ＭＯＳトランジスタの各
トランジスタがオン・オフ制御されて第１の相補型ＭＯ
Ｓトランジスタと並列に動作あるいは停止される。
【００１８】請求項９記載の発明によれば、制御信号の
論理を制御することにより、インバータラッチ回路との
協働作用により、第２の相補型ＭＯＳトランジスタイン
バータの各トランジスタに接続された第１および第２の
トランジスタがスイッチング制御され、その結果、第１
の相補型ＭＯＳトランジスタインバータ自身への電源供
給が制御され、第２の相補型ＭＯＳトランジスタインバ
ータが第１の相補型ＭＯＳトランジスタインバータと並
列に動作あるいは停止される。
論理を制御することにより、インバータラッチ回路との
協働作用により、第２の相補型ＭＯＳトランジスタイン
バータの各トランジスタに接続された第１および第２の
トランジスタがスイッチング制御され、その結果、第１
の相補型ＭＯＳトランジスタインバータ自身への電源供
給が制御され、第２の相補型ＭＯＳトランジスタインバ
ータが第１の相補型ＭＯＳトランジスタインバータと並
列に動作あるいは停止される。
【００１９】請求項１０記載の発明によれば、制御信号
によりトランスファーゲートがスイッチング制御され、
第２の相補型ＭＯＳトランジスタインバータの出力端の
第１の相補型ＭＯＳトランジスタインバータの出力信号
線への接続状態が制御されるので、両インバータが並列
に動作あるいは停止されることになる。
によりトランスファーゲートがスイッチング制御され、
第２の相補型ＭＯＳトランジスタインバータの出力端の
第１の相補型ＭＯＳトランジスタインバータの出力信号
線への接続状態が制御されるので、両インバータが並列
に動作あるいは停止されることになる。
【００２０】
【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。原理 図１に本発明の原理説明図を示す。本発明の原理は、複
数のトランジスタＣ，Ｄを選択的に接続切換えを行うこ
とにより信号線に対するトランジスタの並列接続数を増
減させ、同一ＩＣ内における構成トランジスタのみかけ
上のトランジスタサイズを大小変化させることができる
ようにした点にある。
て説明する。原理 図１に本発明の原理説明図を示す。本発明の原理は、複
数のトランジスタＣ，Ｄを選択的に接続切換えを行うこ
とにより信号線に対するトランジスタの並列接続数を増
減させ、同一ＩＣ内における構成トランジスタのみかけ
上のトランジスタサイズを大小変化させることができる
ようにした点にある。
【００２１】すなわち、図１に示すように、入力信号Ａ
の信号線路に対しトランジスタＣおよびトランジスタＤ
が並列に接続され、制御信号Ｂにより開閉するスイッチ
素子ＥによりトランジスタＤを選択的に接続切換え可能
に構成されている。
の信号線路に対しトランジスタＣおよびトランジスタＤ
が並列に接続され、制御信号Ｂにより開閉するスイッチ
素子ＥによりトランジスタＤを選択的に接続切換え可能
に構成されている。
【００２２】スイッチ素子Ｅを閉じれば、トランジスタ
ＤはトランジスタＣに対して並列接続され、本回路のト
ランジスタサイズは２倍になり、したがって出力信号Ｘ
端子につながる負荷をトランジスタＣおよびトランジス
タＤの２つにより駆動することができるから負荷駆動力
が倍加し、さらに高電位側電源電圧ＶDDから負荷側へあ
るい負荷側から低電位側電源電圧ＶSSへの充放電の時間
を短かくすることができるから出力信号の立上り、立上
りを高速化することが可能である。なお、図１では説明
のため、トランジスタＣ，トランジスタＤの２個のトラ
ンジスタで示したが、一般に複数であってよい。
ＤはトランジスタＣに対して並列接続され、本回路のト
ランジスタサイズは２倍になり、したがって出力信号Ｘ
端子につながる負荷をトランジスタＣおよびトランジス
タＤの２つにより駆動することができるから負荷駆動力
が倍加し、さらに高電位側電源電圧ＶDDから負荷側へあ
るい負荷側から低電位側電源電圧ＶSSへの充放電の時間
を短かくすることができるから出力信号の立上り、立上
りを高速化することが可能である。なお、図１では説明
のため、トランジスタＣ，トランジスタＤの２個のトラ
ンジスタで示したが、一般に複数であってよい。
【００２３】このように制御信号Ｂにより任意にトラン
ジスタサイズの変更を可能とすることは、仕様の異なる
回路が要求されたとしても、トランジスタの再配置を必
要とすることなく、要求を満たす負荷駆動力および動作
時間等の特性を確保することができるのである。第１実施例 図２，図３に本発明の第１実施例を示す。
ジスタサイズの変更を可能とすることは、仕様の異なる
回路が要求されたとしても、トランジスタの再配置を必
要とすることなく、要求を満たす負荷駆動力および動作
時間等の特性を確保することができるのである。第１実施例 図２，図３に本発明の第１実施例を示す。
【００２４】本実施例は、ＣＭＯＳインバータ回路に本
発明を適用した例を開示する。図２はその等価回路、図
３はトランジスタのレイアウト図である。図２におい
て、ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８
およびＰＭＯＳトランジスタ１０とＮＭＯＳトランジス
タ１１はそれぞれＣＭＯＳインバータ回路を構成してお
り、互いに信号伝達路に対しＮＭＯＳトランジスタ６を
介して並列接続されている。
発明を適用した例を開示する。図２はその等価回路、図
３はトランジスタのレイアウト図である。図２におい
て、ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８
およびＰＭＯＳトランジスタ１０とＮＭＯＳトランジス
タ１１はそれぞれＣＭＯＳインバータ回路を構成してお
り、互いに信号伝達路に対しＮＭＯＳトランジスタ６を
介して並列接続されている。
【００２５】ＰＭＯＳトランジスタ７およびＮＭＯＳト
ランジスタ８の共通ゲートにはＮＭＯＳトランジスタ６
が接続され、このＮＭＯＳトランジスタ６にはＰＭＯＳ
トランジスタ９のソースが配線４を介して接続されてい
る。ＮＭＯＳトランジスタ６とＰＭＯＳトランジスタ９
の各ゲートには制御信号Ｂが与えられ、かつＮＭＯＳト
ランジスタ１１のソースと低電位側電源電圧ＧＮＤとの
間に介挿されたＮＭＯＳトランジスタ１２のゲートにも
制御信号Ｂが与えられる。ＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１の共通ゲートはＮＭＯＳトラ
ンジスタ６のソースに接続され、入力信号ＡはＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８のゲートに与
えられるとともに、ＮＭＯＳトランジスタ６を介してＰ
ＭＯＳトランジスタ１０，ＮＭＳトランジスタ１１のゲ
ートにも与えられるよう配線されているので、ＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８からなるＣＭ
ＯＳインバータとＰＭＯＳトランジスタ１０，ＮＭＯＳ
トランジスタ１１からるＣＭＯＳインバータは並列関係
にある。
ランジスタ８の共通ゲートにはＮＭＯＳトランジスタ６
が接続され、このＮＭＯＳトランジスタ６にはＰＭＯＳ
トランジスタ９のソースが配線４を介して接続されてい
る。ＮＭＯＳトランジスタ６とＰＭＯＳトランジスタ９
の各ゲートには制御信号Ｂが与えられ、かつＮＭＯＳト
ランジスタ１１のソースと低電位側電源電圧ＧＮＤとの
間に介挿されたＮＭＯＳトランジスタ１２のゲートにも
制御信号Ｂが与えられる。ＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１の共通ゲートはＮＭＯＳトラ
ンジスタ６のソースに接続され、入力信号ＡはＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８のゲートに与
えられるとともに、ＮＭＯＳトランジスタ６を介してＰ
ＭＯＳトランジスタ１０，ＮＭＳトランジスタ１１のゲ
ートにも与えられるよう配線されているので、ＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８からなるＣＭ
ＯＳインバータとＰＭＯＳトランジスタ１０，ＮＭＯＳ
トランジスタ１１からるＣＭＯＳインバータは並列関係
にある。
【００２６】以上の回路は具体的には図２のようなトラ
ンジスタ領域レイアウトと配線レイアウトで具現化され
る。図２において、図１と対応する部分に同一の符号を
付して説明は省略する。
ンジスタ領域レイアウトと配線レイアウトで具現化され
る。図２において、図１と対応する部分に同一の符号を
付して説明は省略する。
【００２７】次に、動作を説明する。ＰＭＯＳトランジ
スタ７およびＮＭＯＳトランジスタ８と、ＰＭＯＳトラ
ンジタ１０およびＮＭＯＳトランジスタ１１とを分離し
た状態で入力信号Ａを出力信号Ｘに伝達するためには、
制御信号Ｂを“Ｌ”とする。すなわち、制御信号Ｂが
“Ｌ”の場合、ＮＭＯＳトランジスタ６はＯＦＦとな
り、ＮＭＯＳトランジスタ１２もＯＦＦなとるため、Ｐ
ＭＯＳトラシンズタ１０，ＮＭＯＳトランジスタ１１は
動作させず、出力信号Ｘは専らＰＭＯＳトランジスタ７
による高電位側電源電圧ＶCCの供給か、ＮＭＯＳトラン
ジスタ８による低電位側電源電圧ＧＮＤへの引込みの動
作に従って出力される。
スタ７およびＮＭＯＳトランジスタ８と、ＰＭＯＳトラ
ンジタ１０およびＮＭＯＳトランジスタ１１とを分離し
た状態で入力信号Ａを出力信号Ｘに伝達するためには、
制御信号Ｂを“Ｌ”とする。すなわち、制御信号Ｂが
“Ｌ”の場合、ＮＭＯＳトランジスタ６はＯＦＦとな
り、ＮＭＯＳトランジスタ１２もＯＦＦなとるため、Ｐ
ＭＯＳトラシンズタ１０，ＮＭＯＳトランジスタ１１は
動作させず、出力信号Ｘは専らＰＭＯＳトランジスタ７
による高電位側電源電圧ＶCCの供給か、ＮＭＯＳトラン
ジスタ８による低電位側電源電圧ＧＮＤへの引込みの動
作に従って出力される。
【００２８】一方、制御信号Ｂを“Ｈ”にすると、ＮＭ
ＯＳトランジスタ６がＯＮとなり、入力信号ＡはＮＭＯ
Ｓトランジスタ６を介してＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１のゲートにも伝達される。こ
のとき、制御信号Ｂは“Ｈ”であるからＮＭＯＳトラン
ジスタ１２もＯＮとなり、ＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１は入力信号Ａの信号論理に従
ってインバータ動作が行われる。その結果入力信号Ａに
対して寄与するのはＰＭＯＳトランジスタ７，ＮＭＯＳ
トランジスタ８およびＰＭＯＳトランジスタ１０，ＮＭ
ＯＳトランジスタ１１であり、両ＣＭＯＳインバータは
並列動作することになる。
ＯＳトランジスタ６がＯＮとなり、入力信号ＡはＮＭＯ
Ｓトランジスタ６を介してＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１のゲートにも伝達される。こ
のとき、制御信号Ｂは“Ｈ”であるからＮＭＯＳトラン
ジスタ１２もＯＮとなり、ＰＭＯＳトランジスタ１０，
ＮＭＯＳトランジスタ１１は入力信号Ａの信号論理に従
ってインバータ動作が行われる。その結果入力信号Ａに
対して寄与するのはＰＭＯＳトランジスタ７，ＮＭＯＳ
トランジスタ８およびＰＭＯＳトランジスタ１０，ＮＭ
ＯＳトランジスタ１１であり、両ＣＭＯＳインバータは
並列動作することになる。
【００２９】このことは、図３からもかわるように、ト
ランジスタサイズすなわちゲート幅が実質的に２倍にな
ることを意味し、出力信号Ｘによって駆動すべき負荷の
駆動力の向上ならびに動作時間の上昇（高速化）が達成
されることとなる。この場合において、トランジスタ領
域のレイアウトを変更する必要はないのである。第２実施例 図４，図５に本発明の第２実施例を示す。
ランジスタサイズすなわちゲート幅が実質的に２倍にな
ることを意味し、出力信号Ｘによって駆動すべき負荷の
駆動力の向上ならびに動作時間の上昇（高速化）が達成
されることとなる。この場合において、トランジスタ領
域のレイアウトを変更する必要はないのである。第２実施例 図４，図５に本発明の第２実施例を示す。
【００３０】本実施例は第１実施例と同様に、本発明を
ＣＭＯインータ回路に適用した例であるが、第１実施例
と異なる点は、ＰＭＯＳトランジスタ１６，ＮＭＯＳト
ランジスタ１４からなるＣＭＯＳインバータの接続切換
えをＰＭＯＳトランジスタ９，ＮＭＯＳトランジスタ１
５からなるＣＭＯＳインバータ（ラッチ回路）を用いた
点である。
ＣＭＯインータ回路に適用した例であるが、第１実施例
と異なる点は、ＰＭＯＳトランジスタ１６，ＮＭＯＳト
ランジスタ１４からなるＣＭＯＳインバータの接続切換
えをＰＭＯＳトランジスタ９，ＮＭＯＳトランジスタ１
５からなるＣＭＯＳインバータ（ラッチ回路）を用いた
点である。
【００３１】すなわち、高電位側電源電圧ＶCCと低電位
側電源電圧ＧＮＤ間には、ＰＭＯＳトランジスタ１６，
ＰＭＯＳトランジスタ１７，ＮＭＯＳトランジスタ１
３，ＮＭＯＳトランジスタ１４が直列に接続されてお
り、ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジ
スタ１４のゲートは入力信号Ａによって制御され、ＮＭ
ＯＳトランジタ１３のゲートは配線２を介して与えられ
る制御信号Ｂによって制御され、ＰＭＯＳトランジスタ
１７のゲートは配線４を介して与えられる。ＰＭＯＳト
ランジスタ９およびＮＭＯＳトランジスタ１５の出力端
子からの信号によって制御される。図５に、本回路の平
面レイアウトを示し、説明は省略する。
側電源電圧ＧＮＤ間には、ＰＭＯＳトランジスタ１６，
ＰＭＯＳトランジスタ１７，ＮＭＯＳトランジスタ１
３，ＮＭＯＳトランジスタ１４が直列に接続されてお
り、ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジ
スタ１４のゲートは入力信号Ａによって制御され、ＮＭ
ＯＳトランジタ１３のゲートは配線２を介して与えられ
る制御信号Ｂによって制御され、ＰＭＯＳトランジスタ
１７のゲートは配線４を介して与えられる。ＰＭＯＳト
ランジスタ９およびＮＭＯＳトランジスタ１５の出力端
子からの信号によって制御される。図５に、本回路の平
面レイアウトを示し、説明は省略する。
【００３２】次に動作を説明する。いまＰＭＯＳトラン
ジスタ１６，ＰＭＯＳトランジスタ１４のＣＭＯＳイン
バータをＰＭＯＳトランジスタ７，ＮＭＯＳトランジス
タ８のＣＭＯＳインバータに並列接続するために、制御
信号Ｂを“Ｈ”とする。すると、ＰＭＯＳトランジスタ
９はＯＦＦ、ＮＭＯＳトランジスタ１５はＯＮとなり、
配線４の信号は“Ｌ”で出力されるから、ＰＭＯＳトラ
ンジスタ１７がＯＮとなり、ＮＭＯＳトランジスタ１３
は制御信号Ｂが“Ｈ”なのでＯＮとなる。したがって、
ＰＭＯＳトランジスタ１６，ＮＭＯＳトランジスタ１４
はインバータ動作が可能であり、ＰＭＯＳトランジスタ
１６がアクティブかＮＭＯＳトランジスタ１４がアクテ
ィブかは入力信号Ａの信号論理と制御信号ＢによるＰＭ
ＯＳトランジスタ１７およびＮＭＯＳトランジスタ１３
のＯＮまたはＯＦＦで決定される。
ジスタ１６，ＰＭＯＳトランジスタ１４のＣＭＯＳイン
バータをＰＭＯＳトランジスタ７，ＮＭＯＳトランジス
タ８のＣＭＯＳインバータに並列接続するために、制御
信号Ｂを“Ｈ”とする。すると、ＰＭＯＳトランジスタ
９はＯＦＦ、ＮＭＯＳトランジスタ１５はＯＮとなり、
配線４の信号は“Ｌ”で出力されるから、ＰＭＯＳトラ
ンジスタ１７がＯＮとなり、ＮＭＯＳトランジスタ１３
は制御信号Ｂが“Ｈ”なのでＯＮとなる。したがって、
ＰＭＯＳトランジスタ１６，ＮＭＯＳトランジスタ１４
はインバータ動作が可能であり、ＰＭＯＳトランジスタ
１６がアクティブかＮＭＯＳトランジスタ１４がアクテ
ィブかは入力信号Ａの信号論理と制御信号ＢによるＰＭ
ＯＳトランジスタ１７およびＮＭＯＳトランジスタ１３
のＯＮまたはＯＦＦで決定される。
【００３３】このように、本実施例によっても制御信号
ＢによりＰＭＯＳトランジスタ７，ＮＭＯＳトランジス
タ８からなるＣＭＯＳインバータとＰＭＯＳトランジス
タ１６，ＮＭＯＳトランジスタ１４からなるＣＭＯＳイ
ンバータとの並列動作制御が可能となり、図５からもわ
かるように、実質的にトランジスタサイズをトランジス
タ領域のレイアウト変更なしで変更することができ、必
要に応じて負荷駆動力の上昇および高速性の向上が可能
となる。第３実施例 図６，図７に本発明の第３実施例を示す。
ＢによりＰＭＯＳトランジスタ７，ＮＭＯＳトランジス
タ８からなるＣＭＯＳインバータとＰＭＯＳトランジス
タ１６，ＮＭＯＳトランジスタ１４からなるＣＭＯＳイ
ンバータとの並列動作制御が可能となり、図５からもわ
かるように、実質的にトランジスタサイズをトランジス
タ領域のレイアウト変更なしで変更することができ、必
要に応じて負荷駆動力の上昇および高速性の向上が可能
となる。第３実施例 図６，図７に本発明の第３実施例を示す。
【００３４】本実施例は、第２実施例と同様に本発明を
ＣＭＯＳインバータ回路に適用した例であり、図６の等
価回路図上では図４と同様の接続状態であるが、図５と
図７を比較してわかるようにＰＭＯＳトランジスタ１
６，ＰＭＯＳトランジスタ１７，ＮＭＯＳトランジスタ
１３，ＮＭＯＳトランジスタ１４の配置位置が異なるＣ
ＭＯＳインバータとした点が異なっている。
ＣＭＯＳインバータ回路に適用した例であり、図６の等
価回路図上では図４と同様の接続状態であるが、図５と
図７を比較してわかるようにＰＭＯＳトランジスタ１
６，ＰＭＯＳトランジスタ１７，ＮＭＯＳトランジスタ
１３，ＮＭＯＳトランジスタ１４の配置位置が異なるＣ
ＭＯＳインバータとした点が異なっている。
【００３５】この配置の違いにより、配線パターンが異
なっている。すなわち、図５における配線２３，配線２
４に相当する配線が図７の実施例では設けられていな
い。ＰＭＯＳトランジスタ７，ＮＭＯＳトランジスタ８
に対するＰＭＯＳトランジスタ１７，ＮＭＯＳトランジ
スタ１３の並列接続切換の動作は第２実施例と同様であ
り、制御信号Ｂが“Ｈ”のとき接続され、“Ｌ”のとき
切離され、以下同様なので説明を省略する。第４実施例 図８，図９に本発明の第４実施例を示す。
なっている。すなわち、図５における配線２３，配線２
４に相当する配線が図７の実施例では設けられていな
い。ＰＭＯＳトランジスタ７，ＮＭＯＳトランジスタ８
に対するＰＭＯＳトランジスタ１７，ＮＭＯＳトランジ
スタ１３の並列接続切換の動作は第２実施例と同様であ
り、制御信号Ｂが“Ｈ”のとき接続され、“Ｌ”のとき
切離され、以下同様なので説明を省略する。第４実施例 図８，図９に本発明の第４実施例を示す。
【００３６】本実施例は上記各実施例と同様に、本発明
をＣＭＯＳインバータ回路に適用した例であるが、最も
簡易な構成となっている。図８に示すように、ＣＭＯＳ
インバータであるＰＭＯＳトランジスタ１８，ＮＭＯＳ
トランジスタ１９とＰＭＯＳトランジタ７，ＮＭＯＳト
ランジスタ８とはゲートが互いに共通接続され、２つの
ＣＭＯＳインバータの各出力端子間にＮＭＯＳトランジ
スタ２０からなるトランスファーゲートが介挿されてな
る。このＮＭＯＳトランジスタ２０のゲートに制御信号
Ｂが与えられ、制御信号Ｂの信号論理に従ってＰＭＯト
ランジスタ１８，ＮＭＯＳトランジスタ１９がＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８に対して並列
接続されたり、されなかったりする構成となっている。
をＣＭＯＳインバータ回路に適用した例であるが、最も
簡易な構成となっている。図８に示すように、ＣＭＯＳ
インバータであるＰＭＯＳトランジスタ１８，ＮＭＯＳ
トランジスタ１９とＰＭＯＳトランジタ７，ＮＭＯＳト
ランジスタ８とはゲートが互いに共通接続され、２つの
ＣＭＯＳインバータの各出力端子間にＮＭＯＳトランジ
スタ２０からなるトランスファーゲートが介挿されてな
る。このＮＭＯＳトランジスタ２０のゲートに制御信号
Ｂが与えられ、制御信号Ｂの信号論理に従ってＰＭＯト
ランジスタ１８，ＮＭＯＳトランジスタ１９がＰＭＯＳ
トランジスタ７，ＮＭＯＳトランジスタ８に対して並列
接続されたり、されなかったりする構成となっている。
【００３７】すなちわ、いま制御信号Ｂを“Ｈ”とする
とＮＯＭＳトランジスタ２０はＯＮとなり、配線４と出
力信号線３とが共通接続され、入力信号Ａから出力信号
Ｘに至る信号経路に対し、ＰＭＯＳトランジスタ７，Ｎ
ＭＯＳトランジスタ８とＰＭＯＳトランジスタ１８，Ｎ
ＭＯＳトランジスタ１９とは互いに並列接続されること
になる。
とＮＯＭＳトランジスタ２０はＯＮとなり、配線４と出
力信号線３とが共通接続され、入力信号Ａから出力信号
Ｘに至る信号経路に対し、ＰＭＯＳトランジスタ７，Ｎ
ＭＯＳトランジスタ８とＰＭＯＳトランジスタ１８，Ｎ
ＭＯＳトランジスタ１９とは互いに並列接続されること
になる。
【００３８】このことは、図９からわかるように、制御
信号Ｂによりトランジスタサイズの変更を任意に行い得
ることを意味し、並列駆動に伴う負荷駆動力の向上、高
速性の向上が可能となる。
信号Ｂによりトランジスタサイズの変更を任意に行い得
ることを意味し、並列駆動に伴う負荷駆動力の向上、高
速性の向上が可能となる。
【００３９】以上の各実施例に示した回路は、例えば、
論理ＩＣの特に駆動力の多様性が求められる出力バッフ
ァ回路に用いることができる。
論理ＩＣの特に駆動力の多様性が求められる出力バッフ
ァ回路に用いることができる。
【００４０】
【発明の効果】以上の通り、請求項１乃至請求項１０に
記載の発明によれば、制御信号により複数のトランジス
タの信号線に対する並列接続数を切換えるようにしたの
で、実質的に当該集積回路内の構成トランジスタのサイ
ズの変更が可能となり、トランジスタ領域の再配置を行
う必要がなく、負荷駆動力の向上と動作時間の向上が可
能となる。
記載の発明によれば、制御信号により複数のトランジス
タの信号線に対する並列接続数を切換えるようにしたの
で、実質的に当該集積回路内の構成トランジスタのサイ
ズの変更が可能となり、トランジスタ領域の再配置を行
う必要がなく、負荷駆動力の向上と動作時間の向上が可
能となる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す等価回路図である。
【図３】本発明の第１実施例の平面配置図である。
【図４】本発明の第２実施例を示す等価回路図である。
【図５】本発明の第２実施例の平面配置図である。
【図６】本発明の第３実施例を示す等価回路図である。
【図７】本発明の第３実施例の平面配置図である。
【図８】本発明の第４実施例の等価回路図である。
【図９】本発明の第４実施例の平面配置図である。
１…入力信号線 ２…制御信号線 ３…出力信号線 ４…配線 ５…配線 ６…ＮＯＭＳトランジスタ ７…ＰＭＯＳトランジスタ ８…ＮＭＯＳトランジスタ ９…ＰＭＯＳトランジスタ １０…ＰＭＯＳトランジスタ １１…ＮＭＯＳトランジスタ １２…ＮＭＯＳトランジスタ １３…ＮＭＯＳトランジスタ １４…ＮＭＯＳトランジスタ １５…ＮＭＯＳトランジスタ １６…ＰＭＯＳトランジスタ １７…ＰＭＯＳトランジスタ １８…ＰＭＯＳトランジスタ １９…ＮＭＯＳトランジスタ ２０…ＮＭＯＳトランジスタ ２１…配線 ２２…コンタクトホール ２３…配線 ２４…配線 Ａ…入力信号 Ｂ…制御信号 Ｃ…トランジスタ Ｄ…トランジスタ Ｅ…スイッチ素子 Ｘ…出力信号 ＶCC…高電位側電源電圧 ＧＮＤ…低電位側電源電圧
Claims (10)
- 【請求項１】 一対の電源母線から電源の供給を受ける
複数のトランジスタの信号線に対する並列接続状態を制
御信号により切換えることを特徴とする半導体集積回路
の駆動方法。 - 【請求項２】 一対の電源母線間に接続された複数のト
ランジスタと、制御信号により前記複数のトランジスタ
の信号線に対する並列接続状態の切換え制御を行うスイ
ッチング素子と、を備えたことを特徴とする半導体集積
回路。 - 【請求項３】 一対の電源母線間に接続された複数の相
補型ＭＯＳトランジスタと、制御信号により前記複数の
相補型ＭＯＳトランジスタの信号線に対する並列接続状
態の切換え制御を行うＭＯＳトランジスタと、を備えた
ことを特徴とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、切換え制御用ＭＯＳトランジスタは、当該半導体集
積回路における入力段の相補型ＭＯＳトランジスタのゲ
ート電位を前記制御信号に応じて切換えるトランスファ
ーゲートであることを特徴とする半導体集積回路。 - 【請求項５】 請求項３に記載の半導体集積回路におい
て、切換え制御用ＭＳトランジスタは、当該半導体集積
回路における出力段の相補型ＭＯＳトランジスタのゲー
ト電位を前記制御信号に応じてラッチするラッチ回路で
あることを特徴とする半導体集積回路。 - 【請求項６】 請求項３に記載の半導体集積回路におい
て、切換え制御用ＭＯＳトランジスタは、当該半導体集
積回路における入力段と出力段の相補型ＭＯＳトランジ
スタとの間の信号線経路に挿入されたトランファーゲー
トであることを特徴とする半導体集積回路。 - 【請求項７】 入力端が入力信号線に接続された第１の
相補型ＭＯＳトランジスタインバータと、 前記第１の相補型ＭＯＳトランジスタインバータの出力
信号線に出力端が接続された第２の相補型ＭＯＳトラン
ジスタインバータと、 前記入力信号線と前記第２の相補型ＭＯＳトランジスタ
インバータの入力端との間に挿入接続され、制御信号に
よってオン・オフ動作するトランジスタゲートと、 を備えたことを特徴とする半導体集積回路。 - 【請求項８】 入力端が入力信号線に接続された第１の
相補型ＭＯＳトランジスタインバータと、 前記第１の相補型ＭＯＳトランジスタインバータの出力
信号線に出力端が接続された第２の相補型ＭＯＳトラン
ジスタインバータとを備え、 前記第２の相補型ＭＯＳトランジスタインバータを構成
する一方のトランジスタのゲートは制御信号の入力信号
線に接続され、 他方のトランジスタのゲートに前記制御信号と逆論理の
信号を出力するインバータラッチ回路が接続されている
こと、 を特徴とする半導体集積回路。 - 【請求項９】 入力端が入力信号線に接続された第１の
相補型ＭＯＳトランジスタインバータと、 入力端および出力端が前記第１の相補型ＭＯＳトランジ
スタインバータの入力端および出力端に接続された第２
の相補型ＭＯＳトランジスタインバータと、 一方の電源線と、前記第２の相補型ＭＯＳトランジスタ
インバータを構成する一方のトランジスタとの間に介在
された第１のトランジスタと、 他方の電源線と、前記第２の相補型ＭＯＳトランジスタ
インバータを構成する他方のトランジスタとの間に介在
された第２のトランジスタとを備え、 前記第１のトランジスタのゲートに制御信号の入力信号
線が接続され、前記第２のトランジスタのゲートに前記
制御信号と逆論理の信号を出力するインバータラッチ回
路が接続されていること、 を特徴とする半導体集積回路。 - 【請求項１０】 それぞれの入力端が入力信号線に接続
された第１の相補型ＭＯＳトランジスタインバータおよ
び第２の相補型ＭＯＳトランジスタインバータを備え、 前記第１の相補型ＭＯＳトランジスタインバータの出力
信号線に、制御信号によってオン・オフ動作するトラン
ファーゲートを介して、前記第２の相補型ＭＯＳトラン
ジスタインバータの出力端が接続されていることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755594A JPH07263632A (ja) | 1994-03-17 | 1994-03-17 | 半導体集積回路の駆動方法および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755594A JPH07263632A (ja) | 1994-03-17 | 1994-03-17 | 半導体集積回路の駆動方法および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263632A true JPH07263632A (ja) | 1995-10-13 |
Family
ID=12778435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4755594A Withdrawn JPH07263632A (ja) | 1994-03-17 | 1994-03-17 | 半導体集積回路の駆動方法および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1112025C (zh) * | 1997-06-16 | 2003-06-18 | 三洋电机株式会社 | 排列图像号的方法 |
| US10340683B2 (en) | 2017-02-13 | 2019-07-02 | Mitsubishi Electric Corporation | Load-driving integrated circuit device |
-
1994
- 1994-03-17 JP JP4755594A patent/JPH07263632A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1112025C (zh) * | 1997-06-16 | 2003-06-18 | 三洋电机株式会社 | 排列图像号的方法 |
| US10340683B2 (en) | 2017-02-13 | 2019-07-02 | Mitsubishi Electric Corporation | Load-driving integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |