JPH03154424A - インバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、相補型のトランジスタにより構成されるイ
ンバータに関するものである。

〔従来の技術〕

第３図は従来のＣＭＯＳインバータを示す回路図である
。同図に示すように、互いのドレイン同士が接続されて
いるＰＭＯＳトランジスタ１及び８ＭＯ３）ランジスタ
２よりＣＭＯＳインバータを構成している。ＰＭＯＳｈ
ランジトランジスタスは、図示しない電源Ｖ　　（５Ｖ
）が接続されてＣ いる電源線Ｌ１に接続されており、そのゲートには入力
端子１０を介して入力信号ＩＮが印加されている。一方
、８ＭＯ３）ランジスタ２のソースは接地されており、
そのゲートには入力端子１０を介して入力信号ＩＮが印
加されている。そして、ＰＭＯＳトランジスタ１及びＮ
ＭＯＳトランジスタ２双方のドレインから得られる信号
がＣＭＯＳインバータの出力信号ＯＵＴとなる。

通常、ＰＭ、ＯＳトランジスタ１のトランジスタサイズ
（チャネル幅）ＷｌとＮＭＯＳトランジスタ２のトラン
ジスタサイズＷ２は、入力信号ＩＮがＴＴＬ入力レベル
の場合は１：１、人力信号ＩＮがＣＭＯＳ入力レベルの
場合は２：１に設定される。なお、ＣＭＯＳインバータ
の人力信号ＩＮとしてＴＴＬ入力レベルが想定される場
合としては、当該ＣＭＯＳインバータがＴＴＬ論理回路
とのインタフェースに用いられる場合等がある。

第４図はＣＭＯＳインバータの理想的な入出力特性を示
した波形図である。同図において、ＴＴＬ人カシカレベ
ルする入出力特性が実線で示され、ＣＭＯＳ入力レベル
に対する入出力特性が破線で示されている。

同図に示すように、人力信号ＩＮがＴＴＬ入力レベルの
場合は、ＣＭＯＳインバータの閾値電圧は１゜６ｖであ
り、入力信号ＩＮがＣＭＯＳ入力レベルの場合は、閾値
電圧は２，５Ｖである。このようにＴＴＬ入カシカレベ
ルＭＯＳ入力レベルとによってＣＭＯＳインバータの閾
値電圧が異なるのは、ＴＴＬ入カシカレベルレベル基＄
電圧ＶＨは２．４Ｖ、ＬＬ、ベル基準電圧ＶＬは０．８
Ｖに設定されているため、ＴＴＬ入カシカレベルする閾
値電圧は１．６ｖに設定するのが理想的であり、ＣＭＯ
Ｓ入力レベルのＨレベル基準電圧は５゜ＯＶ、Ｌレベル
基準電圧は０．ＯＶに設定されているため、ＣＭＯＳ入
力レベルに対する閾値電圧は２．５ｖに設定するのが理
想的だからである。

ＣＭＯＳインバータの閾値電圧を１．６Ｖ前後に設定す
るには、前述したように、ＰＭＯＳトランジスタ１のト
ランジスタサイズＷ１とＮＭＯＳトランジスタ２のトラ
ンジスタサイズＷ２との比を、１：１に設定する必要が
ある。ＰＭＯＳトランジスタ１のキャリアの移動度がＮ
ＭＯＳトランジスタ２のキャリアの移動度の１／２であ
るため、Ｗｌ：Ｗ２を１＝１に設定すると、５Ｖ〜Ｏｖ
間を２：１に内分した１、６Ｖ前後に閾値電圧は設定さ
れる。

閾値電圧を２，５Ｖ前後に設定するには、前述したよう
に、ＰＭＯＳトランジスタ１のトランジスタサイズＷ１
とＮＭＯＳトランジスタ２のトランジスタサイズＷ２と
の比を、２：１に設定する必要がある。前述したように
、ＰＭＯＳトランジスタ１のキャリアの移動度がＮＭＯ
Ｓトランジスタ２のキャリアの移動度の１／２であるた
め、Ｗｌ：Ｗ２を２＝１に設定すると、単位時間当りの
キャリアの移動量は同一になるため、５Ｖ〜Ｏｖ間を１
＝１に内分した２、５Ｖ前後に閾値電圧は設定される。

〔発明が解決しようとする課題〕

従来のＣＭＯＳインバータは以上のように構成されてお
り、入力信号ＩＮがＴＴＬ入カシカレベルＭＯＳ入力レ
ベルであるかを予め想定して、方の人力レベルに対応し
て構成されていた。しかしながら、入力信号ＩＮがＴＴ
Ｌ入カシカレベルＭＯＳ入力レベルであるかが予め想定
できない場合が、例えば以下に述べるＤＲＡＭ分野にお
いて生ずる。

従来、ＤＲＡＭのコントロール回路はＴＴＬで構成され
ていたため、このコントロール回路の制御信号を人力信
号ＩＮとしたＤＲＡＭのインバータの入力レベルはＴＴ
Ｌ入カシカレベル定されていた。一方、近年、ＤＲＡＭ
のコントロール回路をＣＭＯＳゲートアレイにて構成す
る場合が増え、このコントロール回路の制御信号を入力
信号ＩＮとしたＤＲＡＭのインバータの入力レベルは、
Ｌレベルマージンが増加することから、ＣＭＯＳ入力レ
ベルに設定する方が理想的である。したがって、最近の
ＤＲＡＭ分野においては、外部人力とのインターフェー
ス用のインバータの入力レベルはＴＴＬ入カシカレベル
ＭＯＳ入力レベルかが容易に想定することができない。

このように人力信号ＩＮがＴＴＬ入カシカレベルＭＯＳ
入力レベルであるかが想定できないと、例えばＤＲＡＭ
の場合、ＴＴＬ人力レベルのインバータを有するＤＲＡ
ＭとＣＭＯＳ入力レベルのインバータを有するＤＲＡＭ
との２種類のＤＲＡＭを製造する必要がある。２種類の
ＤＲＡＭを製造することは、製造用マスクを２種類準備
する等、製造上の繁雑さを生む問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、複数の論理入力レベルを有し、そのうちの１
つの論理入力レベルを選択することができるインバータ
を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかるインバータは、入力、出力端子と、第
１．第２の電源端子と、一方電極が前記第１の電源端子
に接続され、制御電極が前記入ノＪ端子に接続され、他
方電極が前記出力端子に接続された第１の導電型の第１
のトランジスタと、方電極が前記第２の電源端子に接続
され、制御電極が前記入力端子に接続され、他方電極が
前記出力端子に接続された第２の導電型の第２のトラン
ジスタと、一方電極が前記第１及び第２のトランジスタ
のうちの一方のトランジスタの前記一方電極に接続され
、制御電極が前記入力端子に接続された、前記一方のト
ランジスタと同一導電型の第３のトランジスタと、前記
第３のトランジスタの前記他方電極と前記出力端子との
間に介挿され前記第３のトランジスタの前記他方電極と
前記出力端子との電気的接続あるいは遮断を選択的に行
う接続選択手段とを備えて構成されている。

〔作用〕

この発明における接続選択手段は、第３のトランジスタ
の他方電極と出力端子との間に介挿され、第３のトラン
ジスタの他方電極と出方端子との電気的接続あるいは遮
断の選択が可能であるため必要に応じて、第３のトラン
ジスタの他方電極と出力端子との電気的接続あるいは遮
断を行うことにより、第１および第２のトランジスタに
よりインバータを構成するか、第１、第２および第３の
トランジスタによりインバータを構成するかを選択する
ことができる。

〔実施例〕

第１図はこの発明の一実施例であるＣＭＯＳインバータ
を示す回路構成図である。同図に示すように、ＰＭＯＳ
トランジスタ１のドレインとＮ　ＭＯＳトランジスタ２
のドレインとは互いに接続されている。ＰＭＯＳトラン
ジスタ１のソースは、図示しない電源Ｖ０゜（５Ｖ）が
接続されている電源線Ｌ１に接続されており、そのゲー
トには入力端子１０を介して人力信号ＩＮが印加されて
いる。

一方、ＮＭＯＳトランジスタ２のソースは接地されてお
り、そのゲートには入力端子１ｏを介して人力信号ＩＮ
が印加されている。

また、ＰＭＯＳトランジスタ３のソースは、電源線Ｌ１
に接続されており、そのゲートには入力端子１０を介し
て入力信号！Ｎが印加されている。

このＰＭＯＳトランジスタ３のドレインがＰＭＯＳトラ
ンジスタ４のソース及びＮＭＯＳ）ランジスタ５のドレ
インに接続されている。そして、ＰＭＯＳトランジスタ
１及びＮＭＯＳトランジスタ２双方のドレインと、ＰＭ
ＯＳトランジスタ４のドレイン及びＮＭＯＳ）ランジス
タ５のソースとが接続されたノードＮ１から得られる信
号がＣＭＯＳインバータの出力信号ＯＵＴとなる。

また、入力レベル設定用のポンディングパッド６が新た
に設けられており、このポンディングパッド６がＣＭＯ
Ｓ入力レベルのインバータ７の人力部に接続され、この
インバータ７の出力部が、ＣＭＯＳ入力レベルのインバ
ータ８の人力部に接続されている。そして、インバータ
７の出力部がＮＭＯＳトランジスタ５のゲートに接続さ
れ、インバータ８の出力部がＰＭＯ３ｈＭＯＳトランジ
スタ２に接続されている。

上記したＰＭＯＳトランジスタ１、ＮＭＯＳトランジス
タ２、ＰＭＯＳトランジスタ３のトランジスタサイズ（
チャネル幅）Ｗｌ、Ｗ２、ｗ３はそれぞれ、同一サイズ
で構成されている。

このような構成において、入力信号ＩＮを取込むインバ
ータの閾値電圧をＴＴＬ入力レベルに対応した１、６ｖ
に設定するには、ポンディングパッド６にＣＭＯＳ入力
レベルにおけるＨレベルの選択信号を印加する。

ポンディングパッド６に、外部よりＨレベルの選択信号
を印加すると、インバータ７の出力はＬレベル、インバ
ータ８の出力はＨレベルとなるため、ＰＭＯＳ）ランジ
スタ４及びＮＭＯＳ）ランジスタ５は共にオフする。

その結果、ＰＭＯＳ）ランジスタ３のドレインはノード
Ｎ１から電気的に遮断されるため、入力信号ＩＮを取込
むインバータはＰＭＯＳトランジスタ１とＮＭＯＳトラ
ンジスタ２から構成されることになる。従って、前述し
たように、ＰＭＯＳトランジスタ１のトランジスタサイ
ズＷ１とＮＭＯＳ）ランジスタ２のトランジスタサイズ
Ｗ２との比は１：１であるため、５Ｖ−ＯＶ間を２：１
に内分した１、６Ｖ前後に閾値電圧は設定される。

一方、入力信号ＩＮを取込むインバータの閾値電圧をＣ
ＭＯ３入カレイカレベルした２、５ｖに設定するには、
ポンディングパッド６にＣＭＯ３入カレイカレベルるＬ
レベルの選択信号を印加する。

ポンディングパッド６にＬレベルの選択信号を印加する
と、インバータ７の出力はＨレベル、インバータ８の出
力はＬレベルとなるため、ＰＭＯＳトランジスタ４及び
ＮＭＯＳ）ランジスタ５は共にオンする。

その結果、ＰＭＯＳ）ランジスタ３のドレインはノード
Ｎｌと電気的に接続され、同一の入力信号ＩＮをゲート
入力とするＰＭＯＳ）ランジスタ１とＰＭＯＳトランジ
スタ３とは電源線Ｌ１とノードＮ１との間に並列に接続
されることになるため、入力信号ＩＮを取込むインバー
タはＰＭＯＳトランジスタ１及び３から成る合成ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタ２とから構成さ
れることになる。従って、ＰＭＯＳトランジスタ１及び
３の合成トランジスタサイズ（Ｗｌ、＋Ｗ３）とＮＭＯ
Ｓ）ランジスタ２のトランジスタサイズＷ２との比は２
：１になるため、５ｖ〜Ｏｖ間を１：１に内分した２、
５Ｖ前後に閾値電圧は設定される。

このように、ポンディングパッド６にＨレベルあるいは
Ｌレベルの選択信号を印加することにより、入力信号Ｉ
Ｎを取込むインバータの入力論理レベルを選択すること
ができるため、予め人力論理レベルを想定する必要はな
い。従って、例えば、ＤＲＡＭ中に本実施例のインバー
タを設けておけば、ＴＴＬ入カレベル兼ＣＭＯ８入カレ
ベル用のＤＲＡＭを構成することができる。従って、Ｔ
ＴＬ入カシカレベルンバータを有するＤＲＡＭと、ＣＭ
Ｏ８入カレ入路レベルバータを有するＤＲＡＭとの２種
類のＤＲＡＭを準備する必要もなくなる。

第２図はこの発明の他の実施例であるＣＭＯＳインバー
タを示す回路構成図である。同図に示すように、ＰＭＯ
Ｓトランジスタ３のドレインがヒユーズ９を介してノー
ドＮ１に接続されている。

これに伴いＰＭＯＳ）ランジスタ４、ＮＭＯＳトランジ
スタ５、ポンディングパッド６、インバータ７及びイン
バータ８は取り除かれた。なお、他の構成は第１図で示
した実施例と同様であるため、説明は省略する。

このような構成において、入力信号ＩＮを取込むインバ
ータの閾値電圧をＴＴＬ入力レベルに対応した１、６ｖ
に設定するには、ヒユーズ９を切断する。

ヒユーズ９を切断すると、ＰＭＯＳトランジスタ３はノ
ードＮ１から電気的に遮断されるため、入力信号ＩＮを
取込むインバータはＰＭＯＳ）ランジスタ１とＮＭＯＳ
）ランジスタ２から構成される。従って、第１図で示し
た実施例と同様、ＰＭＯＳトランジスタ１のトランジス
タサイズｗ１とＮＭＯＳ）ランジスタ２のトランジスタ
サイズＷ２との比は１：１であるため、５Ｖ−ＯＶ間を
２：１に内分した１、６Ｖ前後に閾値電圧は設定される
。

一方、入力信号ＩＮを取込むインバータの閾値電圧をＣ
ＭＯ３入カレイカレベルした２、５■に設定するには、
ヒユーズ９を切断せず残す。

ヒユーズ９を残すと、ＰＭＯＳトランジスタ３のドレイ
ンはノードＮ１と電気的に接続されるため、第１図で示
した実施例と同様、人力信号ＩＮを取込むインバータは
ＰＭＯＳトランジスタ１及び３から成る合成ＰＭＯＳ）
ランジスタとＮＭＯＳトランジスタ２とから構成される
。従って、ＰＭＯＳトランジスタ１及び３の合成トラン
ジスタサイズ（Ｗ１＋Ｗ３）とＮＭＯＳトランジスタ２
のトランジスタサイズＷ２との比は２：１になるため、
５Ｖ〜Ｏｖ間を１；１に内分した２、５Ｖ前後に閾値電
圧は設定される。

このように、ヒユーズ９の切断の有無により、人力信号
ＩＮを取込むインバータの入力論理レベルを選択するこ
とができるため、第１図で示した実施例と同様の効果を
奏する。

また、上記した実施例を発展させ、ＰＭＯ５）ランジス
タ３に相当するトランジスタを複数個設け、これらのト
ランジスタを選択的にノードＮ１に接続／遮断するよう
に構成すれば、３種類以上の閾値電圧をインバータの製
造後に設定することができる。

なお、上記した実施例では、ポンディングパッド６に選
択信号を印加する、あるいはヒユーズ９の切断の有無に
より、Ｐチャネル側のＭＯＳトランジスタの実質的なト
ランジスタサイズを変更することによりＣＭＯＳインバ
ータの閾値電圧を変更したが、別途に、ＰＭＯ３）ラン
ジスタ３に類似の、選択用のＮＭＯＳトランジスタを設
け、Ｎチャネル側のＭＯＳトランジスタの実質的なトラ
ンジスタサイズを変更することによりＣＭＯＳインバー
タの閾値電圧を変更するように構成することもできる。

また、ポンディングパッド６に選択信号を印加する、あ
るいはヒユーズ９の切断の有無以外にも、選択用のＭＯ
Ｓ）ランジスタの選択、非選択を製造後に設定できる手
段であれば代用できる。

〔発明の効果〕

以上説明したように、この発明によれば、第３のトラン
ジスタの他方電極と出力端子との間に介挿された接続選
択手段は、第３のトランジスタの他方電極と出力端子と
の電気的接続あるいは遮断の選択が可能であるため、必
要に応じて、第３のトランジスタの他方電極と出力端子
との電気的接続あるいは遮断を行うことにより、第１お
よび第２のトランジスタによりインバータを構成するか
、第１、第２および第３のトランジスタによりインバー
タを構成するかを選択することができる。

その結果、製造後に、インバータの入力信号に対する閾
値電圧を変更することが可能になるため、異なる閾値電
圧が要求される複数の論理入力レベルのうち、所望の論
理人力レベルを選択することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＣＭＯＳインバータ
を示す回路構成図、第２図はこの発明の他の実施例であ
るＣＭＯＳインバータを示す回路構成図、第３図は従来
のインバータを示す回路構成図、第４図は従来のＣＭＯ
Ｓインバータの入出力特性を示す波形図である。 図において、１，３．４はＰＭＯ３）ランジスタ、２，
５はＮＭＯＳトランジスタ、６はポンディングパッド、
７．８はインバータ、９はヒユーズである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）入力、出力端子と、 第１、第２の電源端子と、 一方電極が前記第１の電源端子に接続され、制御電極が
   前記入力端子に接続され、他方電極が前記出力端子に接
   続された第１の導電型の第１のトランジスタと、 一方電極が前記第２の電源端子に接続され、制御電極が
   前記入力端子に接続され、他方電極が前記出力端子に接
   続された第２の導電型の第２のトランジスタと、 一方電極が前記第１及び第２のトランジスタのうちの一
   方のトランジスタの前記一方電極に接続され、制御電極
   が前記入力端子に接続された、前記一方のトランジスタ
   と同一導電型の第３のトランジスタと、 前記第３のトランジスタの前記他方電極と前記出力端子
   との間に介挿され前記第３のトランジスタの前記他方電
   極と前記出力端子との電気的接続あるいは遮断を選択的
   に行う接続選択手段とを備えたインバータ。