CN101174828B - 具有开关选通门电路电平变换器的可编程多电源区 - Google Patents

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Abstract

提供了一种适应在相应电压电平下工作的逻辑块之间传送的信号的电平变换结构。所述结构包括在所述逻辑块之间串联连接的选通门电路。可选门电路电压电源给所述选通门电路中的一个门极供电。所述可选门电路电压电源基于配置随机存取存储器(CRAM)设置选自多个电压。在一个实施例中，半锁存器连接至所述选通门电路中的一个门电路。在此实施例中，所述半锁存器是使一个所述逻辑块中逻辑元件的功率泄漏最小化的反馈回路的一部分。还提供了一种控制功率损耗并在集成电路的各区之间提供电压电平变换的方法。

Description

具有开关选通门电路电平变换器的可编程多电源区
背景技术
双电源已经用于低功率设计以减少静态和动态功率。较高电源电压(VCCH)典型地用于关键路径的电路，而较低电源电压(VCCL)用于电路和非关键路径。在一个实施例中，较高电源电压是1.1V，而较低电源电压可以在0.8和1.1V的范围之间。应该理解，这些电压是示例性的用于集成电路的核心区，并且不意味着限定，因为只要保持电压间的相对关系，相应的电压就可以是任何合适的电压。关于可编程逻辑器件(PLD)，开关用于在较高电源电压和较低电源电压之间进行选择。由于可编程逻辑器件的可配置的性质，需要大量开关来适应所述PLD提供的灵活性。还应该理解，信号从VCCL区向VCCH区传送需要在所述两个区之间设置电平变换器以避免当驱动VCCH区和VCCL区中的门电路时出现大的静态电流。
电平变换器已经用多种方式实现。然而，通常遇到的问题包括增加的延迟和相对大的开关电流。因为设计者知道将电平变换器放置在何处，因此使用硬连线逻辑可以将延迟最小化。当处理PLD时，由于设计者事先不知道对于不同的用户设计哪里需要电平变换器，所以在VCCL和VCCH可以相接的每一个位置都需要电平变换器。
因此，需要改进的电平变换器方案和结构以使延迟最小化而且同时需要减少功率损耗。
发明内容
这里描述的实施例提供了一种可以结合到可编程逻辑器件内部而不会产生额外延迟也不需要更多功率损耗的电平变换器。应该理解，本发明可以用多种方式实施，例如程序，仪器，系统，器件或计算机可读介质上的方法。本发明的几个独创的实施例在下文进行描述。
本发明一方面提供了一种电平变换结构，其适应在相应电压电平下工作的逻辑块之间传送的信号。所述结构包括在所述逻辑块之间串联连接的选通门电路。可选门电路电压电源供电给所述选通门电路中的一个门极。所述可选门电路电压电源基于配置随机存取存储器(CRAM)设置选自多个电压。在一个实施例中，半锁存器连接至所述选通门电路中的一个门电路。在此实施例中，所述半锁存器是使一个所述逻辑块中的逻辑元件的功率泄漏最小化的反馈回路的一部分。
本发明另一方面还提供了一种控制功率损耗并在集成电路的各区之间提供电压电平变换的方法。所述方法包括确定所述各区的工作电压电平是相同的电平还是不同的电平。如果所述各区的所述工作电压电平是不同的电平，则提供第一电压电平至位于所述各区之间的选通门电路的门极，并且提供第二电压电平至接收所述第一选通门电路输出的选通门电路的门极。所述第二电压电平低于所述第一电压电平。如果所述各区的所述工作电压电平是相同的，则根据所述各区是连接至VSS还是VCC电压电平，将相同或不同的电压施加至所述相应选通门电路的门极。也就是说，如果所述各区连接至VCC电压，则升高的电压施加到相应选通门电路的门极。如果所述各区连接至VSS电压，则升高的门极电压供给到所述选通门电路中的一个门电路，而其他选通门电路接收与所述区之一的所述电压电平相应的电压。
本发明的其他方面将从下文结合附图的详细描述通过实施例说明本发明原理而变得明显。
附图说明
结合附图通过下面的详细描述可以很容易地理解本发明，而且同样的参考数字表示同样的结构部件。
图1A示出依照本发明一个实施例的可编程逻辑器件(PLD)结构的高层视图的简要示意图。
图1B是对图1A中逻辑区之间的信号路径进行更详细说明的简要示意图。
图2A和2B示出一种电平变换器，其可以应用至工作在不同电压电平的两个区之间以适应信号从较高电源电压向较低电源电压传递，反之亦然。
图3A是依照本发明一个实施例的具有电平变换器的两级NMOS路径选择(routing)多路复用器和路径选择(routing)驱动器的简要示意图。
图3B示出了用于给图3A中多路复用器2的门电路提供电压电平VCCL或VCCBG的电路的简要示意图。
图4示出了依照本发明一个实施例的具有用于双VSS电源的电平变换器的两级NMOS路径选择多路复用器和路径选择驱动器的简要示意图。
图5是依照本发明一个实施例的多个VCC岛(或模块)(island)的最高层表示。
图6是图5的最高层图示的另一种表示。
图7是对图6实施例更详细说明的简要示意图，其中运算逻辑元件中的多个VCC岛的划分依照本发明的一个实施例完成。
具体实施方式
这里描述的实施例提供了可以结合到可编程逻辑器件内部而不会引入额外延迟或需要更多功率损耗的电平变换器。然而对于本领域技术人员而言，显然本发明不需要这些特定细节中的一些或全部也可以实施。在其他实例中，对已被人熟知的过程操作没有进行详细描述以免不必要地混淆了本发明。
可编程逻辑器件是极其复杂的器件。这些器件的可配置性质更增加了其复杂性。这里描述的实施例提供了开关选通门电路电平变换器，以将可编程逻辑器件划分成多个电源区而不会在关键路径上产生延迟。所述变换器也减少了总功率损耗。按照下文的详细描述，所述电平变换方案利用一些现有的结构使耗用的面积最小化。另外，这里提供的所述电平变换器结构通过结合半锁存器的反馈回路以及将可选电压电平施加至在可编程逻辑器件的区之间按路径传送信号的选通门电路来减少/控制功率损耗。
图1A示出依照本发明一个实施例的可编程逻辑器件(PLD)结构的高层视图的简要示意图。PLD100包括逻辑区A102和逻辑区B 104。在逻辑区A 102和逻辑区B 104之间的是多路复用器区106和108。应该理解，多路复用器区106和108为在逻辑区A 102和逻辑区B 104之间按路径传送信号提供了灵活性。另外，逻辑区A 102和逻辑区B 104之间传送的信号可以在关键路径和非关键路径之间传送。因此，所述信号可以在具有不同电源电压的区之间传送。区110中的开关提供了通过不同路径传送信号的灵活性，从而用户可以规划所需的路径以实现适合特殊用户的功能。这里描述的实施例提供了技术和装置，其用于提供从较高电源电压区向较低电源电压区或从较低电源电压区向较高电源电压区传送(traveling)的信号之间的功率电平变换。
图1B是对图1A中逻辑区之间的信号路径进行更详细说明的简要示意图。逻辑区A 102可以连接至较高电源电压(VCCH)或较低电源电压(VCCL)，这取决于路径的关键程度。信号将传送至多路复用器106a和多路复用器108a，这两个多路复用器可以连接至配置随机存取存储器(CRAM)位以选择向逻辑B区104传送信号的路径。
图2A和2B示出一种电平变换器，其可以应用至工作在不同电压电平的两个区之间以适应信号从较高电源电压向较低电源电压传递，反之亦然。在图2A中示出了可以插入VCCH和VCCL接口的传统的电平变换器。应该理解，这种类型的电平变换器由于具有交叉耦合的p-型金属氧化物半导体(PMOS)门电路110a和b结构而与相对大的延迟和大开关电流相关。还应该理解，图2A中的电平变换器还容易漏电。在图2B中示出了具有单电源的异步电平变换器。这种类型的电平变换器没有一个器件在切换时是部分导通的，所以将比图2A所示的电平变换器消耗更少的功率。因此，图2B中电平变换器比图2A中电平变换器的漏电少。然而，当与图2A中的电平变换器相比时，图2B的异步电平变换器由于NMOS和PMOS器件串联插入变换器的第一级，因而将具有更高的延迟和切换功率。应该理解，即使以VCCH输入驱动图2B的电平变换器，由于NMOS和PMOS电路在第一级串联，所述VCCH区将在切换功率中产生额外的延迟。关于可编程逻辑器件，由于不能预先知道对于不同的用户设计哪里需要电平变换器，因此在VCCL和VCCH可以相接的每一个位置都需要电平变换器。下面描述的实施例说明了可避免与图2A和2B描述的电平变换器相关的功率损耗和延迟的电平变换器的方案和结构。
图3A是依照本发明一个实施例的具有电平变换器的两级NMOS路径选择(routing)多路复用器和路径选择驱动器的简要示意图。在这里描述的实施例中，为了使电平变换器产生的任何延迟最小化，通过选择合适的多路复用器门电路电压在现有多路复用器上设置了一个电平变换器。在图3A中，配置随机存取存储器(CRAM)位300，301，302和303用于控制对应的PMOS晶体管300a-d的栅极。本领域技术人员应该理解，晶体管300a-d对应于图1A中的开关区110。VCC岛1 310中的晶体管300a和300b连至反相器314，反相器314连至多路复用器1 316然后连至多路复用器2 318。然后信号路径通过节点306进入反相器320。半锁存器305在反相器320之前插入。在VCC岛2 312中，相应的PMOS晶体管300c和300d向反相器320提供信号并且电连接至半锁存器305。本领域技术人员应该理解，多路复用器1316和多路复用器2 318表示在PLD的所述多路复用器区内的许多个可能路径中所选择的路径。
继续参考图3A，PMOS开关300a的激活意味着CRAM位300设定为逻辑低值而CRAM位301设定为逻辑高值，导致反相器314脱离VCCL。因此，VCC岛(或模块)(island)1 310在VCCL运行而为了示例性的目的VCC岛2 312在VCCH运行。因此，CRAM位302设定为逻辑高值而CRAM位303设定为逻辑低值。本领域技术人员应该理解，所述实施例没有限制为PMOS型晶体管，因为NMOS型晶体管通过适当的CRAM位设定也可以用来实现这里描述的相同功能。总之，在所述示例性实施例中低VCC电平区驱动高VCC电平区。为了使所述变换器适当地工作，当输入为逻辑高电平时，反相器320的门极，例如，节点306，必须处于足够高的电平以关断反相器320的PMOS晶体管。包括PMOS晶体管305的反馈回路保证在这种情况下节点306的值为逻辑高值。根据这里的使用，PMOS晶体管305和相应的反馈回路可以称为半锁存器。另外，多路复用器316和318可以称为选通门电路。此外，虽然这些选通门电路示例为NMOS类型的选通门电路，但是也可以相应地采用PMOS类型的选通门电路来替代。
如图3A所示，选通门电路316和318具有可选的功率电平，其被发送以驱动相应的门电路。如上所述，当VCC岛2在VCCL工作时，在节点306处则具有产生一电流路径的电压电平的可能性，该电流路径返回跨过选通门电路316和318，通过反相器314并返回通过PMOS晶体管300a。所述反向路径可对系统产生损害因此需要避免。为了防止所述反向电流路径，多路复用器2 318的门极具有可选的电压(图示的VCCL和VCCBG)提供至该门极的能力。VCCBG对应于至少和VCCH一样高或者高于VCCH的电压水平。因此，当VCCBG是高于VCCH的电压时，多路复用器1-316和多路复用器2-318的门极升压至VCCBG。如上所述，如果两级NMOS多路复用器即多路复用器1 316和多路复用器2 318的门极电压都升压，且VCCL输入驱动VCCH中的结构，这产生从VCCH侧流向VCCL侧的直流电流，通过弱PMOS上拉电路(pull-Ip)和NMOS多路复用器318和316。另外，VCCL电源将被来自这个反向电流路径的VCCH电源拉至高于VCCL。
为了消除这种反向路径，如果NMOS多路复用器318的一侧为VCCL，而另一侧为VCCH，则第二级NMOS多路复用器的门极可以防止这种反向路径。应该理解，所述多路复用器可以选通达到VCCL减去VTN的电压，其中VTN是门极的阈值电压。应该注意多路复用器2-318上的VCCL门极电压只有当所述VCCL区驱动所述VCCH区时才是必需的。当所述VCCH区驱动另一个VCCH区或所述VCCL区驱动另一个VCCL区时，不需要在多路复用器2-318上施加所述VCCL门极电压。由于关键路径设置在VCCH区外，所有的NMOS多路复用器门极可以通过VCCBG升压，而由于电平变换器，所述路径不会产生任何额外的延迟。在一个实施例中，由于电平变换器，非关键路径和VCCL区不会具有额外的延迟，因为所有的NMOS多路复用器门极都被升压。在另一个实施例中，所述VCCL区和所述VCCH区的相接处是产生额外延迟的唯一位置。本领域技术人员应该理解，如果VCCL比VCCH减去第二级NMOS多路复用器318的VTN大，(VCCL＞VCCH-VTN)，则VCCH可用于驱动门电路NMOS多路复用器318，而不用VCCBG驱动。在此实施例中，所述VCCL区和VCCH区相接处的延迟将会减少。
图3B示出了用于给图3A中多路复用器2 318的门极提供电压电平VCCL或VCCBG的电路的简要示意图。应该理解，VCCL或VCCBG的选择可以通过使用如图3B所示的CRAM位来实现。如先前提及的，使用PMOS晶体管并不是意味着限制，因为可以通过NMOS型电阻器和相应的CRAM位电平提供的相同功能。当然，如果满足上述VCCL＞VCCH-VTN的条件，VCCH可用于驱动多路复用器2 318的门极。
图4示出了依照本发明一个实施例的具有用于双VSS电源的电平变换器的两极NMOS路径选择多路复用器和路径选择驱动器的简要示意图。图4图示了图3A的一种替代，其中双VCC电源的PMOS开关300a-d用具有双VSS电源即VSSL和VSSH的NMOS开关替代。应该理解，由于NMOS开关的尺寸大约是PMOS开关的一半，所以使用NMOS开关导致面积的节省。在图4的实施例中，多路复用器2 412是PMOS开关。这防止了VSS岛1中VSSL和VSS岛2中VSSH之间的直流路径。在图4中，NMOS下拉晶体管414位于路径选择驱动器320的输入端以补偿第二级PMOS多路复用器412两端的PMOS电压阈值的下降。PMOS晶体管305的作用是防止上述的反向电流路径。多路复用器2 412的门极具有由电压电平VSSL或VSSH供电的能力。应该注意，图3B提供的结构可以改进以达到图4的实施例的这种功能。本领域技术人员应该理解，虽然图3和4提供的实施例描述为两个VCC/VSS区，这并不是意味着限制，因为这些实施例中的每一个可以根据需要延伸为多于两个的VCC/VSS区。此外，对于本领域技术人员而言，显然多个路径选择驱动器可以在每一个VSS/VCC岛中存在，而实施方式不限于如图3A和4所示的单个路径选择驱动器。
图5是依照本发明一个实施例的多个VCC岛的最高层表示。在图5中，区500，502和504包括在VCC岛1中，而区506，508和5 10包括在VCC岛2中。因此，PLD被划分成不同的VCC区，并且在本实施例中由于在多个块之间共享VCCL和VCCH电源，所以开关所需的面积被最小化。可替代地，在图6的区500至510中的每一个都连接至专用的VCCL和VCCH电源开关。图5和6示出了基于不同速度和功率的权衡，可编程逻辑器件可以有不同的划分。图7是对图6实施例更详细说明的简要示意图，其中运算逻辑元件中的多个VCC岛的划分是依照本发明的一个实施例完成的。运算逻辑元件(ALE)中的划分包括将电平变换器与路径选择电平变换器分离。这里，基于器件速度和功率要求，VCC岛1 702和VCC岛2 704可以被配置为四个不同的区。由于逻辑块702和704以及路径选择块706形成一个单独块，这些块可以由相同或不同的VCC电平配置，在任何一种模式中它们根据功率要求指定的那样进行工作。
应该理解，基于速度和功率权衡的要求，路径选择驱动器可以在不同的VCC岛中工作。所述路径选择驱动器可划分成四种不同的VCC的情形。所述四种情形覆盖了从VCC岛进出的信号传播，包括下述的情形1-(VCCL→VCCL)，情形2-(VCCH→VCCH)，情形3-(VCCH→VCCL)和情形4-(VCCL→VCCH)。在情形1中，连接至VCCL岛的信号被传送至相似的VCCL岛。在这样的低功率模式中，两个驱动器都通过配置PMOS晶体管例如图3A中的晶体管300-03上的相应RAM位而位于VCCL岛中，而第一和第二级多路复用器例如图3A中的多路复用器316和318由升高的门极电压(VCCBG)驱动。在情形2中，有时称为关键路径网络运行的常规模式，其中两个驱动器都位于VCCH岛中，第一和第二级多路复用器中的PMOS晶体管上的相应RAM位由升高的门极电压驱动。在情形3中，该情形对于路径选择驱动器从关键路径向非关键路径切换是必需的，PMOS上的相应RAM位被配置用于VCC岛1和2。这里，第一级多路复用器由VCCBG驱动而第二级多路复用器由VCCL驱动以防止VCC岛1和VCC岛2之间的短路。在情形4中，该情形与第三种情形非常相似，但路径选择驱动器是从非关键路径向关键路径模式切换，PMOS上的相应RAM位被配置用于VCC岛1和2，而第一和第二级多路复用器分别由VCCBG和VCCL驱动，以防止VCC岛之间的短路。应该理解，参考图3A提供的示例性讨论使用的是情形4的设置。由上所述，VCCBG至少和VCCH一样高。
总之，用于PLD的电平变换器结构提供了减小功率而不影响关键路径延迟的功率控制解决方案。在一个实施例中，多个选通门电路中的一个门电路的门极能够接收可选电压电平从而在特定情况下防止反向电流路径。在另一个实施例中，提供了半锁存器来帮助确保最小的功率损耗/损失。
这里描述的可编程逻辑器件可以是包括一个或更多个下列元件的数据处理系统的一部分：处理器，存储器，I/O电路以及外围器件。所述数据处理系统可用于多种应用，例如计算机联网，数据联网，仪表器件，影像处理，数字信号处理，或希望使用可编程的或可重新编程的逻辑的优势的任何适当的其他应用。所述可编程逻辑器件可用于执行多种不同的逻辑功能。例如，所述可编程逻辑器件可被配置为与系统处理器协作的处理器或控制器。所述可编程逻辑器件也可以用作数据处理系统中裁定对共享资源的使用的判别器。在另一个实例中，所述可编程逻辑器件可被配置为处理器和系统中的一个其他元件之间的接口。
这里描述的形成本发明一部分的任何操作都是有用的机器操作。本发明也涉及执行这些操作的器件或仪器。所述仪器可为了期望目的而进行特殊地构造，或所述仪器可以是选择地通过计算机中存储的计算机程序激活或配置的通用计算机。具体地，各种通用机器可以与根据本文的教导所写的计算机程序一起使用，或者可以更方便地构造执行所需操作的更专门的仪器。
根据在这里的使用，可编程逻辑器件指的是可编程以执行预定功能，并且包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)以及多种可编程的其他逻辑和存储器件的任何集成电路。通常，这样的PLD由设计工程师使用程序包形式的电子设计自动工具来设计和编程。
尽管为了清楚地理解，已经在一些细节上对前述发明进行了描述，显然地，在附加的权利要求范围内可以实施一定的改变和修改。因此，目前的实施例认为是示例性的而不是限制性的，而且本发明不限定为这里给出的细节，而可以在所附权利要求的范围和等同范围内进行修改。在权利要求中，元件和/或步骤不意味操作的任何特殊顺序，除非在权利要求中明确说明。

Claims (23)

1.一种适应在相应的电压电平下工作的逻辑块之间传送的信号的电平变换结构，包括：
在所述逻辑块之间串联连接的至少两个选通门电路；
通过晶体管提供至所述至少两个选通门电路中的一个门电路的门极的可选门电路电压电源；
连接至所述至少两个选通门电路中的一个门电路的半锁存器，其中所述半锁存器是反馈回路的一部分，以使所述逻辑块中一个逻辑块的逻辑元件的功率泄漏最小化；和
反相器，其具有一输入节点，所述输入节点被连接到所述至少两个选通门中的一个的输出节点以及所述半锁存器，所述反相器由可选的电压电平驱动，所述可选的电压电平被提供到所述半锁存器的供电端。
2.根据权利要求1所述的电平变换结构，其中所述至少两个选通门电路中的所述一个门电路是位于所述逻辑元件之前的最后的选通门电路。
3.根据权利要求1所述的电平变换结构，其中所述逻辑块连接至非关键路径或关键路径中的一个，所述关键路径比所述非关键路径工作在更高的电压电平。
4.根据权利要求1所述的电平变换结构，其中所述半锁存器包括一个P型金属氧化物半导体PMOS晶体管。
5.根据权利要求1所述的电平变换结构，其中所述可选门电路电压电源是所述相应的电压电平和大于任何所述相应的电压电平的另一个电压电平其中之一。
6.根据权利要求1所述的电平变换结构，其中所述至少两个选通门电路是N型金属氧化物半导体NMOS选通门电路。
7.根据权利要求1所述的电平变换结构，其中所述可选门电路电压电源按照提供给晶体管栅极的配置随机存取存储器CRAM位设置来供电。
8.根据权利要求7所述的电平变换结构，其中所述晶体管是PMOS晶体管。
9.根据权利要求1所述的电平变换结构，其中所述结构被结合到一个可编程逻辑器件内。
10.一种可编程逻辑器件，包括：
在第一电压工作的第一区；
在第二电压工作的第二区；
连接所述第一和第二区的多个选通门电路，其中所述多个选通门电路中的一个门电路的门极具有基于配置随机存取存储器CRAM设置从多个电压中选择的可选电压电源，所述可选电压电源通过晶体管给所述门极供电，其中所述第二区包括反相器，所述反相器具有一输入节点，所述输入节点被连接到所述至少两个选通门中的一个的输出节点以及所述第二区的半锁存器，所述反相器由可选的电压电平驱动，所述可选的电压电平被提供到所述半锁存器的供电端。
11.根据权利要求10所述的可编程逻辑器件，其中所述多个电压包括所述第一或第二电压其中之一和高于所述第一或第二电压中的一个的第三电压。
12.根据权利要求10所述的可编程逻辑器件，其中所述可选的电压电平通过配置随机存取存储器CRAM位被控制。
13.根据权利要求10所述的可编程逻辑器件，其中所述CRAM设置使多个晶体管中的一个导通以允许提供所述可选电压。
14.根据权利要求12所述的可编程逻辑器件，其中所述半锁存器是在逻辑元件的一个输出和至所述逻辑元件的一个输入之间限定的反馈回路的一部分。
15.根据权利要求10所述的可编程逻辑器件，其中所述第一电压低于所述第二电压，而提供至所述多个选通门电路中的一个门电路的所述可选电压是所述第一电压。
16.根据权利要求10所述的可编程逻辑器件，其中所述多个选通门电路中剩余的门电路被提供高于所述第一或所述第二电压中任一个的第三电压。
17.根据权利要求10所述的可编程逻辑器件，其中所述第一区和所述第二区的每一个对应VCC区或VSS区中的一个。
18.根据权利要求17所述的可编程逻辑器件，其中如果所述第一区和所述第二区的每一个对应VSS区，则所述多个选通门电路中的所述一个门电路是PMOS选通门电路。
19.一种控制功率损耗并在集成电路的各区之间提供电压电平变换的方法，包括以下方法操作：
确定所述各区的工作电压电平是相同的电平还是不同的电平；
如果所述各区的所述工作电压电平是不同的，则所述方法包括：
施加第一电压电平至位于所述各区之间的路径上的第一选通门电路的门极；而且
通过晶体管施加第二电压电平至接收所述第一选通门电路的输出的第二选通门电路的门极，所述第二电压电平低于所述第一电压电平，其中反相器的输入节点被连接到所述第一选通门或所述第二选通门中的一个的输出节点以及半锁存器，所述反相器由可选的电压电平驱动，所述可选的电压电平被提供到所述半锁存器的供电端。
20.根据权利要求19所述的方法，其中施加第一电压电平至位于所述各区之间的路径上的第一选通门电路的门极的所述方法操作包括：
设置配置随机存取存储器位以使晶体管允许所述第一电压电平被提供至所述第一选通门电路的所述门极。
21.根据权利要求19所述的方法，其中所述第一电压电平高于所述各区的任何工作电压电平。
22.根据权利要求19所述的方法，还包括：
如果所述各区的所述工作电压电平是相同的电平，则所述方法包括，
施加相同的电压电平至所述第一选通门电路的所述门极和所述第二选通门电路的所述门极，其中所述相同的电压电平高于所述各区的任何工作电压电平。
23.根据权利要求19所述的方法，还包括：
如果所述各区的所述工作电压电平是相同的电平，则所述方法包括，
施加第一电压电平至位于所述各区之间的路径上的第一选通门电路的门极，所述第一电压电平高于所述各区的任何工作电压电平；而且
施加第二电压电平至接收所述第一选通门电路的输出的第二选通门电路的门极，所述第二电压电平选自所述各区的所述工作电压电平之一。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548093B1 (en) * 2008-03-05 2009-06-16 Freescale Semiconductor, Inc. Scheme of level shifter cell
US7782116B2 (en) * 2008-09-05 2010-08-24 Fairchild Semiconductor Corporation Power supply insensitive voltage level translator
KR101869752B1 (ko) * 2011-11-29 2018-06-22 에스케이하이닉스 주식회사 반도체 장치
US9479173B1 (en) * 2012-01-27 2016-10-25 Altera Corporation Transition accelerator circuitry
US8760195B2 (en) * 2012-04-06 2014-06-24 Cypress Semiconductor Corporation Signal path aware routing of supply voltages
US8847657B2 (en) * 2012-06-22 2014-09-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Low power receiver for implementing a high voltage interface implemented with low voltage devices
US9246492B1 (en) * 2015-06-24 2016-01-26 Xilinx, Inc. Power grid architecture for voltage scaling in programmable integrated circuits
CN109075783B (zh) * 2016-04-21 2022-03-15 株式会社索思未来 半导体集成电路
CN110618748B (zh) * 2018-06-04 2021-02-09 中芯国际集成电路制造(上海)有限公司 一种逻辑电路及可穿戴电子设备
US10812081B1 (en) * 2019-09-27 2020-10-20 Apple Inc. Output signal control during retention mode operation
US10937515B1 (en) * 2020-02-19 2021-03-02 Micron Technology, Inc. Fuse latch circuits and related apparatuses, systems, and methods
CN114389598A (zh) * 2022-03-23 2022-04-22 武汉市聚芯微电子有限责任公司 一种转换装置、接口电路及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506164A (en) * 1981-11-26 1985-03-19 Fujitsu Limited CMIS Level shift circuit
US5801551A (en) * 1996-08-01 1998-09-01 Advanced Micro Devices, Inc. Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device
US6940307B1 (en) * 2003-10-22 2005-09-06 Altera Corporation Integrated circuits with reduced standby power consumption
CN1710812A (zh) * 2004-06-17 2005-12-21 松下电器产业株式会社 触发器电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2585348B2 (ja) * 1988-02-22 1997-02-26 株式会社東芝 不揮発性半導体記憶装置
JP3152867B2 (ja) * 1995-08-25 2001-04-03 株式会社東芝 レベルシフト半導体装置
US5894230A (en) * 1997-02-20 1999-04-13 International Business Machines Corporation Modified keeper half-latch receiver circuit
US6255850B1 (en) * 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
US6380570B1 (en) * 2000-04-21 2002-04-30 International Business Machines Corporation Gate overvoltage control networks
US7400167B2 (en) * 2005-08-16 2008-07-15 Altera Corporation Apparatus and methods for optimizing the performance of programmable logic devices
US7196542B1 (en) * 2004-10-28 2007-03-27 Altera Corporation Techniques for providing increased flexibility to input/output banks with respect to supply voltages
US20070008004A1 (en) * 2005-07-11 2007-01-11 Vikram Santurkar Apparatus and methods for low-power routing circuitry in programmable logic devices
US7183800B1 (en) * 2005-12-14 2007-02-27 Altera Corporation Apparatus and methods for programmable logic devices with improved performance characteristics

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506164A (en) * 1981-11-26 1985-03-19 Fujitsu Limited CMIS Level shift circuit
US5801551A (en) * 1996-08-01 1998-09-01 Advanced Micro Devices, Inc. Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device
US6940307B1 (en) * 2003-10-22 2005-09-06 Altera Corporation Integrated circuits with reduced standby power consumption
CN1710812A (zh) * 2004-06-17 2005-12-21 松下电器产业株式会社 触发器电路

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