KR100264626B1 - 버퍼 회로 - Google Patents

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mos transistor
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후미키 사토
코우이치 후지타
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다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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Abstract

종래에는, 제 1 기간으로부터 제 2 기간으로 이행시키는 경우, 신호선(1, 2)의 기생 용량이 커지면, 인버터(6, 7)가 방전에 장기간을 필요로하기 때문에, 고속으로 데이터 전송을 실행할 수 없게 된다는 문제가 있었다.
본 발명에 따르면, P 형 MOS 트랜지스터(51) 및 N 형 MOS 트랜지스터(53, 55)를 거쳐서 신호선(32)으로부터 유입되는 전류 I1을 접지(56)로 유입시킴과 동시에 P 형 MOS 트랜지스터(52) 및 N 형 MOS 트랜지스터(54, 55)를 거쳐서 신호선(36)으로부터 유입되는 전류 I2를 접지(56)로 유입하도록 한 것이다.

Description

버퍼 회로{BUFFER CIRCUIT}
본 발명은 래치 회로에 유지되어 있는 데이터를 다른 래치 회로로 전송하는 버퍼 회로에 관한 것이다.
도 14는 종래의 버퍼 회로를 도시한 구성도로서, 도면에 있어서 (1), (2)는 신호선, (3), (4)는 제어 신호선, (5)는 2 개의 안정 상태를 갖는 래치 회로, (6)은 인버터(7)의 출력을 입력하는 인버터, (7)은 인버터(6)의 출력을 입력하는 인버터, (8), (9)는 게이트 전극이 제어 신호선(3)에 접속되고 제어 신호선(3)의 신호 레벨이 L 레벨(전압 레벨이 접지 전압의 레벨)로 되면 비도통 상태로 천이하고, 신호 레벨이 H 레벨(전압 레벨이 도시하지 않은 전원 전압의 레벨)로 되면 도통 상태로 천이하는 N 형 MOS 트랜지스터이다.
또, (10)∼(13)은 전원, (14), (15)는 게이트 전극이 제어 신호선(4)에 접속되고 제어 신호선(4)의 신호 레벨이 L 레벨로 되면 도통 상태로 천이하고 신호 레벨이 H 레벨로 되면 비도통 상태로 천이하는 P 형 MOS 트랜지스터, (16)은 게이트 전극이 신호선(2)에 접속되고 신호선(2)의 신호 레벨이 L 레벨로 되면 도통 상태로 천이하고 신호 레벨이 H 레벨로 되면 비도통 상태로 천이하는 P 형 MOS 트랜지스터, (17)은 게이트 전극이 신호선(1)에 접속되고 신호선(1)의 신호 레벨이 L 레벨로 되면 도통 상태로 천이하고 신호 레벨이 H 레벨로 되면 비도통 상태로 천이하는 P 형 M0S 트랜지스터이다.
또, (18)은 래치 회로(5)에서 전송되는 데이터를 유지하는 래치 회로,(19)는 한쪽의 입력 단자가 신호선(1)에 접속되는 한편 다른쪽의 입력 단자가 NAND 게이트(20)의 출력 단자에 접속된 NAND 게이트, (20)은 한쪽의 입력 단자가 신호선(2)에 접속되는 한편 다른쪽의 입력 단자가 NAND 게이트(19)의 출력 단자에 접속된 NAND 게이트이다.
다음에 동작에 대하여 설명한다.
이하, 버퍼 회로의 동작을 제어 신호선(3), (4)의 신호 레벨이 L 레벨에 있는 기간(이하,제 1 기간이라고 함)과 H 레벨에 있는 기간(이하, 제 2 기간이라고 함)으로 분류해서 설명한다.
최초에, 제 1 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 15에 도시한 바와 같이 되므로, 이하 도 15를 이용하여 설명한다. 단, 설명의 편의상 인버터(6)의 출력이 L 레벨이고 인버터(7)의 출력이 H 레벨이라고 한다.
우선, 제 1 기간에 있어서는 제어 신호선(3)의 신호 레벨은 L 레벨이므로, N 형 MOS 트랜지스터(8), (9)에 있어서의 게이트 전극의 신호 레벨은 L 레벨로 되고, N 형 MOS 트랜지스터(8), (9)의 접속 상태는 비도통 상태로 된다.
따라서, 제 1 기간에 있어서는 래치 회로(5)는 신호선(1), (2)와 절연된 상태로 되어 래치 회로(5)의 데이터를 래치 회로(18)로 전송할 수는 없다.
또, 제 1 기간에 있어서는 제어 신호선(4)의 신호 레벨도 L 레벨이므로, P 형 MOS 트랜지스터(14), (15)에 있어서의 게이트 전극의 신호 레벨은 L 레벨로 되어 P 형 MOS 트랜지스터(14), (15)의 접속 상태는 도통 상태로 된다.
이 때문에, 전원(10)이 P 형 MOS 트랜지스터(14)를 거쳐서 신호선(1)에 접속되고 전원(11)이 P 형 MOS 트랜지스터(15)를 거쳐서 신호선(2)에 접속되는 것에 의해서, 신호선(1), (2)의 신호 레벨은 H 레벨로 된다.
따라서, 래치 회로(18)를 구성하는 NAND 게이트(19), (20)의 한쪽의 입력 단자에는 (신호선(1), (2)측의 입력 단자) H 레벨의 신호가 입력되기 때문에, 도 15에 도시한 바와 같이 예를 들면 NAND 게이트(19)의 출력이 L 레벨이면, NAND 게이트(20)는 항상 H 레벨의 신호를 출력하게 된다. 반대로, NAND 게이트(19)의 출력이 H 레벨이면, NAND 게이트(20)는 항상 L 레벨의 신호를 출력하게 된다.
따라서, 제 1 기간에 있어서는 래치 회로(18)는 현재 래치 회로(5)가 유지하는 데이터와는 관계 없이 이전에 기억한 데이터를 계속해서 유지하게 된다.
다음에, 제 2 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 16에 도시한 바와 같이 되므로, 이하 도 16을 이용하여 설명한다. 단, 설명의 편의상 인버터(6)의 출력이 L 레벨이고 인버터(7)의 출력이 H 레벨이라고 한다.
우선, 제 2 기간에 있어서는 제어 신호선(3)의 신호 레벨은 H 레벨이므로, N 형 MOS 트랜지스터(8), (9)에 있어서의 게이트 전극의 신호 레벨은 H 레벨로 되고 N 형 MOS 트랜지스터(8), (9)의 접속 상태는 도통 상태 레벨이다.
따라서, 제 2 기간에 있어서는 래치 회로(5)는 신호선(1), (2)에 접속된 상태로 되어 래치 회로(5)의 데이터를 래치 회로(18)로 전송할 수 있다.
또, 제 2 기간에 있어서는 제어 신호선(4)의 신호 레벨도 H 레벨이므로, P 형 MOS 트랜지스터(14), (15)에 있어서의 게이트 전극의 신호 레벨은 H 레벨로 되고 P 형 MOS 트랜지스터(14), (15)의 접속 상태는 비도통 상태로 된다.
이 때문에, 신호선(1)은 전원(10)과 절연되는 것에 의해, 신호선(1)의 신호 레벨은 인버터(7)가 출력하는 신호 레벨에 영향을 받아 H 레벨로 된다.
한편, 신호선(2)은 전원(11)과 절연되는 것에 의해, 신호선(2)의 신호 레벨은 인버터(6)가 출력하는 신호 레벨에 영향을 받아 L 레벨로 된다.
단, 제 1 기간에 있어서는 상술한 바와 같이 신호선(2)의 신호 레벨은 H 레벨에 있으므로, 신호선(2)에 인가되고 있는 전압을 인버터(6), (7)이 방전하는 것에 의해 신호선(2)의 신호 레벨을 L 레벨로 한다.
따라서, 래치 회로(18)를 구성하는 NAND 게이트(19)의 한쪽의 입력 단자에는(신호선(1)측의 입력 단자) H 레벨의 신호가 입력되고 NAND 게이트(20)의 한쪽의 입력 단자에는(신호선(2)측의 입력 단자) L 레벨의 신호가 입력되므로, NAND 게이트(20)는 항상 H 레벨의 신호를 출력하게 되고 NAND 게이트(19)는 항상 L 레벨의 신호를 출력하게 된다.
따라서, 제 2 기간에 있어서는 래치 회로(18)의 NAND 게이트(19)는 래치 회로(5)의 인버터(6)가 유지하는 데이터와 동일한 데이터를 유지하게 되고, 래치 회로(18)의 NAND 게이트(20)는 래치 회로(5)의 인버터(7)가 유지하는 데이터와 동일한 데이터를 유지하게 된다.
종래의 버퍼 회로는 이상과 같이 구성되어 있으므로, 래치 회로(5)를 구성하는 인버터(6), (7)이 유지하고 있는 데이터를 래치 회로(18)로 전송할 수 있지만, 제 1 기간에서 제 2 기간으로 이행시키는 경우에는 신호선(1), (2)의 기생 용량이 커지면 인버터(6), (7)에 의한 방전에 장기간을 필요로 하기 때문에 고속으로 데이터 전송을 실행할 수 없게 된다는 등의 과제가 있었다.
본 발명의 목적은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 신호선의 기생 용량이 커지더라도 고속으로 데이터 전송을 실행할 수 있는 버퍼 회로를 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 버퍼 회로를 도시한 구성도.
도 2는 제 1 기간에 있어서 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 3은 제 2 기간에 있어서 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 4는 데이터 전송 시간을 설명하는 그래프.
도 5는 본 발명의 실시예 2에 의한 버퍼 회로를 도시한 구성도.
도 6은 본 발명의 실시예 3에 의한 버퍼 회로를 도시한 구성도.
도 7은 제 1 기간에 있어서 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 8은 제 2 기간에 있어서 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 9는 본 발명의 실시예 4에 의한 버퍼 회로를 도시한 구성도.
도 10은 연산부(82)를 상세하게 도시한 구성도.
도 11은 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 12는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시하는 상태 설명도.
도 13은 본 발명의 실시예 5에 의한 버퍼 회로를 도시한 구성도.
도 14는 종래의 버퍼 회로를 도시한 구성도.
도 15는 제 1 기간에 있어서 각부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도 16은 제 2 기간에 있어서 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태를 도시한 상태 설명도.
도면의 주요부분에 대한 부호의 설명
31, 35, 72, 73 : 전원 32 : 신호선(제 1 신호선)
36 : 신호선(제 2 신호선) 41 : 래치 회로(제 1 래치회로)
46 : 감지 증폭 회로
51 : P 형 MOS 트랜지스터(제 1 트랜지스터, 제 1 P 형 MOS 트랜지스터)
52 : P 형 MOS 트랜지스터(제 2 트랜지스터, 제 2 P 형 MOS 트랜지스터)
53, 74 : N 형 MOS 트랜지스터(제 1 N 형 MOS 트랜지스터)
54, 75 : N 형 MOS 트랜지스터(제 2 N 형 MOS 트랜지스터)
55 : N 형 MOS 트랜지스터(제 3 트랜지스터, 제 3 N 형 MOS 트랜지스터)
56, 59, 63 : 접지
57 : 전환 회로(데이터 전송 수단, 제 1 전환 회로)
58 , 62 : 인버터
60, 64 : N 형 MOS 트랜지스터(트랜지스터)
61 : 전환 회로(데이터 전송 수단, 제 2 전환 회로)
65, 71 : 래치 회로(제 2 래치 회로)
76 : P 형 MOS 트랜지스터(제 1 P 형 MOS 트랜지스터)
77 : P 형 MOS 트랜지스터(제 2 P 형 MOS 트랜지스터)
81 : 전환 회로(데이터 전송 수단)
101 : NAND 게이트(전류 차단 수단)
102 : 제어 회로(전류 차단 수단)
청구항 1에 기재된 발명에 관한 버퍼 회로는 제 1 래치 회로에 유지되어 있는 데이터를 전송할 때 제 1 및 제 3 트랜지스터를 거쳐서 한쪽의 입력 단자에서 유입하는 전류를 접지로 유입하게 함과 동시에, 제 1 트랜지스터와 등가의 저항분을 갖는 제 2 트랜지스터 및 제 3 트랜지스터를 거쳐서 다른쪽의 입력 단자에서 유입하는 전류를 접지로 유입하도록 한 것이다.
청구항 2에 기재된 발명에 관한 버퍼 회로는 소스 전극이 제 1 신호선에 접속되고 드레인 전극이 데이터 전송 수단에 접속된 제 1 P 형 M0S 트랜지스터, 소스 전극이 제 2 신호선에 접속되고 드레인 전극이 데이터 전송 수단에 접속된 제 2 P 형 MOS 트랜지스터, 드레인 전극이 제 1 P 형 MOS 트랜지스터의 드레인 전극에 접속되고 게이트 전극이 제 2 P 형 MOS 트랜지스터의 게이트 전극에 접속된 제 1 N 형 MOS 트랜지스터, 드레인 전극이 제 2 P 형 MOS 트랜지스터의 드레인 전극에 접속되고 게이트 전극이 제 1 P 형 MOS 트랜지스터의 게이트 전극에 접속된 제 2 N 형 MOS 트랜지스터, 드레인 전극이 제 1 및 제 2 N 형 MOS 트랜지스터의 소스 전극에 접속되고 소스 전극이 접지에 접속된 제 3 N 형 MOS 트랜지스터로 감지 증폭 회로를 구성한 것이다.
청구항 3에 기재된 발명에 관한 버퍼 회로는 제 1 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 접속하는 제 1 전환 회로 및 제 2 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치 회로의 다른쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 다른쪽의 입력 단자를 접지와 접속하는 제 2 전환 회로로 데이타 전송 수단을 구성한 것이다.
이하, 본 발명의 실시예 1을 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 버퍼 회로를 도시한 구성도로서, 도면에 있어 (31)은 전원, (32)는 신호선(제 1 신호선), (33)은 접지, (34)는 소스 전극이 전원(31)에 접속되고 드레인 전극이 신호선(32)에 접속되고 게이트 전극이 접지(33)에 접속된 P 형 MOS 트랜지스터, (35)는 전원, (36)은 신호선(제 2 신호선), (37)은 접지, (38)은 소스 전극이 전원(35)에 접속되고 드레인 전극이 신호선(36)에 접속되고 게이트 전극이 접지(37)에 접속된 P 형 MOS 트랜지스터, (39), (40)은 제어 신호선이다.
또, (41)은 2 개의 안정 상태를 갖는 래치 회로(제 1 래치 회로), (42)는 인버터(43)의 출력을 입력하는 인버터, (43)은 인버터(42)의 출력을 입력하는 인버터, (44), (45)는 게이트 전극이 제어 신호선(39)에 접속되고 제어 신호선(39)의 신호 레벨이 L 레벨(전압 레벨이 접지 전압의 레벨)로 되면 비도통 상태로 천이하며 신호 레벨이 H 레벨(전압 레벨이 도시하지 않은 전원 전압의 레벨)로 되면 도통 상태로 천이하는 N 형 MOS 트랜지스터이다.
또, (46)은 한쪽의 입력 단자가 신호선(32)에 접속되는 한편 다른쪽의 입력 단자가 신호선(36)에 접속되고 P 형 MOS 트랜지스터(51) 및 N 형 MOS 트랜지스터(53), (55)를 거쳐서 한쪽의 입력 단자에서 유입하는 전류 I1을 접지(56)로 유입하게 함과 동시에, P 형 MOS 트랜지스터(52) 및 N 형 MOS 트랜지스터(54), (55)를 거쳐서 다른쪽의 입력 단자에서 유입하는 전류 I2를 접지(56)로 유입하게 하는 감지 증폭 회로이다.
또, (51)은 소스 전극이 신호선(32)에 접속되고 드레인 전극이 인버터(58)의 입력 단자에 접속된 P 형 MOS 트랜지스터(제 1 트랜지스터, 제 1 P 형 MOS 트랜지스터), (52)는 소스 전극이 신호선(36)에 접속되고 드레인 전극이 인버터(62)의 입력 단자에 접속된 P 형 MOS 트랜지스터(제 2 트랜지스터, 제 2 P 형 MOS 트랜지스터)로서, P 형 MOS 트랜지스터(51)와 등가의 저항분을 갖고 있다. (53)은 드레인 전극이 P 형 MOS 트랜지스터(51)의 드레인 전극에 접속되고 게이트 전극이 P 형 MOS 트랜지스터(52)의 게이트 전극 및 자신의 드레인 전극에 접속된 N 형 MOS 트랜지스터(제 1 N 형 MOS 트랜지스터), (54)는 드레인 전극이 P 형 MOS 트랜지스터(52)의 드레인 전극에 접속되고 게이트 전극이 P 형 MOS 트랜지스터(51)의 게이트 전극 및 자신의 드레인 전극에 접속된 N 형 MOS 트랜지스터(제 2 N 형 MOS 트랜지스터)로서, N 형 MOS 트랜지스터(53)와 등가의 저항분을 갖고 있다. (55)는 드레인 전극이 N 형 MOS 트랜지스터(53), (54)의 소스 전극에 접속되고 소스 전극이 접지(56)에 접속되고 게이트 전극이 제어 신호선(40)에 접속된 N 형 MOS 트랜지스터(제 3 트랜지스터, 제 3 N 형 MOS 트랜지스터), (56)은 접지이다.
또, (57)은 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3을 스레시홀드 전압 1/2Vcc와 비교하고 그 비교 결과에 대응하는 논리 신호를 래치 회로(65)의 한쪽의 입력 단자로 전송하는 전환 회로(데이터 전송 수단, 제 1 전환 회로), (58)은 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3이 스레시홀드 전압 1/2Vcc보다 높을 때에는 L 레벨의 신호를 출력하고, 낮을 때는 H 레벨의 신호를 출력하는 인버터, (59)는 접지, (60)은 인버터(58)가 출력하는 신호 레벨이 L 레벨로 되면 비도통 상태로 천이하고 H 레벨로 되면 도통 상태로 천이하는 N 형 MOS 트랜지스터(트랜지스터)이다.
또, (61)은 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4를 스레시홀드 전압 1/2Vcc와 비교하고 그 비교 결과에 대응하는 논리 신호를 래치 회로(65)의 다른쪽의 입력 단자로 전송하는 전환 회로(데이터 전송 수단, 제 2 전환 회로), (62)는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4가 스레시홀드 전압 1/2Vcc보다 높을 때에는 L 레벨의 신호를 출력하고 낮을 때에는 H 레벨의 신호를 출력하는 인버터, (63)은 접지, (64)는 인버터(62)가 출력하는 신호 레벨이 L 레벨로 되면 비도통 상태로 천이하고 H 레벨로 되면 도통 상태로 천이하는 N 형 MOS 트랜지스터(트랜지스터), (65)는 래치 회로(41)에서 전송되는 데이터를 유지하는 래치 회로(제 2 래치 회로), (66)은 인버터(67)의 출력을 입력하는 인버터, (67)은 인버터(66)의 출력을 입력하는 인버터이다.
다음에 동작에 대하여 설명한다.
이하, 버퍼 회로의 동작을 제어 신호선(39), (40)의 신호 레벨이 L 레벨에 있는 기간(이하,제 1 기간이라 함)과 H 레벨에 있는 기간(이하,제 2 기간이라 함)으로 분류해서 설명한다.
최초에, 제 1 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 2에 도시한 바와 같이 되므로, 이하 도 2를 이용하여 설명한다. 단, 설명의 편의상 인버터(42)의 출력이 L 레벨이고 인버터(43)의 출력이 H 레벨이라고 한다.
우선, 제 1 기간에 있어서는, 제어 신호선(39)의 신호 레벨은 L 레벨이므로, N 형 MOS 트랜지스터(44), (45)에 있어서의 게이트 전극의 신호 레벨은 L 레벨로 되어 N 형 MOS 트랜지스터(44), (45)의 접속 상태는 비도통 상태 레벨이다.
따라서, 제 1 기간에 있어서는 래치 회로(41)는 신호선(32), (36)과 절연된 상태로 되어 래치 회로(41)의 데이터를 래치 회로(65)로 전송할 수 없다.
또, 제 1 기간에 있어서는 제어 신호선(40)의 신호 레벨도 L 레벨이므로, P 형 MOS 트랜지스터(49), (50)에 있어서의 게이트 전극의 신호 레벨은 L 레벨로 되어 P 형 MOS 트랜지스터(49), (50)의 접속 상태는 도통 상태로 된다.
이 때문에, 전원(47)이 P 형 MOS 트랜지스터(49)를 거쳐서 P 형 MOS 트랜지스터(51)의 드레인 전극에 접속되기 때문에, P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3은 인버터(58)의 스레시홀드 전압 1/2Vcc보다 높은 전압으로 된다.
마찬가지로, 전원(48)이 P 형 MOS 트랜지스터(50)를 거쳐서 P 형 MOS 트랜지스터(52)의 드레인 전극에 접속되기 때문에, P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4는 인버터(62)의 스레시홀드 전압 1/2Vcc보다 높은 전압으로 된다.
또, 제 1 기간에 있어서는 P 형 MOS 트랜지스터(51), (52)의 게이트 전극의 신호 레벨은 H 레벨로 되므로, P 형 MOS 트랜지스터(51), (52)의 접속 상태는 비도통 상태로 되고 신호선(32), (36)에서 감지 증폭 회로(46)로 전류가 유입하는 일이 없어 감지 증폭 회로(46)에 있어서 전류가 소비되는 일은 없다.
이것에 의해, 전환 회로(57), (61)의 인버터(58), (62)의 입력 단자에 각각 인가되는 전압 즉 P 형 MOS 트랜지스터(51), (52)의 드레인 전극의 전압 V3, V4는 인버터(58), (62)의 스레시홀드 전압 1/2Vcc보다 높으므로, 인버터(58), (62)는 각각 L 레벨의 신호를 출력한다.
따라서, N 형 MOS 트랜지스터(60), (64)의 접속 상태는 모두 비도통 상태로 되기 때문에, 도 2에 도시한 바와 같이 예를 들면 인버터(66)의 출력이 L 레벨이면 인버터(67)는 항상 H 레벨의 신호를 출력하게 된다. 반대로, 인버터(66)의 출력이 H 레벨이면, 인버터(67)는 항상 L 레벨의 신호를 출력하게 된다.
따라서, 제 1 기간에 있어서는 래치 회로(65)는 현재 래치 회로(41)가 유지하는 데이터와는 관계 없이 이전에 기억한 데이터를 계속해서 유지하게 된다.
다음에, 제 2 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 3에 도시한 바와 같이 되므로, 이하 도 3을 이용하여 설명한다. 단, 설명의 편의상 인버터(42)의 출력이 L 레벨이고 인버터(43)의 출력이 H 레벨이라고 한다.
우선, 제 2 기간에 있어서는 제어 신호선(39)의 신호 레벨은 H 레벨이므로, N 형 MOS 트랜지스터(44), (45)에 있어서의 게이트 전극의 신호 레벨은 H 레벨로 되어 N 형 MOS 트랜지스터(44), (45)의 접속 상태는 도통 상태로 된다.
따라서, 제 2 기간에 있어서는 래치 회로(41)는 신호선(32), (36)에 접속된 상태로 되어 래치 회로(41)의 데이터를 래치 회로(65)로 전송할 수가 있다.
또, 제 2 기간에 있어서는 제어 신호선(40)의 신호 레벨도 H 레벨이므로, P 형 MOS 트랜지스터(49), (50)에 있어서의 게이트 전극의 신호 레벨은 H 레벨로 되어 P 형 MOS 트랜지스터(49), (50)의 접속 상태는 비도통 상태로 된다.
이 때문에, 전원(47)은 P 형 MOS 트랜지스터(51)의 드레인 전극에 접속되지 않고, 전원(48)도 P 형 MOS 트랜지스터(52)의 드레인 전극에 접속되지 않는다.
따라서, P 형 MOS 트랜지스터(51)의 게이트 전극에는 전원(48)에 의해 전압이 인가되는 일은 없지만, 신호선(32)의 전압 V1과 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4와의 차이가 P 형 MOS 트랜지스터(51)의 스레시홀드 전압 Vtp보다도 커지면 접속 상태가 도통 상태로 천이한다.
마찬가지로, P 형 MOS 트랜지스터(52)의 게이트 전극에는 전원(47)에 의해 전압이 인가되는 일은 없지만, 신호선(36)의 전압 V2와 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3과의 차이가, P 형 MOS 트랜지스터(52)의 스레시홀드 전압 Vtp보다도 커지면 접속 상태가 도통 상태로 천이한다.
이 때, N 형 MOS 트랜지스터(53)의 게이트 전극에는 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3이 인가되기 때문에 N 형 MOS 트랜지스터(53)의 접속 상태는 도통 상태로 되고, 또 N 형 MOS 트랜지스터(54)의 게이트 전극에는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4가 인가되기 때문에 N 형 MOS 트랜지스터(54)의 접속 상태는 도통 상태로 되며, 또 N 형 MOS 트랜지스터(55)의 게이트 전극의 신호 레벨은 H 레벨이기 때문에 N 형 MOS 트랜지스터(55)의 접속 상태는 도통 상태로 된다.
이것에 의해, 신호선(32) 및 (36)에서 감지 증폭 회로(46)로 각각 전류 I1, I2가 유입하고, 전류 I1은 P 형 MOS 트랜지스터(51) 및 N 형 MOS 트랜지스터(53), (55)를 거쳐서 접지(56)로 유입하며, 전류 I2는 P 형 MOS 트랜지스터(52) 및 N 형 MOS 트랜지스터(54), (55)를 거쳐서 접지(56)로 유입하게 된다.
따라서, P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3및 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4는 각각 신호선(32) 및 (36)에서 유입하는 전류 I1, I2의 크기에 영향을 받게 되지만, 도 3의 경우에는 인버터(42)의 출력이 L 레벨이므로 신호선(36)에서 래치 회로(41)로 전류가 유입하는 분만큼 전류 I1은 전류 I2보다 큰 값으로 되고, P 형 MOS 트랜지스터(51), (52)의 드레인 전극에는 N 형 MOS 트랜지스터(45)를 통하여 인버터(43)로 유입하는 전류를 상쇄하는 전압 V3, V4가 발생하게 된다.
또한, 이 예로서는 전압 V3은 전압 V4보다 큰 값으로 되지만, P 형 MOS 트랜지스터(51) 및 (52)를 해당 장치에 조립할 때 스레시홀드 전압 Vtp가 동일한 P 형 MOS 트랜지스터를 채용하고 또 N 형 MOS 트랜지스터(53) 및 (54)를 해당 장치에 조립할 때 스레시홀드 전압 Vtn이 동일한 N 형 MOS 트랜지스터를 채용하면, 하기에 기재하는 바와 같이 신호선(32)의 전압 V1과 신호선(36)의 전압 V2의 값은 동일하게 되고(각 트랜지스터의 β가 모두 동일하며 포화 영역에서 동작하는 것으로 함), 종래의 것과 같이 한쪽의 신호선의 신호 레벨을 L 레벨로 하기 위해서 신호선에 인가되고 있는 전압을 방전시킬 필요는 없어진다.
I1= 0. 5×β× (V1-V4-Vtp)2
= O. 5×β×(V3-V5-Vtn)2
I2= O.5×β×(V2-V3-VtP)2
= O. 5×β×(V4-V5-Vtn)2
∴ V1= V2= V3+ V4-V5+ VtP-Vtn
이것에 의해, 전환 회로(57)의 인버터(58)의 입력 단자에 인가되는 전압 즉 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3은 인버터(58)의 스레시홀드 전압 1/2Vcc보다 높으므로, 인버터(58)는 L 레벨의 신호를 출력한다.
따라서, N 형 MOS 트랜지스터(60)의 게이트 전극의 신호 레벨은 L 레벨로 되기 때문에, N 형 MOS 트랜지스터(60)의 접속 상태는 비도통 상태로 되어 래치 회로(65)의 인버터(66) 입력 단자는 접지(59)와 절연된 상태로 된다.
한편, 전환 회로(61)의 인버터(62)의 입력 단자에 인가되는 전압 즉 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4는 인버터(62)의 스레시홀드 전압 1/2Vcc보다 낮으므로, 인버터(58)는 H 레벨의 신호를 출력한다.
따라서, N 형 MOS 트랜지스터(64)의 게이트 전극의 신호 레벨은 H 레벨로 되기 때문에, N 형 MOS 트랜지스터(64)의 접속 상태는 도통 상태로 되어 래치 회로(65)의 인버터(67)의 입력 단자는 접지(63)에 접속된 상태로 된다.
여기서, 인버터(58), (62)의 스레시홀드 전압 1/2Vcc는 인버터(58), (62)에 있어서의 P의 β와 N의 β의 비가 P 형 MOS 트랜지스터(51), (52)의 β와 N 형 MOS 트랜지스터(53), (54)의 β의 비와 동일하게 되도록 설정하면, 전압 V3과 전압 V4의 대략 중간의 값으로 된다.
V3> 1/2Vcc > V4
이것에 의해, 래치회로(65)의 인버터(67)의 입력 단자에는 L 레벨의 신호가 입력되기 때문에, 인버터(67)는 항상 H 레벨의 신호를 출력하게 되고 인버터(66)는 항상 L 레벨의 신호를 출력하게 된다.
따라서, 제 2 기간에 있어서는 래치 회로(65)의 인버터(66)는 래치 회로(41)의 인버터(42)가 유지하는 데이터와 동일한 데이터를 유지하게 되고, 래치 회로(65)의 인버터(67)는 래치 회로(41)의 인버터(43)가 유지하는 데이터와 동일한 데이터를 유지하게 된다.
이상에서 명확한 바와 같이, 이 실시예 1에 의하면, 래치 회로(41)에 유지되어 있는 데이터를 전송할 때, P 형 MOS 트랜지스터(51) 및 N 형 MOS 트랜지스터(53), (55)를 거쳐서 신호선(32)에서 유입하는 전류 I1을 접지(56)로 유입하게 함과 동시에, P 형 MOS 트랜지스터(52) 및 N 형 MOS 트랜지스터(54), (55)를 거쳐서 신호선(36)에서 유입하는 전류 I2를 접지(56)로 유입하게 하도록 했으므로, 종래의 것과 같이 신호선(32), (36)의 어느 하나의 신호 레벨을 L 레벨로 하기 위해서 신호선(32) 또는 (36)에 인가되고 있는 전압을 방전할 필요가 없어지고, 그 결과 신호선(32), (36)의 기생 용량이 커지더라도 고속으로 데이터 전송을 실행할 수 있는 효과를 얻을 수 있다.
또한, 도 4는 제 1 기간에서 제 2 기간으로 이행하여 데이터 전송이 가능하게 되는 시간을 시뮬레이션한 결과의 개요를 도시한 것으로서, 도 4에서도 명확한 바와 같이 실시예 1 쪽이 종래예보다 데이터 전송이 가능하게 되는 시간이 단축되어 있는 것을 알 수 있다(도 4a는 실시예 1, 도 4b는 종래예).
(실시예 2)
상기 실시예 1에서는 제 3 트랜지스터로서 1 개의 N 형 MOS 트랜지스터(55)를 이용하여 구성한 것에 대하여 설명했지만, 도 5에 도시한 바와 같이 2 개의 N 형 MOS 트랜지스터(55a), (55b)를 이용하여 구성해도 좋고, 상기 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 3)
도 6은 본 발명의 실시예 3에 의한 버퍼 회로를 도시한 구성도로서, 도면에 있어서 도 1의 것과 동일부호는 동일 또는 상당부분을 나타내므로 설명을 생략한다.
(71)은 래치 회로(41)에서 전송되는 데이터를 유지하는 래치 회로(제 2 래치 회로), (72), (73)은 전원, (74)는 소스 전극이 인버터(62)의 출력 단자에 접속되고 게이트 전극이 N 형 MOS 트랜지스터(64)의 드레인 전극에 접속된 N 형 MOS 트랜지스터(제 1 N 형 MOS 트랜지스터), (75)는 소스 전극이 인버터(58)의 출력 단자에 접속되고 게이트 전극이 N 형 MOS 트랜지스터(60)의 드레인 전극에 접속된 N 형 MOS 트랜지스터(제 2 N 형 MOS 트랜지스터), (76)은 드레인 전극이 N 형 MOS 트랜지스터(74)의 드레인 전극에 접속되고 소스 전극이 전원(72)에 접속되고 게이트 전극이 N 형 MOS 트랜지스터(75)의 드레인 전극에 접속된 P 형 MOS 트랜지스터(제 1 P 형 MOS 트랜지스터), (77)은 드레인 전극이 N 형 MOS 트랜지스터(75)의 드레인 전극에 접속되고 소스 전극이 전원(73)에 접속되고 게이트 전극이 N 형 MOS 트랜지스터(74)의 드레인 전극에 접속된 P 형 MOS 트랜지스터(제 2 P 형 MOS 트랜지스터) 이다.
다음에 동작에 대하여 설명한다.
래치 회로(71) 이외는 상기 실시예 1과 마찬가지이므로, 주로 래치 회로(71)의 동작에 대해서 설명하겠지만, 이 실시예 2에 있어서도 제 1 기간과 제 2 기간으로 분류해서 설명한다.
최초에, 제 1 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 7에 도시한 바와 같이 되므로, 이하 도 7을 이용하여 설명한다. 단, 설명의 편의상 인버터(42)의 출력이 L 레벨이고 인버터(43)의 출력이 H 레벨이라고 한다.
우선, 제 1 기간에 있어서는 상술한 바와 같이 인버터(58), (62)의 출력 단자의 신호 레벨은 L 레벨로 되므로, N 형 MOS 트랜지스터(60), (64)의 접속 상태는 비도통 상태로 되어 래치 회로(71)는 접지(59), (63)과 절연된 상태로 된다.
따라서, 가령 N 형 MOS 트랜지스터(74)의 드레인 전극의 신호 레벨이 L 레벨인 경우, 도 7에 도시한 바와 같이 P 형 MOS 트랜지스터(77)의 게이트 전극의 신호 레벨이 L 레벨로 되기 때문에, P 형 MOS 트랜지스터(77)의 접속 상태는 도통 상태로 된다. 이것에 의해, N 형 MOS 트랜지스터(75)의 드레인 전극에는 전원(73)에 의해 전압이 인가되기 때문에, N 형 MOS 트랜지스터(75)의 드레인 전극의 신호 레벨은 H 레벨로 되어 다른쪽의 출력 단자(도면 중 하측의 출력 단자)에서 H 레벨의 신호가 출력되게 된다.
반대로, N 형 MOS 트랜지스터(75)의 드레인 전극의 신호 레벨이 L 레벨인 경우(도시하지 않음), P 형 MOS 트랜지스터(76)의 게이트 전극의 신호 레벨이 L 레벨로 되기 때문에, P 형 MOS 트랜지스터(76)의 접속 상태는 도통 상태로 된다. 이것에 의해, N 형 MOS 트랜지스터(74)의 드레인 전극에는 전원(72)에 의해 전압이 인가되기 때문에, N 형 MOS 트랜지스터(74)의 드레인 전극의 신호 레벨은 H 레벨로 되어 한쪽의 출력 단자(도면 중 상측의 출력 단자)에서 H 레벨의 신호가 출력되게 된다.
다음에, 제 2 기간에 있어서는 각 부의 신호 레벨 및 각 트랜지스터의 접속 상태는 도 8에 도시한 바와 같이 되므로, 이하 도 8을 이용하여 설명한다. 단,설명의 편의상 인버터(42)의 출력이 L 레벨이고 인버터(43)의 출력이 H 레벨이라고 한다.
우선, 제 2 기간에 있어서는 상술한 바와 같이 인버터(58)의 출력 단자의 신호 레벨은 L 레벨로 되므로, N 형 MOS 트랜지스터(60)의 접속 상태는 비도통 상태로 되어 래치 회로(71)는 접지(59)와 절연된 상태로 된다.
한편, 인버터(62)의 출력 단자의 신호 레벨은 H 레벨로 되므로, N 형 MOS 트랜지스터(64)의 접속 상태는 도통 상태로 되어 래치 회로(71)는 접지(63)와 접속된 상태로 된다.
따라서, N 형 MOS 트랜지스터(75)의 드레인 전극의 신호 레벨이 L 레벨이 되기 때문에, P 형 MOS 트랜지스터(76)의 게이트 전극의 신호 레벨은 L 레벨로 되어 P 형 MOS 트랜지스터(76)의 접속 상태는 도통 상태로 된다. 이것에 의해, N 형 MOS 트랜지스터(74)의 드레인 전극에는 전원(72)에 의해 전압이 인가되기 때문에, N 형 MOS 트랜지스터(74)의 드레인 전극의 신호 레벨은 H 레벨로 되고, 한쪽의 출력 단자(도면 중 상측의 출력 단자)에서 H 레벨의 신호가 출력되게 된다.
그런데, 제 1 기간에 있어서는 도 7에 도시한 바와 같이 N 형 MOS 트랜지스(74)의 드레인 전극의 신호 레벨이 L 레벨이기 때문에, N 형 MOS 트랜지스터(74)의 드레인 전극의 신호 레벨을 L 레벨에서 H 레벨로 끌어올리게 되지만, 전원(72)을 이용하여 끌어올리는 경우에는 N 형 MOS 트랜지스터(64)의 접속 상태를 비접속 상태에서 접속 상태로 천이시킴과 동시에, P 형 M0S 트랜지스터(76)의 접속 상태를 비도통 상태에서 도통 상태로 천이시킬 필요가 있기 때문에 어느 정도의 시간을 필요로 한다.
그러나, 제 1 기간에 있어서는 N 형 MOS 트랜지스터(74)는 도통 상태이기 때문에, 인버터(62)의 출력 단자의 신호 레벨 즉 H 레벨의 신호가 N 형 MOS 트랜지스터(74)를 통해서 N 형 MOS 트랜지스터(74)의 드레인 전극에 나타나기 때문에, 전원(72)에 의한 끌어올림(인상)을 기다리는 일없이 즉시 N 형 MOS 트랜지스터(74)의 드레인 전극의 신호 레벨은 H 레벨로 된다.
또한, 제 2 기간에 있어서는 N 형 MOS 트랜지스터(74)의 게이트 전극의 신호 레벨이 L 레벨로 되어 N 형 MOS 트랜지스터(74)의 접속 상태는 도통 상태에서 비도통 상태로 천이하지만, N 형 MOS 트랜지스터(64)의 접속 상태가 비도통 상태에서 도통 상태로 천이한 후가 아니면 천이할 수 없으므로, 인버터(62)가 출력하는 신호가 N 형 MOS 트랜지스터(74)를 통과하는 쪽이 N 형 MOS 트랜지스터(74)의 접속 상태가 비도통 상태로 천이하는 것보다 시간적으로 빠르며, N 형 MOS 트랜지스터(74)의 접속 상태가 비도통 상태로 천이하더라도 동작상 문제가 되는 일은 없다.
이상에서 명백한 바와 같이 이 실시예 3에 의하면, 래치 회로(71)를 2 개의 P 형 MOS 트랜지스터(74), (75)와 2 개의 N 형 MOS 트랜지스터(76), (77)을 이용하여 구성하도록 했으므로, N 형 MOS 트랜지스터(64) 등의 접속 상태의 천이를 기다리는 일 없이 래치 회로(71)의 출력 단자에서 데이터를 출력시킬 수 있게 되어 상기 실시예 1 보다 데이터 전송의 고속화를 도모할 수 있다는 효과를 얻을 수 있다.
(실시예 4)
도 9는 본 발명의 실시예 4에 의한 버퍼 회로를 도시한 구성도로서, 도면에 있어서 도 1의 것과 동일부호는 동일 또는 상당부분을 나타내므로, 설명을 생략한다.
(81)은 인버터(58), (62)의 비교 결과에 따라서 소정의 논리 연산을 실행하는 기능을 갖는 전환 회로(데이터 전송 수단), (82)는 소정의 논리 연산을 실행하는 연산부이다.
또, 도 10은 연산부(82)를 상세하게 도시한 구성도로서, 도면에 있어서 (83), (84), (85)는 접지, (86)은 게이트 전극이 인버터(58)의 출력 단자에 접속된 N 형 MOS 트랜지스터, (87)은 게이트 전극이 인버터(90)의 출력 단자에 접속된 N 형 MOS 트랜지스터, (88)은 게이트 전극이 인버터(62)의 출력 단자에 접속된 N 형 MOS 트랜지스터, (89)는 게이트 전극이 인버터(91)의 출력 단자에 접속된 N 형 MOS 트랜지스터, (90), (91)은 도 9의 버퍼 회로와 별개로 마련되어 있는 N 형 MOS 트랜지스터이다.
다음에 동작에 대하여 설명한다.
연산부(82) 이외는 상기 실시예 1과 거의 마찬가지이기 때문에, 주로 연산부(82)의 동작에 대하여 설명한다.
우선, 제 1 기간에 있어서는 상술한 바와 같이 인버터(58), (62)에서 L 레벨의 신호가 출력되기 때문에, N 형 MOS 트랜지스터(86)∼(89)의 접속 상태는 도 11에 도시한 바와 같이 된다. 단, 도 11의 경우 설명의 편의상 인버터(90), (91)에서도 L 레벨의 신호가 출력되고 있는 것으로 한다.
따라서, 도 11의 경우 인버터(66)의 입력 단자는 접지(83), (84)와 절연되는 상태로 되고 또 인버터(67)의 입력 단자도 접지(85)와 절연되는 상태로 되기 때문에, 래치 회로(65)를 구성하는 인버터(66), (67)은 이전에 기억한 데이터를 계속해서 유지하게 된다.
다음에, 제 2 기간에 있어서는 상술한 바와 같이, 인버터(58)의 출력과 인버터(62)의 논리는 반대이기 때문에, 설명의 편의상 이 예에서는 인버터(58)에서 L 레벨의 신호가 출력되고 인버터(62)에서 H 레벨의 신호가 출력되고 있는 것으로 한다. 또한, 인버터(90)에서 L 레벨의 신호가 출력되고, 인버터(91)에서 H 레벨의 신호가 출력되고 있는 것으로 한다(인버터(90), (91)도 인버터(58), (62)와 마찬가지로 제 2 기간에 있어서는 정논리와 부논리의 관계를 갖는다).
따라서, 이 경우에는 N 형 MOS 트랜지스터(86)∼(89)의 접속 상태는 도 12에 도시한 바와 같이 되지만, 인버터(67)의 입력 단자는 N 형 MOS 트랜지스터(88), (89)를 거쳐서 접지(85)에 접속되는 상태로 되기 때문에, 인버터(67)의 입력 단자의 신호 레벨은 L 레벨로 되고 인버터(67)의 입력 단자에는 인버터(62)의 출력과 인버터(91)의 출력을 논리곱한 결과의 반전 결과가 입력되게 된다.
한편, 도 12의 경우, 인버터(66)의 입력 단자는 접지(83), (84)와 절연되는 상태로 되기 때문에, 인버터(66)의 입력 단자의 신호 레벨은 L 레벨로 된다(인버터(66)의 입력 단자에는 인버터(67)의 출력이 입력되기 때문임).
이상에서 명백한 바와 같이, 이 실시예 4에 의하면, 래치 회로(41)의 데이터를 전송할 때 데이터 전송과 함께 소정의 논리 연산을 실행하도록 했으므로, 래치 회로(65)로의 데이터 전송을 완료한 후에 다시 소정의 논리 연산을 실행하는 것보다 고속으로 논리 연산을 실행할 수 있다는 효과를 얻을 수 있다.
또한, 이 실시예 4에서는 각 인버터가 출력하는 신호 레벨의 예로서 도 11 및 도 12를 설명했지만 이들에 한정될 필요는 없고, 또 연산의 예로서 논리곱을 실행하는 것에 대해서 설명했지만 이것에 한정되는 것은 아니며 예를 들면 논리합 등이어도 좋은 것은 물론이다.
(실시예 5)
도 13은 본 발명의 실시예 5에 의한 버퍼 회로를 도시한 구성도로서, 도면에 있어서 도 1의 것과 동일부호는 동일 또는 상당부분을 나타내므로 설명을 생략한다.
(101)은 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3또는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4중의 적어도 한쪽이 인버터(58), (62)의 스레시홀드 전압 1/2Vcc보다 낮아지면 H 레벨의 신호를 출력하는 NAND 게이트(전류 차단 수단), (102)는 NAND 게이트(101)가 H 레벨의 신호를 출력하면 제어 신호선(39), (40)의 신호 레벨을 L 레벨로 하는 제어 회로(전류 차단 수단)이다.
다음에 동작에 대하여 설명한다.
NAND 게이트(101) 및 제어 회로(102) 이외는 상기 실시예 1과 마찬가지이기 때문에, 주로 NAND 게이트(101) 및 제어 회로(102)의 동작에 대하여 설명한다.
우선, 제 2 기간으로 되면 상술한 바와 같이, P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3또는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4중의 한쪽이 인버터(58), (62)의 스레시홀드 전압 1/2Vcc보다 낮아져 래치 회로(41)가 유지하고 있는 데이터를 래치 회로(65)로 전송하는 것이 가능하게 된다.
그러나, 일단 인버터(58), (62)의 입력 단자에 신호가 입력되면 래치 회로(65)로의 데이터 전송이 완료하므로, 인버터(58), (62)의 입력 단자에 동일한 신호를 계속해서 입력할 의미는 없다.
또, 인버터(58), (62)의 입력 단자에 동일한 신호를 계속해서 입력하면, 그 동안에 신호선(32), (36)에서 P 형 MOS 트랜지스터(51), (52) 등을 거쳐서 접지(56)로 전류 I1, I2가 계속해서 흐르므로 전류 소비의 관점에서 낭비를 일으키게 된다.
그래서, 이 실시예 5에서는 P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3또는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4중의 한쪽이 인버터(58), (62)의 스레시홀드 전압 1/2Vcc보다 낮아지면 NAND 게이트(101)가 H 레벨의 신호를 제어 회로(102)로 출력한다.
그리고, 제어 회로(102)는 NAND 게이트(101)에서 H 레벨의 신호가 출력되면 제어 신호선(39), (40)의 신호 레벨을 L 레벨로 하는 것에 의해, 제 1 기간으로 이행시켜 전류 I1, I2의 흐름을 차단한다(제 1 기간으로 이행하면 P 형 MOS 트랜지스터(51), (52) 등의 접속 상태가 비도통 상태로 천이하므로 전류 I1, I2의 흐름이 차단됨).
또, 상술한 바와 같이 제 1 기간에 있어서는 래치 회로(65)는 동일한 데이터를 계속해서 유지하므로, 제 1 기간으로 이행시키더라도 래치 회로(65)가 유지하는 데이터의 내용에 영향을 미치는 일은 없다.
이상에서 명백한 바와 같이 이 실시예 5에 의하면, P 형 MOS 트랜지스터(51)의 드레인 전극의 전압 V3또는 P 형 MOS 트랜지스터(52)의 드레인 전극의 전압 V4중의 적어도 한쪽이 인버터(58), (62)의 스레시홀드 전압 1/2 Vcc보다 낮아지면, P 형 MOS 트랜지스터(51), (52) 등을 비도통 상태로 천이시키도록 했으므로, 데이터 전송의 완료후에 전류 I1, I2의 흐름을 차단할 수 있게 되어 소비 전력을 저감할 수 있다는 효과를 얻을 수 있다.
이상과 같이 청구항 1에 기재된 발명에 의하면, 제 1 래치 회로에 유지되어 있는 데이터를 전송할 때 제 1 및 제 3 트랜지스터를 거쳐서 한쪽의 입력 단자에서 유입하는 전류를 접지로 유입하게 함과 동시에 제 1 트랜지스터와 등가의 저항분을 갖는 제 2 트랜지스터 및 제 3 트랜지스터를 거쳐서 다른쪽의 입력 단자에서 유입하는 전류를 접지로 유입하도록 구성했으므로, 제 1 및 제 2 신호선에 인가되고 있는 한쪽의 전압을 방전하지 않고 데이터 전송을 실행할 수 있게 되고, 그 결과 제 1 및 제 2 신호선의 기생 용량이 커지더라도 고속으로 데이터 전송을 실행할 수 있다는 효과가 있다.
청구항 2에 기재된 발명에 의하면, 제 1 및 제 2 P 형 MOS 트랜지스터와 제1, 제 2 및 제 3 N 형 MOS 트랜지스터를 적절히 접속해서 감지 증폭 회로를 구성했으므로, 제 1 및 제 2 신호선에 인가되고 있는 한쪽의 전압을 방전하지 않고 제 1 래치 회로가 유지하고 있는 데이터를 제 2 래치 회로로 전송할 수 있는 게 되고, 그 결과 데이터 전송에 필요한 시간을 단축할 수 있다는 효과가 있다.
청구항 3에 기재된 발명에 의하면, 제 1 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 접속하는 제 1 전환 회로 및 제 2 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치회로의 다른쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 다른쪽의 입력 단자를 접지와 접속하는 제 2 전환 회로로 데이터 전송 수단을 구성했으므로, 제 1 래치 회로가 유지하는 데이터를 확실하게 제 2 래치 회로로 전송할 수 있다는 효과가 있다.

Claims (3)

  1. 전원에 접속된 제 1 및 제 2 신호선, 한쪽의 출력 단자가 상기 제 1 신호선에 접속되고 다른쪽의 출력 단자가 상기 제 2 신호선에 접속된 제 1 래치 회로, 한쪽의 입력 단자가 상기 제 1 신호선과 접속되는 한편 다른쪽의 입력 단자가 상기 제 2 신호선과 접속되며 제 1 및 제 3 트랜지스터를 거쳐서 한쪽의 입력 단자에서 유입하는 전류를 접지로 유입하게 함과 동시에 제 1 트랜지스터와 등가의 저항분을 갖는 제 2 트랜지스터 및 제 4 트랜지스터를 거쳐서 다른쪽의 입력 단자에서 유입하는 전류를 접지로 유입하게 하는 감지 증폭 회로, 상기 감지 증폭 회로에 있어서의 제 1 및 제 2 트랜지스터의 출력측 전압을 각각 기준 전압과 비교하고 그 비교결과에 대응하는 논리 신호를 제 2 래치 회로의 각 입력 단자로 전송하는 데이터 전송 수단을 포함하는 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 감지 증폭 회로는 소스 전극이 제 1 신호선에 접속되고 드레인 전극이 데이터 전송 수단에 접속된 제 1 P 형 M0S 트랜지스터, 소스 전극이 제 2 신호선에 접속되고 드레인 전극이 상기 데이터 전송 수단에 접속된 제 2 P 형 MOS 트랜지스터, 드레인 전극이 상기 제 1 P 형 MOS 트랜지스터의 드레인 전극에 접속되고 게이트 전극이 상기 제 2 P 형 MOS 트랜지스터의 게이트 전극에 접속된 제 1 N 형 MOS 트랜지스터, 드레인 전극이 상기 제 2 P 형 MOS 트랜지스터의 드레인 전극에 접속되고 게이트 전극이 상기 제 1 P 형 MOS 트랜지스터의 게이트 전극에 접속된 제 2 N 형 MOS 트랜지스터, 드레인 전극이 상기 제 1 및 제 2 N 형 MOS 트랜지스터의 소스 전극에 접속되고 소스 전극이 접지에 접속된 제 3 N 형 MOS 트랜지스터로 구성된 것을 특징으로 하는 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 데이터 전송 수단은 제 1 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 한쪽의 입력 단자를 접지와 접속하는 제 1 전환 회로 및 제 2 트랜지스터의 출력측 전압이 기준 전압보다 높은 경우에는 제 2 래치 회로의 다른쪽의 입력 단자를 접지와 절연하고 기준 전압보다 낮은 경우에는 제 2 래치 회로의 다른쪽의 입력 단자를 접지와 접속하는 제 2 전환 회로로 구성된 것을 특징으로 하는 버퍼 회로.
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