JPH10247847A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH10247847A JPH10247847A JP9048213A JP4821397A JPH10247847A JP H10247847 A JPH10247847 A JP H10247847A JP 9048213 A JP9048213 A JP 9048213A JP 4821397 A JP4821397 A JP 4821397A JP H10247847 A JPH10247847 A JP H10247847A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
- H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation
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Abstract
(57)【要約】
【課題】 第１の期間から第２の期間に移行させる場
合、信号線１，２の寄生容量が大きくなると、インバー
タ６，７が放電に長期間を要するため高速にデータ転送
が行えなくなる課題があった。 【解決手段】 Ｐ型ＭＯＳトランジスタ５１及びＮ型Ｍ
ＯＳトランジスタ５３，５５を介して信号線３２から流
れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ
型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ
５４，５５を介して信号線３６から流れ込む電流Ｉ2 を
グランド５６に流し込むようにしたものである。
合、信号線１，２の寄生容量が大きくなると、インバー
タ６，７が放電に長期間を要するため高速にデータ転送
が行えなくなる課題があった。 【解決手段】 Ｐ型ＭＯＳトランジスタ５１及びＮ型Ｍ
ＯＳトランジスタ５３，５５を介して信号線３２から流
れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ
型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ
５４，５５を介して信号線３６から流れ込む電流Ｉ2 を
グランド５６に流し込むようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ラッチ回路に保
持されているデータを他のラッチ回路に転送するバッフ
ァ回路に関するものである。
持されているデータを他のラッチ回路に転送するバッフ
ァ回路に関するものである。
【０００２】
【従来の技術】図１４は従来のバッファ回路を示す構成
図であり、図において、１，２は信号線、３，４は制御
信号線、５は二つの安定状態を有するラッチ回路、６は
インバータ７の出力を入力するインバータ、７はインバ
ータ６の出力を入力するインバータ、８，９はゲート電
極が制御信号線３に接続され、制御信号線３の信号レベ
ルがＬレベル（電圧レベルが接地電圧のレベル）になる
と非導通状態に遷移し、信号レベルがＨレベル（電圧レ
ベルが図示せぬ電源電圧のレベル）になると導通状態に
遷移するＮ型ＭＯＳトランジスタである。
図であり、図において、１，２は信号線、３，４は制御
信号線、５は二つの安定状態を有するラッチ回路、６は
インバータ７の出力を入力するインバータ、７はインバ
ータ６の出力を入力するインバータ、８，９はゲート電
極が制御信号線３に接続され、制御信号線３の信号レベ
ルがＬレベル（電圧レベルが接地電圧のレベル）になる
と非導通状態に遷移し、信号レベルがＨレベル（電圧レ
ベルが図示せぬ電源電圧のレベル）になると導通状態に
遷移するＮ型ＭＯＳトランジスタである。
【０００３】また、１０〜１３は電源、１４，１５はゲ
ート電極が制御信号線４に接続され、制御信号線４の信
号レベルがＬレベルになると導通状態に遷移し、信号レ
ベルがＨレベルになると非導通状態に遷移するＰ型ＭＯ
Ｓトランジスタ、１６はゲート電極が信号線２に接続さ
れ、信号線２の信号レベルがＬレベルになると導通状態
に遷移し、信号レベルがＨレベルになると非導通状態に
遷移するＰ型ＭＯＳトランジスタ、１７はゲート電極が
信号線１に接続され、信号線１の信号レベルがＬレベル
になると導通状態に遷移し、信号レベルがＨレベルにな
ると非導通状態に遷移するＰ型ＭＯＳトランジスタであ
る。
ート電極が制御信号線４に接続され、制御信号線４の信
号レベルがＬレベルになると導通状態に遷移し、信号レ
ベルがＨレベルになると非導通状態に遷移するＰ型ＭＯ
Ｓトランジスタ、１６はゲート電極が信号線２に接続さ
れ、信号線２の信号レベルがＬレベルになると導通状態
に遷移し、信号レベルがＨレベルになると非導通状態に
遷移するＰ型ＭＯＳトランジスタ、１７はゲート電極が
信号線１に接続され、信号線１の信号レベルがＬレベル
になると導通状態に遷移し、信号レベルがＨレベルにな
ると非導通状態に遷移するＰ型ＭＯＳトランジスタであ
る。
【０００４】さらに、１８はラッチ回路５から転送され
るデータを保持するラッチ回路、１９は一方の入力端子
が信号線１と接続される一方、他方の入力端子がＮＡＮ
Ｄゲート２０の出力端子と接続されたＮＡＮＤゲート、
２０は一方の入力端子が信号線２と接続される一方、他
方の入力端子がＮＡＮＤゲート１９の出力端子と接続さ
れたＮＡＮＤゲートである。
るデータを保持するラッチ回路、１９は一方の入力端子
が信号線１と接続される一方、他方の入力端子がＮＡＮ
Ｄゲート２０の出力端子と接続されたＮＡＮＤゲート、
２０は一方の入力端子が信号線２と接続される一方、他
方の入力端子がＮＡＮＤゲート１９の出力端子と接続さ
れたＮＡＮＤゲートである。
【０００５】次に動作について説明する。以下、バッフ
ァ回路の動作を制御信号線３，４の信号レベルがＬレベ
ルにある期間（以下、第１の期間という）と、Ｈレベル
にある期間（以下、第２の期間という）とに分けて説明
する。
ァ回路の動作を制御信号線３，４の信号レベルがＬレベ
ルにある期間（以下、第１の期間という）と、Ｈレベル
にある期間（以下、第２の期間という）とに分けて説明
する。
【０００６】最初に、第１の期間においては、各部の信
号レベル及び各トランジスタの接続状態は図１５に示す
ようになるので、以下、図１５を用いて説明する。ただ
し、説明の便宜上、インバータ６の出力がＬレベルであ
って、インバータ７の出力がＨレベルであるとする。ま
ず、第１の期間においては、制御信号線３の信号レベル
はＬレベルであるので、Ｎ型ＭＯＳトランジスタ８，９
におけるゲート電極の信号レベルはＬレベルとなり、Ｎ
型ＭＯＳトランジスタ８，９の接続状態は非導通状態に
なる。従って、第１の期間においては、ラッチ回路５は
信号線１，２から絶縁された状態となり、ラッチ回路５
のデータをラッチ回路１８に転送することはできない。
号レベル及び各トランジスタの接続状態は図１５に示す
ようになるので、以下、図１５を用いて説明する。ただ
し、説明の便宜上、インバータ６の出力がＬレベルであ
って、インバータ７の出力がＨレベルであるとする。ま
ず、第１の期間においては、制御信号線３の信号レベル
はＬレベルであるので、Ｎ型ＭＯＳトランジスタ８，９
におけるゲート電極の信号レベルはＬレベルとなり、Ｎ
型ＭＯＳトランジスタ８，９の接続状態は非導通状態に
なる。従って、第１の期間においては、ラッチ回路５は
信号線１，２から絶縁された状態となり、ラッチ回路５
のデータをラッチ回路１８に転送することはできない。
【０００７】また、第１の期間においては、制御信号線
４の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトラ
ンジスタ１４，１５におけるゲート電極の信号レベルは
Ｌレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の
接続状態は導通状態になる。このため、電源１０がＰ型
ＭＯＳトランジスタ１４を介して信号線１と接続され、
電源１１がＰ型ＭＯＳトランジスタ１５を介して信号線
２と接続されることにより、信号線１，２の信号レベル
はＨレベルとなる。
４の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトラ
ンジスタ１４，１５におけるゲート電極の信号レベルは
Ｌレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の
接続状態は導通状態になる。このため、電源１０がＰ型
ＭＯＳトランジスタ１４を介して信号線１と接続され、
電源１１がＰ型ＭＯＳトランジスタ１５を介して信号線
２と接続されることにより、信号線１，２の信号レベル
はＨレベルとなる。
【０００８】従って、ラッチ回路１８を構成するＮＡＮ
Ｄゲート１９，２０の一方の入力端子には（信号線１，
２側の入力端子）、Ｈレベルの信号が入力されるため、
図１５に示すように、例えば、ＮＡＮＤゲート１９の出
力がＬレベルであれば、ＮＡＮＤゲート２０は常にＨレ
ベルの信号を出力することになる。逆に、ＮＡＮＤゲー
ト１９の出力がＨレベルであれば、ＮＡＮＤゲート２０
は常にＬレベルの信号を出力することになる。よって、
第１の期間においては、ラッチ回路１８は、現在、ラッ
チ回路５が保持するデータとは無関係に、以前に記憶し
たデータを保持し続けることになる。
Ｄゲート１９，２０の一方の入力端子には（信号線１，
２側の入力端子）、Ｈレベルの信号が入力されるため、
図１５に示すように、例えば、ＮＡＮＤゲート１９の出
力がＬレベルであれば、ＮＡＮＤゲート２０は常にＨレ
ベルの信号を出力することになる。逆に、ＮＡＮＤゲー
ト１９の出力がＨレベルであれば、ＮＡＮＤゲート２０
は常にＬレベルの信号を出力することになる。よって、
第１の期間においては、ラッチ回路１８は、現在、ラッ
チ回路５が保持するデータとは無関係に、以前に記憶し
たデータを保持し続けることになる。
【０００９】次に、第２の期間においては、各部の信号
レベル及び各トランジスタの接続状態は図１６に示すよ
うになるので、以下、図１６を用いて説明する。ただ
し、説明の便宜上、インバータ６の出力がＬレベルであ
って、インバータ７の出力がＨレベルであるとする。ま
ず、第２の期間においては、制御信号線３の信号レベル
はＨレベルであるので、Ｎ型ＭＯＳトランジスタ８，９
におけるゲート電極の信号レベルはＨレベルとなり、Ｎ
型ＭＯＳトランジスタ８，９の接続状態は導通状態にな
る。従って、第２の期間においては、ラッチ回路５は信
号線１，２と接続された状態となり、ラッチ回路５のデ
ータをラッチ回路１８に転送することができる。
レベル及び各トランジスタの接続状態は図１６に示すよ
うになるので、以下、図１６を用いて説明する。ただ
し、説明の便宜上、インバータ６の出力がＬレベルであ
って、インバータ７の出力がＨレベルであるとする。ま
ず、第２の期間においては、制御信号線３の信号レベル
はＨレベルであるので、Ｎ型ＭＯＳトランジスタ８，９
におけるゲート電極の信号レベルはＨレベルとなり、Ｎ
型ＭＯＳトランジスタ８，９の接続状態は導通状態にな
る。従って、第２の期間においては、ラッチ回路５は信
号線１，２と接続された状態となり、ラッチ回路５のデ
ータをラッチ回路１８に転送することができる。
【００１０】また、第２の期間においては、制御信号線
４の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトラ
ンジスタ１４，１５におけるゲート電極の信号レベルは
Ｈレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の
接続状態は非導通状態になる。このため、信号線１は電
源１０と絶縁されることにより、信号線１の信号レベル
は、インバータ７が出力する信号レベルに影響され、Ｈ
レベルとなる。一方、信号線２は電源１１と絶縁される
ことにより、信号線２の信号レベルは、インバータ６が
出力する信号レベルに影響され、Ｌレベルとなる。ただ
し、第１の期間においては、上述したように、信号線２
の信号レベルはＨレベルにあるので、信号線２に印加さ
れている電圧をインバータ６，７が放電することによ
り、信号線２の信号レベルをＬレベルにする。
４の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトラ
ンジスタ１４，１５におけるゲート電極の信号レベルは
Ｈレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の
接続状態は非導通状態になる。このため、信号線１は電
源１０と絶縁されることにより、信号線１の信号レベル
は、インバータ７が出力する信号レベルに影響され、Ｈ
レベルとなる。一方、信号線２は電源１１と絶縁される
ことにより、信号線２の信号レベルは、インバータ６が
出力する信号レベルに影響され、Ｌレベルとなる。ただ
し、第１の期間においては、上述したように、信号線２
の信号レベルはＨレベルにあるので、信号線２に印加さ
れている電圧をインバータ６，７が放電することによ
り、信号線２の信号レベルをＬレベルにする。
【００１１】従って、ラッチ回路１８を構成するＮＡＮ
Ｄゲート１９の一方の入力端子には（信号線１側の入力
端子）、Ｈレベルの信号が入力され、ＮＡＮＤゲート２
０の一方の入力端子には（信号線２側の入力端子）、Ｌ
レベルの信号が入力されるため、ＮＡＮＤゲート２０は
常にＨレベルの信号を出力することになり、ＮＡＮＤゲ
ート１９は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路１８のＮＡ
ＮＤゲート１９は、ラッチ回路５のインバータ６が保持
するデータと同一のデータを保持することになり、ラッ
チ回路１８のＮＡＮＤゲート２０は、ラッチ回路５のイ
ンバータ７が保持するデータと同一のデータを保持する
ことになる。
Ｄゲート１９の一方の入力端子には（信号線１側の入力
端子）、Ｈレベルの信号が入力され、ＮＡＮＤゲート２
０の一方の入力端子には（信号線２側の入力端子）、Ｌ
レベルの信号が入力されるため、ＮＡＮＤゲート２０は
常にＨレベルの信号を出力することになり、ＮＡＮＤゲ
ート１９は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路１８のＮＡ
ＮＤゲート１９は、ラッチ回路５のインバータ６が保持
するデータと同一のデータを保持することになり、ラッ
チ回路１８のＮＡＮＤゲート２０は、ラッチ回路５のイ
ンバータ７が保持するデータと同一のデータを保持する
ことになる。
【００１２】
【発明が解決しようとする課題】従来のバッファ回路は
以上のように構成されているので、ラッチ回路５を構成
するインバータ６，７が保持しているデータをラッチ回
路１８に転送することができるが、第１の期間から第２
の期間に移行させる場合、信号線１，２の寄生容量が大
きくなると、インバータ６，７による放電に長期間を要
するため高速にデータ転送が行えなくなるなどの課題が
あった。
以上のように構成されているので、ラッチ回路５を構成
するインバータ６，７が保持しているデータをラッチ回
路１８に転送することができるが、第１の期間から第２
の期間に移行させる場合、信号線１，２の寄生容量が大
きくなると、インバータ６，７による放電に長期間を要
するため高速にデータ転送が行えなくなるなどの課題が
あった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、信号線の寄生容量が大きくなって
も、高速にデータ転送を行うことができるバッファ回路
を得ることを目的とする。
めになされたもので、信号線の寄生容量が大きくなって
も、高速にデータ転送を行うことができるバッファ回路
を得ることを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
るバッファ回路は、第１のラッチ回路に保持されている
データを転送する際、第１及び第３のトランジスタを介
して一方の入力端子から流れ込む電流をグランドに流し
込むとともに、第１のトランジスタと等価の抵抗分を有
する第２のトランジスタ及び第３のトランジスタを介し
て他方の入力端子から流れ込む電流をグランドに流し込
むようにしたものである。
るバッファ回路は、第１のラッチ回路に保持されている
データを転送する際、第１及び第３のトランジスタを介
して一方の入力端子から流れ込む電流をグランドに流し
込むとともに、第１のトランジスタと等価の抵抗分を有
する第２のトランジスタ及び第３のトランジスタを介し
て他方の入力端子から流れ込む電流をグランドに流し込
むようにしたものである。
【００１５】請求項２記載の発明に係るバッファ回路
は、ソース電極が第１の信号線に接続され、ドレイン電
極がデータ転送手段に接続された第１のＰ型ＭＯＳトラ
ンジスタと、ソース電極が第２の信号線に接続され、ド
レイン電極がデータ転送手段に接続された第２のＰ型Ｍ
ＯＳトランジスタと、ドレイン電極が第１のＰ型ＭＯＳ
トランジスタのドレイン電極と接続され、ゲート電極が
第２のＰ型ＭＯＳトランジスタのゲート電極と接続され
た第１のＮ型ＭＯＳトランジスタと、ドレイン電極が第
２のＰ型ＭＯＳトランジスタのドレイン電極と接続さ
れ、ゲート電極が第１のＰ型ＭＯＳトランジスタのゲー
ト電極と接続された第２のＮ型ＭＯＳトランジスタと、
ドレイン電極が第１及び第２のＮ型ＭＯＳトランジスタ
のソース電極と接続され、ソース電極がグランドと接続
された第３のＮ型ＭＯＳトランジスタとから感知増幅回
路を構成したものである。
は、ソース電極が第１の信号線に接続され、ドレイン電
極がデータ転送手段に接続された第１のＰ型ＭＯＳトラ
ンジスタと、ソース電極が第２の信号線に接続され、ド
レイン電極がデータ転送手段に接続された第２のＰ型Ｍ
ＯＳトランジスタと、ドレイン電極が第１のＰ型ＭＯＳ
トランジスタのドレイン電極と接続され、ゲート電極が
第２のＰ型ＭＯＳトランジスタのゲート電極と接続され
た第１のＮ型ＭＯＳトランジスタと、ドレイン電極が第
２のＰ型ＭＯＳトランジスタのドレイン電極と接続さ
れ、ゲート電極が第１のＰ型ＭＯＳトランジスタのゲー
ト電極と接続された第２のＮ型ＭＯＳトランジスタと、
ドレイン電極が第１及び第２のＮ型ＭＯＳトランジスタ
のソース電極と接続され、ソース電極がグランドと接続
された第３のＮ型ＭＯＳトランジスタとから感知増幅回
路を構成したものである。
【００１６】請求項３記載の発明に係るバッファ回路
は、第１のラッチ回路の各出力端子が第１及び第２の信
号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトラ
ンジスタのドレイン電極に基準電圧より高い電圧を印加
するようにしたものである。
は、第１のラッチ回路の各出力端子が第１及び第２の信
号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトラ
ンジスタのドレイン電極に基準電圧より高い電圧を印加
するようにしたものである。
【００１７】請求項４記載の発明に係るバッファ回路
は、第１のトランジスタの出力側電圧が基準電圧より高
い場合には第２のラッチ回路の一方の入力端子をグラン
ドと絶縁し、基準電圧より低い場合には第２のラッチ回
路の一方の入力端子をグランドと接続する第１の切替回
路と、第２のトランジスタの出力側電圧が基準電圧より
高い場合には第２のラッチ回路の他方の入力端子をグラ
ンドと絶縁し、基準電圧より低い場合には第２のラッチ
回路の他方の入力端子をグランドと接続する第２の切替
回路とからデータ転送手段を構成したものである。
は、第１のトランジスタの出力側電圧が基準電圧より高
い場合には第２のラッチ回路の一方の入力端子をグラン
ドと絶縁し、基準電圧より低い場合には第２のラッチ回
路の一方の入力端子をグランドと接続する第１の切替回
路と、第２のトランジスタの出力側電圧が基準電圧より
高い場合には第２のラッチ回路の他方の入力端子をグラ
ンドと絶縁し、基準電圧より低い場合には第２のラッチ
回路の他方の入力端子をグランドと接続する第２の切替
回路とからデータ転送手段を構成したものである。
【００１８】請求項５記載の発明に係るバッファ回路
は、第１又は第２のトランジスタの出力側の論理を反転
するインバータと、そのインバータが出力する論理がＬ
レベルのとき、第２のラッチ回路の入力端子をグランド
と絶縁し、論理がＨレベルのとき、第２のラッチ回路の
入力端子をグランドと接続するトランジスタとから第１
及び第２の切替回路を構成し、ソース電極が第２の切替
回路のインバータの出力端子と接続され、ゲート電極が
第２の切替回路のトランジスタのドレイン電極と接続さ
れた第１のＮ型ＭＯＳトランジスタと、ソース電極が第
１の切替回路のインバータの出力端子と接続され、ゲー
ト電極が第１の切替回路のトランジスタのドレイン電極
と接続された第２のＮ型ＭＯＳトランジスタと、ドレイ
ン電極が第１のＮ型ＭＯＳトランジスタのドレイン電極
と接続され、ソース電極が電源と接続され、ゲート電極
が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続
された第１のＰ型ＭＯＳトランジスタと、ドレイン電極
が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続
され、ソース電極が電源と接続され、ゲート電極が第１
のＮ型ＭＯＳトランジスタのドレイン電極と接続された
第２のＰ型ＭＯＳトランジスタとから第２のラッチ回路
を構成したものである。
は、第１又は第２のトランジスタの出力側の論理を反転
するインバータと、そのインバータが出力する論理がＬ
レベルのとき、第２のラッチ回路の入力端子をグランド
と絶縁し、論理がＨレベルのとき、第２のラッチ回路の
入力端子をグランドと接続するトランジスタとから第１
及び第２の切替回路を構成し、ソース電極が第２の切替
回路のインバータの出力端子と接続され、ゲート電極が
第２の切替回路のトランジスタのドレイン電極と接続さ
れた第１のＮ型ＭＯＳトランジスタと、ソース電極が第
１の切替回路のインバータの出力端子と接続され、ゲー
ト電極が第１の切替回路のトランジスタのドレイン電極
と接続された第２のＮ型ＭＯＳトランジスタと、ドレイ
ン電極が第１のＮ型ＭＯＳトランジスタのドレイン電極
と接続され、ソース電極が電源と接続され、ゲート電極
が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続
された第１のＰ型ＭＯＳトランジスタと、ドレイン電極
が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続
され、ソース電極が電源と接続され、ゲート電極が第１
のＮ型ＭＯＳトランジスタのドレイン電極と接続された
第２のＰ型ＭＯＳトランジスタとから第２のラッチ回路
を構成したものである。
【００１９】請求項６記載の発明に係るバッファ回路
は、比較結果に基づいて所定の論理演算を実行し、その
演算結果に対応する論理信号を第２のラッチ回路の各入
力端子に転送するようにしたものである。
は、比較結果に基づいて所定の論理演算を実行し、その
演算結果に対応する論理信号を第２のラッチ回路の各入
力端子に転送するようにしたものである。
【００２０】請求項７記載の発明に係るバッファ回路
は、第１又は第２のトランジスタの出力側電圧の少なく
とも一方が基準電圧より低くなると、第１及び第２のト
ランジスタを非導通状態に遷移させるようにしたもので
ある。
は、第１又は第２のトランジスタの出力側電圧の少なく
とも一方が基準電圧より低くなると、第１及び第２のト
ランジスタを非導通状態に遷移させるようにしたもので
ある。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるバ
ッファ回路を示す構成図であり、図において、３１は電
源、３２は信号線（第１の信号線）、３３はグランド、
３４はソース電極が電源３１と接続され、ドレイン電極
が信号線３２と接続され、ゲート電極がグランド３３と
接続されたＰ型ＭＯＳトランジスタ、３５は電源、３６
は信号線（第２の信号線）、３７はグランド、３８はソ
ース電極が電源３５と接続され、ドレイン電極が信号線
３６と接続され、ゲート電極がグランド３７と接続され
たＰ型ＭＯＳトランジスタ、３９，４０は制御信号線で
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるバ
ッファ回路を示す構成図であり、図において、３１は電
源、３２は信号線（第１の信号線）、３３はグランド、
３４はソース電極が電源３１と接続され、ドレイン電極
が信号線３２と接続され、ゲート電極がグランド３３と
接続されたＰ型ＭＯＳトランジスタ、３５は電源、３６
は信号線（第２の信号線）、３７はグランド、３８はソ
ース電極が電源３５と接続され、ドレイン電極が信号線
３６と接続され、ゲート電極がグランド３７と接続され
たＰ型ＭＯＳトランジスタ、３９，４０は制御信号線で
ある。
【００２２】また、４１は二つの安定状態を有するラッ
チ回路（第１のラッチ回路）、４２はインバータ４３の
出力を入力するインバータ、４３はインバータ４２の出
力を入力するインバータ、４４，４５はゲート電極が制
御信号線３９に接続され、制御信号線３９の信号レベル
がＬレベル（電圧レベルが接地電圧のレベル）になると
非導通状態に遷移し、信号レベルがＨレベル（電圧レベ
ルが図示せぬ電源電圧のレベル）になると導通状態に遷
移するＮ型ＭＯＳトランジスタである。また、４６は一
方の入力端子が信号線３２と接続される一方、他方の入
力端子が信号線３６と接続され、Ｐ型ＭＯＳトランジス
タ５１及びＮ型ＭＯＳトランジスタ５３，５５介して一
方の入力端子から流れ込む電流Ｉ1 をグランド５６に流
し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型
ＭＯＳトランジスタ５４，５５介して他方の入力端子か
ら流れ込む電流Ｉ2 をグランド５６に流し込む感知増幅
回路である。
チ回路（第１のラッチ回路）、４２はインバータ４３の
出力を入力するインバータ、４３はインバータ４２の出
力を入力するインバータ、４４，４５はゲート電極が制
御信号線３９に接続され、制御信号線３９の信号レベル
がＬレベル（電圧レベルが接地電圧のレベル）になると
非導通状態に遷移し、信号レベルがＨレベル（電圧レベ
ルが図示せぬ電源電圧のレベル）になると導通状態に遷
移するＮ型ＭＯＳトランジスタである。また、４６は一
方の入力端子が信号線３２と接続される一方、他方の入
力端子が信号線３６と接続され、Ｐ型ＭＯＳトランジス
タ５１及びＮ型ＭＯＳトランジスタ５３，５５介して一
方の入力端子から流れ込む電流Ｉ1 をグランド５６に流
し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型
ＭＯＳトランジスタ５４，５５介して他方の入力端子か
ら流れ込む電流Ｉ2 をグランド５６に流し込む感知増幅
回路である。
【００２３】また、５１はソース電極が信号線３２に接
続され、ドレイン電極がインバータ５８の入力端子に接
続されたＰ型ＭＯＳトランジスタ（第１のトランジス
タ、第１のＰ型ＭＯＳトランジスタ）、５２はソース電
極が信号線３６に接続され、ドレイン電極がインバータ
６２の入力端子に接続されたＰ型ＭＯＳトランジスタ
（第２のトランジスタ、第２のＰ型ＭＯＳトランジス
タ）であり、Ｐ型ＭＯＳトランジスタ５１と等価の抵抗
分を有している。５３はドレイン電極がＰ型ＭＯＳトラ
ンジスタ５１のドレイン電極と接続され、ゲート電極が
Ｐ型ＭＯＳトランジスタ５２のゲート電極及び自己のド
レイン電極と接続されたＮ型ＭＯＳトランジスタ（第１
のＮ型ＭＯＳトランジスタ）、５４はドレイン電極がＰ
型ＭＯＳトランジスタ５２のドレイン電極と接続され、
ゲート電極がＰ型ＭＯＳトランジスタ５１のゲート電極
及び自己のドレイン電極と接続されたＮ型ＭＯＳトラン
ジスタ（第２のＮ型ＭＯＳトランジスタ）であり、Ｎ型
ＭＯＳトランジスタ５３と等価の抵抗分を有している。
５５はドレイン電極がＮ型ＭＯＳトランジスタ５３，５
４のソース電極と接続され、ソース電極がグランド５６
と接続され、ゲート電極が制御信号線４０と接続された
Ｎ型ＭＯＳトランジスタ（第３のトランジスタ、第３の
Ｎ型ＭＯＳトランジスタ）、５６はグランドである。
続され、ドレイン電極がインバータ５８の入力端子に接
続されたＰ型ＭＯＳトランジスタ（第１のトランジス
タ、第１のＰ型ＭＯＳトランジスタ）、５２はソース電
極が信号線３６に接続され、ドレイン電極がインバータ
６２の入力端子に接続されたＰ型ＭＯＳトランジスタ
（第２のトランジスタ、第２のＰ型ＭＯＳトランジス
タ）であり、Ｐ型ＭＯＳトランジスタ５１と等価の抵抗
分を有している。５３はドレイン電極がＰ型ＭＯＳトラ
ンジスタ５１のドレイン電極と接続され、ゲート電極が
Ｐ型ＭＯＳトランジスタ５２のゲート電極及び自己のド
レイン電極と接続されたＮ型ＭＯＳトランジスタ（第１
のＮ型ＭＯＳトランジスタ）、５４はドレイン電極がＰ
型ＭＯＳトランジスタ５２のドレイン電極と接続され、
ゲート電極がＰ型ＭＯＳトランジスタ５１のゲート電極
及び自己のドレイン電極と接続されたＮ型ＭＯＳトラン
ジスタ（第２のＮ型ＭＯＳトランジスタ）であり、Ｎ型
ＭＯＳトランジスタ５３と等価の抵抗分を有している。
５５はドレイン電極がＮ型ＭＯＳトランジスタ５３，５
４のソース電極と接続され、ソース電極がグランド５６
と接続され、ゲート電極が制御信号線４０と接続された
Ｎ型ＭＯＳトランジスタ（第３のトランジスタ、第３の
Ｎ型ＭＯＳトランジスタ）、５６はグランドである。
【００２４】また、５７はＰ型ＭＯＳトランジスタ５１
のドレイン電極の電圧Ｖ3 をスレショルド電圧１／２Ｖ
ccと比較し、その比較結果に対応する論理信号をラッチ
回路６５の一方の入力端子に転送する切替回路（データ
転送手段、第１の切替回路）、５８はＰ型ＭＯＳトラン
ジスタ５１のドレイン電極の電圧Ｖ3 がスレショルド電
圧１／２Ｖccより高いときはＬレベルの信号を出力し、
低いときはＨレベルの信号を出力するインバータ、５９
はグランド、６０はインバータ５８が出力する信号レベ
ルがＬレベルになると非導通状態に遷移し、Ｈレベルに
なると導通状態に遷移するＮ型ＭＯＳトランジスタ（ト
ランジスタ）である。
のドレイン電極の電圧Ｖ3 をスレショルド電圧１／２Ｖ
ccと比較し、その比較結果に対応する論理信号をラッチ
回路６５の一方の入力端子に転送する切替回路（データ
転送手段、第１の切替回路）、５８はＰ型ＭＯＳトラン
ジスタ５１のドレイン電極の電圧Ｖ3 がスレショルド電
圧１／２Ｖccより高いときはＬレベルの信号を出力し、
低いときはＨレベルの信号を出力するインバータ、５９
はグランド、６０はインバータ５８が出力する信号レベ
ルがＬレベルになると非導通状態に遷移し、Ｈレベルに
なると導通状態に遷移するＮ型ＭＯＳトランジスタ（ト
ランジスタ）である。
【００２５】さらに、６１はＰ型ＭＯＳトランジスタ５
２のドレイン電極の電圧Ｖ4 をスレショルド電圧１／２
Ｖccと比較し、その比較結果に対応する論理信号をラッ
チ回路６５の他方の入力端子に転送する切替回路（デー
タ転送手段、第２の切替回路）、６２はＰ型ＭＯＳトラ
ンジスタ５２のドレイン電極の電圧Ｖ4 がスレショルド
電圧１／２Ｖccより高いときはＬレベルの信号を出力
し、低いときはＨレベルの信号を出力するインバータ、
６３はグランド、６４はインバータ６２が出力する信号
レベルがＬレベルになると非導通状態に遷移し、Ｈレベ
ルになると導通状態に遷移するＮ型ＭＯＳトランジスタ
（トランジスタ）、６５はラッチ回路４１から転送され
るデータを保持するラッチ回路（第２のラッチ回路）、
６６はインバータ６７の出力を入力するインバータ、６
７はインバータ６６の出力を入力するインバータであ
る。
２のドレイン電極の電圧Ｖ4 をスレショルド電圧１／２
Ｖccと比較し、その比較結果に対応する論理信号をラッ
チ回路６５の他方の入力端子に転送する切替回路（デー
タ転送手段、第２の切替回路）、６２はＰ型ＭＯＳトラ
ンジスタ５２のドレイン電極の電圧Ｖ4 がスレショルド
電圧１／２Ｖccより高いときはＬレベルの信号を出力
し、低いときはＨレベルの信号を出力するインバータ、
６３はグランド、６４はインバータ６２が出力する信号
レベルがＬレベルになると非導通状態に遷移し、Ｈレベ
ルになると導通状態に遷移するＮ型ＭＯＳトランジスタ
（トランジスタ）、６５はラッチ回路４１から転送され
るデータを保持するラッチ回路（第２のラッチ回路）、
６６はインバータ６７の出力を入力するインバータ、６
７はインバータ６６の出力を入力するインバータであ
る。
【００２６】次に動作について説明する。以下、バッフ
ァ回路の動作を制御信号線３９，４０の信号レベルがＬ
レベルにある期間（以下、第１の期間という）と、Ｈレ
ベルにある期間（以下、第２の期間という）とに分けて
説明する。
ァ回路の動作を制御信号線３９，４０の信号レベルがＬ
レベルにある期間（以下、第１の期間という）と、Ｈレ
ベルにある期間（以下、第２の期間という）とに分けて
説明する。
【００２７】最初に、第１の期間においては、各部の信
号レベル及び各トランジスタの接続状態は図２に示すよ
うになるので、以下、図２を用いて説明する。ただし、
説明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第１の期間においては、制御信号線３９の信号レベ
ルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ４
４，４５におけるゲート電極の信号レベルはＬレベルと
なり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は
非導通状態になる。従って、第１の期間においては、ラ
ッチ回路４１は信号線３２，３６から絶縁された状態と
なり、ラッチ回路４１のデータをラッチ回路６５に転送
することはできない。
号レベル及び各トランジスタの接続状態は図２に示すよ
うになるので、以下、図２を用いて説明する。ただし、
説明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第１の期間においては、制御信号線３９の信号レベ
ルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ４
４，４５におけるゲート電極の信号レベルはＬレベルと
なり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は
非導通状態になる。従って、第１の期間においては、ラ
ッチ回路４１は信号線３２，３６から絶縁された状態と
なり、ラッチ回路４１のデータをラッチ回路６５に転送
することはできない。
【００２８】また、第１の期間においては、制御信号線
４０の信号レベルもＬレベルであるので、Ｐ型ＭＯＳト
ランジスタ４９，５０におけるゲート電極の信号レベル
はＬレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０
の接続状態は導通状態になる。このため、電源４７がＰ
型ＭＯＳトランジスタ４９を介してＰ型ＭＯＳトランジ
スタ５１のドレイン電極と接続されるため、Ｐ型ＭＯＳ
トランジスタ５１のドレイン電極の電圧Ｖ3 はインバー
タ５８のスレショルド電圧１／２Ｖccより高い電圧とな
る。
４０の信号レベルもＬレベルであるので、Ｐ型ＭＯＳト
ランジスタ４９，５０におけるゲート電極の信号レベル
はＬレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０
の接続状態は導通状態になる。このため、電源４７がＰ
型ＭＯＳトランジスタ４９を介してＰ型ＭＯＳトランジ
スタ５１のドレイン電極と接続されるため、Ｐ型ＭＯＳ
トランジスタ５１のドレイン電極の電圧Ｖ3 はインバー
タ５８のスレショルド電圧１／２Ｖccより高い電圧とな
る。
【００２９】同様に、電源４８がＰ型ＭＯＳトランジス
タ５０を介してＰ型ＭＯＳトランジスタ５２のドレイン
電極と接続されるため、Ｐ型ＭＯＳトランジスタ５２の
ドレイン電極の電圧Ｖ4 はインバータ６２のスレショル
ド電圧１／２Ｖccより高い電圧となる。なお、第１の期
間においては、Ｐ型ＭＯＳトランジスタ５１，５２のゲ
ート電極の信号レベルはＨレベルとなるので、Ｐ型ＭＯ
Ｓトランジスタ５１，５２の接続状態は非導通状態とな
り、信号線３２，３６から感知増幅回路４６に電流が流
れ込むことはなく、感知増幅回路４６において電流が消
費されることはない。
タ５０を介してＰ型ＭＯＳトランジスタ５２のドレイン
電極と接続されるため、Ｐ型ＭＯＳトランジスタ５２の
ドレイン電極の電圧Ｖ4 はインバータ６２のスレショル
ド電圧１／２Ｖccより高い電圧となる。なお、第１の期
間においては、Ｐ型ＭＯＳトランジスタ５１，５２のゲ
ート電極の信号レベルはＨレベルとなるので、Ｐ型ＭＯ
Ｓトランジスタ５１，５２の接続状態は非導通状態とな
り、信号線３２，３６から感知増幅回路４６に電流が流
れ込むことはなく、感知増幅回路４６において電流が消
費されることはない。
【００３０】これにより、切替回路５７，６１のインバ
ータ５８，６２の入力端子にそれぞれ印加される電圧、
即ち、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電
極の電圧Ｖ3 ，Ｖ4 は、インバータ５８，６２のスレシ
ョルド電圧１／２Ｖccより高いので、インバータ５８，
６２はそれぞれＬレベルの信号を出力する。従って、Ｎ
型ＭＯＳトランジスタ６０，６４の接続状態は共に非導
通状態となるため、図２に示すように、例えば、インバ
ータ６６の出力がＬレベルであれば、インバータ６７は
常にＨレベルの信号を出力することになる。逆に、イン
バータ６６の出力がＨレベルであれば、インバータ６７
は常にＬレベルの信号を出力することになる。よって、
第１の期間においては、ラッチ回路６５は、現在、ラッ
チ回路４１が保持するデータとは無関係に、以前に記憶
したデータを保持し続けることになる。
ータ５８，６２の入力端子にそれぞれ印加される電圧、
即ち、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電
極の電圧Ｖ3 ，Ｖ4 は、インバータ５８，６２のスレシ
ョルド電圧１／２Ｖccより高いので、インバータ５８，
６２はそれぞれＬレベルの信号を出力する。従って、Ｎ
型ＭＯＳトランジスタ６０，６４の接続状態は共に非導
通状態となるため、図２に示すように、例えば、インバ
ータ６６の出力がＬレベルであれば、インバータ６７は
常にＨレベルの信号を出力することになる。逆に、イン
バータ６６の出力がＨレベルであれば、インバータ６７
は常にＬレベルの信号を出力することになる。よって、
第１の期間においては、ラッチ回路６５は、現在、ラッ
チ回路４１が保持するデータとは無関係に、以前に記憶
したデータを保持し続けることになる。
【００３１】次に、第２の期間においては、各部の信号
レベル及び各トランジスタの接続状態は図３に示すよう
になるので、以下、図３を用いて説明する。ただし、説
明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第２の期間においては、制御信号線３９の信号レベ
ルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ４
４，４５におけるゲート電極の信号レベルはＨレベルと
なり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は
導通状態になる。従って、第２の期間においては、ラッ
チ回路４１は信号線３２，３６と接続された状態とな
り、ラッチ回路４１のデータをラッチ回路６５に転送す
ることができる。
レベル及び各トランジスタの接続状態は図３に示すよう
になるので、以下、図３を用いて説明する。ただし、説
明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第２の期間においては、制御信号線３９の信号レベ
ルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ４
４，４５におけるゲート電極の信号レベルはＨレベルと
なり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は
導通状態になる。従って、第２の期間においては、ラッ
チ回路４１は信号線３２，３６と接続された状態とな
り、ラッチ回路４１のデータをラッチ回路６５に転送す
ることができる。
【００３２】また、第２の期間においては、制御信号線
４０の信号レベルもＨレベルであるので、Ｐ型ＭＯＳト
ランジスタ４９，５０におけるゲート電極の信号レベル
はＨレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０
の接続状態は非導通状態になる。このため、電源４７は
Ｐ型ＭＯＳトランジスタ５１のドレイン電極と接続され
ず、電源４８もＰ型ＭＯＳトランジスタ５２のドレイン
電極と接続されない。
４０の信号レベルもＨレベルであるので、Ｐ型ＭＯＳト
ランジスタ４９，５０におけるゲート電極の信号レベル
はＨレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０
の接続状態は非導通状態になる。このため、電源４７は
Ｐ型ＭＯＳトランジスタ５１のドレイン電極と接続され
ず、電源４８もＰ型ＭＯＳトランジスタ５２のドレイン
電極と接続されない。
【００３３】従って、Ｐ型ＭＯＳトランジスタ５１のゲ
ート電極には電源４８により電圧が印加されることはな
いが、信号線３２の電圧Ｖ1 とＰ型ＭＯＳトランジスタ
５２のドレイン電極の電圧Ｖ4 との差が、Ｐ型ＭＯＳト
ランジスタ５１のスレショルド電圧Ｖｔｐよりも大きく
なると、接続状態が導通状態に遷移する。同様に、Ｐ型
ＭＯＳトランジスタ５２のゲート電極には電源４７によ
り電圧が印加されることはないが、信号線３６の電圧Ｖ
2 とＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧
Ｖ3 との差が、Ｐ型ＭＯＳトランジスタ５２のスレショ
ルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状
態に遷移する。
ート電極には電源４８により電圧が印加されることはな
いが、信号線３２の電圧Ｖ1 とＰ型ＭＯＳトランジスタ
５２のドレイン電極の電圧Ｖ4 との差が、Ｐ型ＭＯＳト
ランジスタ５１のスレショルド電圧Ｖｔｐよりも大きく
なると、接続状態が導通状態に遷移する。同様に、Ｐ型
ＭＯＳトランジスタ５２のゲート電極には電源４７によ
り電圧が印加されることはないが、信号線３６の電圧Ｖ
2 とＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧
Ｖ3 との差が、Ｐ型ＭＯＳトランジスタ５２のスレショ
ルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状
態に遷移する。
【００３４】このとき、Ｎ型ＭＯＳトランジスタ５３の
ゲート電極には、Ｐ型ＭＯＳトランジスタ５１のドレイ
ン電極の電圧Ｖ3 が印加されるため、Ｎ型ＭＯＳトラン
ジスタ５３の接続状態は導通状態になり、また、Ｎ型Ｍ
ＯＳトランジスタ５４のゲート電極には、Ｐ型ＭＯＳト
ランジスタ５２のドレイン電極の電圧Ｖ4 が印加される
ため、Ｎ型ＭＯＳトランジスタ５４の接続状態は導通状
態になり、さらに、Ｎ型ＭＯＳトランジスタ５５のゲー
ト電極の信号レベルはＨレベルであるため、Ｎ型ＭＯＳ
トランジスタ５５の接続状態は導通状態になる。
ゲート電極には、Ｐ型ＭＯＳトランジスタ５１のドレイ
ン電極の電圧Ｖ3 が印加されるため、Ｎ型ＭＯＳトラン
ジスタ５３の接続状態は導通状態になり、また、Ｎ型Ｍ
ＯＳトランジスタ５４のゲート電極には、Ｐ型ＭＯＳト
ランジスタ５２のドレイン電極の電圧Ｖ4 が印加される
ため、Ｎ型ＭＯＳトランジスタ５４の接続状態は導通状
態になり、さらに、Ｎ型ＭＯＳトランジスタ５５のゲー
ト電極の信号レベルはＨレベルであるため、Ｎ型ＭＯＳ
トランジスタ５５の接続状態は導通状態になる。
【００３５】これにより、信号線３２及び３６から感知
増幅回路４６にそれぞれ電流Ｉ1 ，Ｉ2 が流入し、電流
Ｉ1 はＰ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトラ
ンジスタ５３，５５を介してグランド５６に流れ込み、
電流Ｉ2 はＰ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳ
トランジスタ５４，５５を介してグランド５６に流れ込
むことになる。
増幅回路４６にそれぞれ電流Ｉ1 ，Ｉ2 が流入し、電流
Ｉ1 はＰ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトラ
ンジスタ５３，５５を介してグランド５６に流れ込み、
電流Ｉ2 はＰ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳ
トランジスタ５４，５５を介してグランド５６に流れ込
むことになる。
【００３６】従って、Ｐ型ＭＯＳトランジスタ５１のド
レイン電極の電圧Ｖ3 及びＰ型ＭＯＳトランジスタ５２
のドレイン電極の電圧Ｖ4 は、それぞれ信号線３２及び
３６から流入する電流Ｉ1 ，Ｉ2 の大きさに影響を受け
ることになるが、図３の場合、インバータ４２の出力が
Ｌレベルであるので、信号線３６からラッチ回路４１に
電流が流れ込む分、電流Ｉ1 は電流Ｉ2 より大きな値と
なり、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電
極には、Ｎ型ＭＯＳトランジスタ４５を通じてインバー
タ４３に流れ込む電流を相殺するような電圧Ｖ3 ，Ｖ4
が発生することになる。
レイン電極の電圧Ｖ3 及びＰ型ＭＯＳトランジスタ５２
のドレイン電極の電圧Ｖ4 は、それぞれ信号線３２及び
３６から流入する電流Ｉ1 ，Ｉ2 の大きさに影響を受け
ることになるが、図３の場合、インバータ４２の出力が
Ｌレベルであるので、信号線３６からラッチ回路４１に
電流が流れ込む分、電流Ｉ1 は電流Ｉ2 より大きな値と
なり、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電
極には、Ｎ型ＭＯＳトランジスタ４５を通じてインバー
タ４３に流れ込む電流を相殺するような電圧Ｖ3 ，Ｖ4
が発生することになる。
【００３７】なお、この例では、電圧Ｖ3 は電圧Ｖ4 よ
り大きな値となるが、Ｐ型ＭＯＳトランジスタ５１及び
５２を当該装置に組み込む際、スレショルド電圧Ｖｔｐ
が同一のＰ型ＭＯＳトランジスタを採用し、また、Ｎ型
ＭＯＳトランジスタ５３及び５４を当該装置に組み込む
際、スレショルド電圧Ｖｔｎが同一のＮ型ＭＯＳトラン
ジスタを採用すると、下記に示すように、信号線３２の
電圧Ｖ1 と信号線３６の電圧Ｖ2 の値は等しくなり（各
トランジスタのβが全て等しく、飽和領域で動作するも
のとする）、従来のもののように、一方の信号線の信号
レベルをＬレベルにするために、信号線に印加されてい
る電圧を放電させる必要はなくなる。 Ｉ1 ＝０．５×β×（Ｖ1 −Ｖ4 −Ｖｔｐ）2 ＝０．５×β×（Ｖ3 −Ｖ5 −Ｖｔｎ）2 Ｉ2 ＝０．５×β×（Ｖ2 −Ｖ3 −Ｖｔｐ）2 ＝０．５×β×（Ｖ4 −Ｖ5 −Ｖｔｎ）2 ∴ Ｖ1 ＝Ｖ2 ＝Ｖ3 ＋Ｖ4 −Ｖ5 ＋Ｖｔｐ−Ｖｔｎ
り大きな値となるが、Ｐ型ＭＯＳトランジスタ５１及び
５２を当該装置に組み込む際、スレショルド電圧Ｖｔｐ
が同一のＰ型ＭＯＳトランジスタを採用し、また、Ｎ型
ＭＯＳトランジスタ５３及び５４を当該装置に組み込む
際、スレショルド電圧Ｖｔｎが同一のＮ型ＭＯＳトラン
ジスタを採用すると、下記に示すように、信号線３２の
電圧Ｖ1 と信号線３６の電圧Ｖ2 の値は等しくなり（各
トランジスタのβが全て等しく、飽和領域で動作するも
のとする）、従来のもののように、一方の信号線の信号
レベルをＬレベルにするために、信号線に印加されてい
る電圧を放電させる必要はなくなる。 Ｉ1 ＝０．５×β×（Ｖ1 −Ｖ4 −Ｖｔｐ）2 ＝０．５×β×（Ｖ3 −Ｖ5 −Ｖｔｎ）2 Ｉ2 ＝０．５×β×（Ｖ2 −Ｖ3 −Ｖｔｐ）2 ＝０．５×β×（Ｖ4 −Ｖ5 −Ｖｔｎ）2 ∴ Ｖ1 ＝Ｖ2 ＝Ｖ3 ＋Ｖ4 −Ｖ5 ＋Ｖｔｐ−Ｖｔｎ
【００３８】これにより、切替回路５７のインバータ５
８の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトラ
ンジスタ５１のドレイン電極の電圧Ｖ3 は、インバータ
５８のスレショルド電圧１／２Ｖccより高いので、イン
バータ５８はＬレベルの信号を出力する。従って、Ｎ型
ＭＯＳトランジスタ６０のゲート電極の信号レベルはＬ
レベルとなるため、Ｎ型ＭＯＳトランジスタ６０の接続
状態は非導通状態となり、ラッチ回路６５のインバータ
６６の入力端子はグランド５９と絶縁された状態とな
る。
８の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトラ
ンジスタ５１のドレイン電極の電圧Ｖ3 は、インバータ
５８のスレショルド電圧１／２Ｖccより高いので、イン
バータ５８はＬレベルの信号を出力する。従って、Ｎ型
ＭＯＳトランジスタ６０のゲート電極の信号レベルはＬ
レベルとなるため、Ｎ型ＭＯＳトランジスタ６０の接続
状態は非導通状態となり、ラッチ回路６５のインバータ
６６の入力端子はグランド５９と絶縁された状態とな
る。
【００３９】一方、切替回路６１のインバータ６２の入
力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジス
タ５２のドレイン電極の電圧Ｖ4 は、インバータ６２の
スレショルド電圧１／２Ｖccより低いので、インバータ
５８はＨレベルの信号を出力する。従って、Ｎ型ＭＯＳ
トランジスタ６４のゲート電極の信号レベルはＨレベル
となるため、Ｎ型ＭＯＳトランジスタ６４の接続状態は
導通状態となり、ラッチ回路６５のインバータ６７の入
力端子はグランド６３と接続された状態となる。
力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジス
タ５２のドレイン電極の電圧Ｖ4 は、インバータ６２の
スレショルド電圧１／２Ｖccより低いので、インバータ
５８はＨレベルの信号を出力する。従って、Ｎ型ＭＯＳ
トランジスタ６４のゲート電極の信号レベルはＨレベル
となるため、Ｎ型ＭＯＳトランジスタ６４の接続状態は
導通状態となり、ラッチ回路６５のインバータ６７の入
力端子はグランド６３と接続された状態となる。
【００４０】ここで、インバータ５８，６２のスレショ
ルド電圧１／２Ｖccは、インバータ５８，６２における
ＰのβとＮのβの比が、Ｐ型ＭＯＳトランジスタ５１，
５２のβとＮ型ＭＯＳトランジスタ５３，５４のβの比
と同じになるように設定すると、電圧Ｖ3 と電圧Ｖ4 の
略中間の値になる。 Ｖ3 ＞１／２Ｖcc＞Ｖ4
ルド電圧１／２Ｖccは、インバータ５８，６２における
ＰのβとＮのβの比が、Ｐ型ＭＯＳトランジスタ５１，
５２のβとＮ型ＭＯＳトランジスタ５３，５４のβの比
と同じになるように設定すると、電圧Ｖ3 と電圧Ｖ4 の
略中間の値になる。 Ｖ3 ＞１／２Ｖcc＞Ｖ4
【００４１】これにより、ラッチ回路６５のインバータ
６７の入力端子には、Ｌレベルの信号が入力されるた
め、インバータ６７は常にＨレベルの信号を出力するこ
とになり、インバータ６６は常にＬレベルの信号を出力
することになる。よって、第２の期間においては、ラッ
チ回路６５のインバータ６６は、ラッチ回路４１のイン
バータ４２が保持するデータと同一のデータを保持する
ことになり、ラッチ回路６５のインバータ６７は、ラッ
チ回路４１のインバータ４３が保持するデータと同一の
データを保持することになる。
６７の入力端子には、Ｌレベルの信号が入力されるた
め、インバータ６７は常にＨレベルの信号を出力するこ
とになり、インバータ６６は常にＬレベルの信号を出力
することになる。よって、第２の期間においては、ラッ
チ回路６５のインバータ６６は、ラッチ回路４１のイン
バータ４２が保持するデータと同一のデータを保持する
ことになり、ラッチ回路６５のインバータ６７は、ラッ
チ回路４１のインバータ４３が保持するデータと同一の
データを保持することになる。
【００４２】以上で明らかなように、この実施の形態１
によれば、ラッチ回路４１に保持されているデータを転
送する際、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳ
トランジスタ５３，５５を介して信号線３２から流れ込
む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型Ｍ
ＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５
４，５５を介して信号線３６から流れ込む電流Ｉ2 をグ
ランド５６に流し込むようにしたので、従来のもののよ
うに、信号線３２，３６の何れかの信号レベルをＬレベ
ルにするために、信号線３２または３６に印加されてい
る電圧を放電する必要がなくなり、その結果、信号線３
２，３６の寄生容量が大きくなっても、高速にデータ転
送を行うことができる効果を奏する。
によれば、ラッチ回路４１に保持されているデータを転
送する際、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳ
トランジスタ５３，５５を介して信号線３２から流れ込
む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型Ｍ
ＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５
４，５５を介して信号線３６から流れ込む電流Ｉ2 をグ
ランド５６に流し込むようにしたので、従来のもののよ
うに、信号線３２，３６の何れかの信号レベルをＬレベ
ルにするために、信号線３２または３６に印加されてい
る電圧を放電する必要がなくなり、その結果、信号線３
２，３６の寄生容量が大きくなっても、高速にデータ転
送を行うことができる効果を奏する。
【００４３】なお、図４は第１期間から第２期間に移行
して、データ転送が可能になる時間をシミュレーション
した結果の概要を示すものであり、図４からも明らかな
ように、実施の形態１の方が従来例よりも、データ転送
が可能になる時間が短縮されていることが分かる（図４
（ａ）は実施の形態１、図４（ｂ）は従来例）。
して、データ転送が可能になる時間をシミュレーション
した結果の概要を示すものであり、図４からも明らかな
ように、実施の形態１の方が従来例よりも、データ転送
が可能になる時間が短縮されていることが分かる（図４
（ａ）は実施の形態１、図４（ｂ）は従来例）。
【００４４】実施の形態２．上記実施の形態１では、第
３のトランジスタとして、１つのＮ型ＭＯＳトランジス
タ５５を用いて構成したものについて示したが、図５に
示すように、２つのＮ型ＭＯＳトランジスタ５５ａ，５
５ｂを用いて構成してもよく、上記実施の形態１と同様
の効果を奏することができる。
３のトランジスタとして、１つのＮ型ＭＯＳトランジス
タ５５を用いて構成したものについて示したが、図５に
示すように、２つのＮ型ＭＯＳトランジスタ５５ａ，５
５ｂを用いて構成してもよく、上記実施の形態１と同様
の効果を奏することができる。
【００４５】実施の形態３．図６はこの発明の実施の形
態３によるバッファ回路を示す構成図であり、図におい
て、図１のものと同一符号は同一または相当部分を示す
ので説明を省略する。７１はラッチ回路４１から転送さ
れるデータを保持するラッチ回路（第２のラッチ回
路）、７２，７３は電源、７４はソース電極がインバー
タ６２の出力端子と接続され、ゲート電極がＮ型ＭＯＳ
トランジスタ６４のドレイン電極と接続されたＮ型ＭＯ
Ｓトランジスタ（第１のＮ型ＭＯＳトランジスタ）、７
５はソース電極がインバータ５８の出力端子と接続さ
れ、ゲート電極がＮ型ＭＯＳトランジスタ６０のドレイ
ン電極と接続されたＮ型ＭＯＳトランジスタ（第２のＮ
型ＭＯＳトランジスタ）、７６はドレイン電極がＮ型Ｍ
ＯＳトランジスタ７４のドレイン電極と接続され、ソー
ス電極が電源７２と接続され、ゲート電極がＮ型ＭＯＳ
トランジスタ７５のドレイン電極と接続されたＰ型ＭＯ
Ｓトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７
７はドレイン電極がＮ型ＭＯＳトランジスタ７５のドレ
イン電極と接続され、ソース電極が電源７３と接続さ
れ、ゲート電極がＮ型ＭＯＳトランジスタ７４のドレイ
ン電極と接続されたＰ型ＭＯＳトランジスタ（第２のＰ
型ＭＯＳトランジスタ）である。
態３によるバッファ回路を示す構成図であり、図におい
て、図１のものと同一符号は同一または相当部分を示す
ので説明を省略する。７１はラッチ回路４１から転送さ
れるデータを保持するラッチ回路（第２のラッチ回
路）、７２，７３は電源、７４はソース電極がインバー
タ６２の出力端子と接続され、ゲート電極がＮ型ＭＯＳ
トランジスタ６４のドレイン電極と接続されたＮ型ＭＯ
Ｓトランジスタ（第１のＮ型ＭＯＳトランジスタ）、７
５はソース電極がインバータ５８の出力端子と接続さ
れ、ゲート電極がＮ型ＭＯＳトランジスタ６０のドレイ
ン電極と接続されたＮ型ＭＯＳトランジスタ（第２のＮ
型ＭＯＳトランジスタ）、７６はドレイン電極がＮ型Ｍ
ＯＳトランジスタ７４のドレイン電極と接続され、ソー
ス電極が電源７２と接続され、ゲート電極がＮ型ＭＯＳ
トランジスタ７５のドレイン電極と接続されたＰ型ＭＯ
Ｓトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７
７はドレイン電極がＮ型ＭＯＳトランジスタ７５のドレ
イン電極と接続され、ソース電極が電源７３と接続さ
れ、ゲート電極がＮ型ＭＯＳトランジスタ７４のドレイ
ン電極と接続されたＰ型ＭＯＳトランジスタ（第２のＰ
型ＭＯＳトランジスタ）である。
【００４６】次に動作について説明する。ラッチ回路７
１以外は、上記実施の形態１と同様であるため、主にラ
ッチ回路７１の動作について説明するが、この実施の形
態２においても、第１の期間と第２の期間に分けて説明
する。
１以外は、上記実施の形態１と同様であるため、主にラ
ッチ回路７１の動作について説明するが、この実施の形
態２においても、第１の期間と第２の期間に分けて説明
する。
【００４７】最初に、第１の期間においては、各部の信
号レベル及び各トランジスタの接続状態は図７に示すよ
うになるので、以下、図７を用いて説明する。ただし、
説明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第１の期間においては、上述したように、インバー
タ５８，６２の出力端子の信号レベルはＬレベルとなる
ので、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は
非導通状態となり、ラッチ回路７１はグランド５９，６
３から絶縁された状態となる。
号レベル及び各トランジスタの接続状態は図７に示すよ
うになるので、以下、図７を用いて説明する。ただし、
説明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第１の期間においては、上述したように、インバー
タ５８，６２の出力端子の信号レベルはＬレベルとなる
ので、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は
非導通状態となり、ラッチ回路７１はグランド５９，６
３から絶縁された状態となる。
【００４８】従って、仮に、Ｎ型ＭＯＳトランジスタ７
４のドレイン電極の信号レベルがＬレベルである場合、
図７に示すように、Ｐ型ＭＯＳトランジスタ７７のゲー
ト電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳ
トランジスタ７７の接続状態は導通状態となる。これに
より、Ｎ型ＭＯＳトランジスタ７５のドレイン電極には
電源７３により電圧が印加されるため、Ｎ型ＭＯＳトラ
ンジスタ７５のドレイン電極の信号レベルはＨレベルと
なり、他方の出力端子（図中、下側の出力端子）からＨ
レベルの信号が出力されることになる。
４のドレイン電極の信号レベルがＬレベルである場合、
図７に示すように、Ｐ型ＭＯＳトランジスタ７７のゲー
ト電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳ
トランジスタ７７の接続状態は導通状態となる。これに
より、Ｎ型ＭＯＳトランジスタ７５のドレイン電極には
電源７３により電圧が印加されるため、Ｎ型ＭＯＳトラ
ンジスタ７５のドレイン電極の信号レベルはＨレベルと
なり、他方の出力端子（図中、下側の出力端子）からＨ
レベルの信号が出力されることになる。
【００４９】逆に、Ｎ型ＭＯＳトランジスタ７５のドレ
イン電極の信号レベルがＬレベルである場合（図示せ
ず）、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号
レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ
７６の接続状態は導通状態となる。これにより、Ｎ型Ｍ
ＯＳトランジスタ７４のドレイン電極には電源７２によ
り電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４
のドレイン電極の信号レベルはＨレベルとなり、一方の
出力端子（図中、上側の出力端子）からＨレベルの信号
が出力されることになる。
イン電極の信号レベルがＬレベルである場合（図示せ
ず）、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号
レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ
７６の接続状態は導通状態となる。これにより、Ｎ型Ｍ
ＯＳトランジスタ７４のドレイン電極には電源７２によ
り電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４
のドレイン電極の信号レベルはＨレベルとなり、一方の
出力端子（図中、上側の出力端子）からＨレベルの信号
が出力されることになる。
【００５０】次に、第２の期間においては、各部の信号
レベル及び各トランジスタの接続状態は図８に示すよう
になるので、以下、図８を用いて説明する。ただし、説
明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第２の期間においては、上述したように、インバー
タ５８の出力端子の信号レベルはＬレベルとなるので、
Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態と
なり、ラッチ回路７１はグランド５９から絶縁された状
態となる。一方、インバータ６２の出力端子の信号レベ
ルはＨレベルとなるので、Ｎ型ＭＯＳトランジスタ６４
の接続状態は導通状態となり、ラッチ回路７１はグラン
ド６３と接続された状態となる。
レベル及び各トランジスタの接続状態は図８に示すよう
になるので、以下、図８を用いて説明する。ただし、説
明の便宜上、インバータ４２の出力がＬレベルであっ
て、インバータ４３の出力がＨレベルであるとする。ま
ず、第２の期間においては、上述したように、インバー
タ５８の出力端子の信号レベルはＬレベルとなるので、
Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態と
なり、ラッチ回路７１はグランド５９から絶縁された状
態となる。一方、インバータ６２の出力端子の信号レベ
ルはＨレベルとなるので、Ｎ型ＭＯＳトランジスタ６４
の接続状態は導通状態となり、ラッチ回路７１はグラン
ド６３と接続された状態となる。
【００５１】従って、Ｎ型ＭＯＳトランジスタ７５のド
レイン電極の信号レベルがＬレベルになるため、Ｐ型Ｍ
ＯＳトランジスタ７６のゲート電極の信号レベルはＬレ
ベルとなり、Ｐ型ＭＯＳトランジスタ７６の接続状態は
導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ
７４のドレイン電極には電源７２により電圧が印加され
るため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の
信号レベルはＨレベルとなり、一方の出力端子（図中、
上側の出力端子）からＨレベルの信号が出力されること
になる。
レイン電極の信号レベルがＬレベルになるため、Ｐ型Ｍ
ＯＳトランジスタ７６のゲート電極の信号レベルはＬレ
ベルとなり、Ｐ型ＭＯＳトランジスタ７６の接続状態は
導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ
７４のドレイン電極には電源７２により電圧が印加され
るため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の
信号レベルはＨレベルとなり、一方の出力端子（図中、
上側の出力端子）からＨレベルの信号が出力されること
になる。
【００５２】しかるに、第１の期間においては、図７に
示すように、Ｎ型ＭＯＳトランジスタ７４のドレイン電
極の信号レベルがＬレベルであるため、Ｎ型ＭＯＳトラ
ンジスタ７４のドレイン電極の信号レベルをＬレベルか
らＨレベルに引き上げることになるが、電源７２を用い
て引き上げる場合、Ｎ型ＭＯＳトランジスタ６４の接続
状態を非接続状態から接続状態に遷移させるとともに、
Ｐ型ＭＯＳトランジスタ７６の接続状態を非導通状態か
ら導通状態に遷移させる必要があるため、ある程度の時
間を要する。しかし、第１の期間においては、Ｎ型ＭＯ
Ｓトランジスタ７４は導通状態であるため、インバータ
６２の出力端子の信号レベル、即ち、Ｈレベルの信号が
Ｎ型ＭＯＳトランジスタ７４を通じてＮ型ＭＯＳトラン
ジスタ７４のドレイン電極に現れるため、電源７２によ
る引き上げを待つことなく、直ちに、Ｎ型ＭＯＳトラン
ジスタ７４のドレイン電極の信号レベルはＨレベルとな
る。
示すように、Ｎ型ＭＯＳトランジスタ７４のドレイン電
極の信号レベルがＬレベルであるため、Ｎ型ＭＯＳトラ
ンジスタ７４のドレイン電極の信号レベルをＬレベルか
らＨレベルに引き上げることになるが、電源７２を用い
て引き上げる場合、Ｎ型ＭＯＳトランジスタ６４の接続
状態を非接続状態から接続状態に遷移させるとともに、
Ｐ型ＭＯＳトランジスタ７６の接続状態を非導通状態か
ら導通状態に遷移させる必要があるため、ある程度の時
間を要する。しかし、第１の期間においては、Ｎ型ＭＯ
Ｓトランジスタ７４は導通状態であるため、インバータ
６２の出力端子の信号レベル、即ち、Ｈレベルの信号が
Ｎ型ＭＯＳトランジスタ７４を通じてＮ型ＭＯＳトラン
ジスタ７４のドレイン電極に現れるため、電源７２によ
る引き上げを待つことなく、直ちに、Ｎ型ＭＯＳトラン
ジスタ７４のドレイン電極の信号レベルはＨレベルとな
る。
【００５３】なお、第２の期間においては、Ｎ型ＭＯＳ
トランジスタ７４のゲート電極の信号レベルがＬレベル
となって、Ｎ型ＭＯＳトランジスタ７４の接続状態は、
導通状態から非導通状態に遷移するが、Ｎ型ＭＯＳトラ
ンジスタ６４の接続状態が非導通状態から導通状態に遷
移した後でなければ、遷移することができないので、イ
ンバータ６２が出力する信号がＮ型ＭＯＳトランジスタ
７４を通過する方が、Ｎ型ＭＯＳトランジスタ７４の接
続状態が非導通状態に遷移するよりも時間的に早く、Ｎ
型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷
移しても動作上、問題になることはない。
トランジスタ７４のゲート電極の信号レベルがＬレベル
となって、Ｎ型ＭＯＳトランジスタ７４の接続状態は、
導通状態から非導通状態に遷移するが、Ｎ型ＭＯＳトラ
ンジスタ６４の接続状態が非導通状態から導通状態に遷
移した後でなければ、遷移することができないので、イ
ンバータ６２が出力する信号がＮ型ＭＯＳトランジスタ
７４を通過する方が、Ｎ型ＭＯＳトランジスタ７４の接
続状態が非導通状態に遷移するよりも時間的に早く、Ｎ
型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷
移しても動作上、問題になることはない。
【００５４】以上で明らかなように、この実施の形態３
によれば、ラッチ回路７１を２つのＰ型ＭＯＳトランジ
スタ７４，７５と、２つのＮ型ＭＯＳトランジスタ７
６，７７を用いて構成するようにしたので、Ｎ型ＭＯＳ
トランジスタ６４等の接続状態の遷移を待つことなく、
ラッチ回路７１の出力端子からデータを出力させること
ができるようになり、上記実施の形態１等よりも、デー
タ転送の高速化を図ることができる効果を奏する。
によれば、ラッチ回路７１を２つのＰ型ＭＯＳトランジ
スタ７４，７５と、２つのＮ型ＭＯＳトランジスタ７
６，７７を用いて構成するようにしたので、Ｎ型ＭＯＳ
トランジスタ６４等の接続状態の遷移を待つことなく、
ラッチ回路７１の出力端子からデータを出力させること
ができるようになり、上記実施の形態１等よりも、デー
タ転送の高速化を図ることができる効果を奏する。
【００５５】実施の形態４．図９はこの発明の実施の形
態４によるバッファ回路を示す構成図であり、図におい
て、図１のものと同一符号は同一または相当部分を示す
ので説明を省略する。８１はインバータ５８，６２の比
較結果に基づいて所定の論理演算を実行する機能を有す
る切替回路（データ転送手段）、８２は所定の論理演算
を実行する演算部である。また、図１０は演算部８２の
詳細を示す構成図であり、図において、８３，８４，８
５はグランド、８６はゲート電極がインバータ５８の出
力端子と接続されたＮ型ＭＯＳトランジスタ、８７はゲ
ート電極がインバータ９０の出力端子と接続されたＮ型
ＭＯＳトランジスタ、８８はゲート電極がインバータ６
２の出力端子と接続されたＮ型ＭＯＳトランジスタ、８
９はゲート電極がインバータ９１の出力端子と接続され
たＮ型ＭＯＳトランジスタ、９０，９１は図９のバッフ
ァ回路と別個に設けられているＮ型ＭＯＳトランジスタ
である。
態４によるバッファ回路を示す構成図であり、図におい
て、図１のものと同一符号は同一または相当部分を示す
ので説明を省略する。８１はインバータ５８，６２の比
較結果に基づいて所定の論理演算を実行する機能を有す
る切替回路（データ転送手段）、８２は所定の論理演算
を実行する演算部である。また、図１０は演算部８２の
詳細を示す構成図であり、図において、８３，８４，８
５はグランド、８６はゲート電極がインバータ５８の出
力端子と接続されたＮ型ＭＯＳトランジスタ、８７はゲ
ート電極がインバータ９０の出力端子と接続されたＮ型
ＭＯＳトランジスタ、８８はゲート電極がインバータ６
２の出力端子と接続されたＮ型ＭＯＳトランジスタ、８
９はゲート電極がインバータ９１の出力端子と接続され
たＮ型ＭＯＳトランジスタ、９０，９１は図９のバッフ
ァ回路と別個に設けられているＮ型ＭＯＳトランジスタ
である。
【００５６】次に動作について説明する。演算部８２以
外は、上記実施の形態１と概ね同様であるため、主に演
算部８２の動作について説明する。まず、第１の期間に
おいては、上述したように、インバータ５８，６２から
Ｌレベルの信号が出力されるため、Ｎ型ＭＯＳトランジ
スタ８６〜８９の接続状態は図１１に示すようになる。
ただし、図１１の場合、説明の便宜上、インバータ９
０，９１からもＬレベルの信号が出力されているものと
する。
外は、上記実施の形態１と概ね同様であるため、主に演
算部８２の動作について説明する。まず、第１の期間に
おいては、上述したように、インバータ５８，６２から
Ｌレベルの信号が出力されるため、Ｎ型ＭＯＳトランジ
スタ８６〜８９の接続状態は図１１に示すようになる。
ただし、図１１の場合、説明の便宜上、インバータ９
０，９１からもＬレベルの信号が出力されているものと
する。
【００５７】従って、図１１の場合、インバータ６６の
入力端子はグランド８３，８４と絶縁される状態にな
り、また、インバータ６７の入力端子もグランド８５と
絶縁される状態になるため、ラッチ回路６５を構成する
インバータ６６，６７は、以前に記憶したデータを保持
し続けることになる。
入力端子はグランド８３，８４と絶縁される状態にな
り、また、インバータ６７の入力端子もグランド８５と
絶縁される状態になるため、ラッチ回路６５を構成する
インバータ６６，６７は、以前に記憶したデータを保持
し続けることになる。
【００５８】次に、第２の期間においては、上述したよ
うに、インバータ５８の出力とインバータ６２の論理は
逆であるので、説明の便宜上、この例では、インバータ
５８からＬレベルの信号が出力され、インバータ６２か
らＨレベルの信号が出力されているものとする。また、
インバータ９０からＬレベルの信号が出力され、インバ
ータ９１からＨレベルの信号が出力されているものとす
る（インバータ９０，９１も、インバータ５８，６２と
同様に、第２の期間においては、正論理と負論理の関係
を有する）。
うに、インバータ５８の出力とインバータ６２の論理は
逆であるので、説明の便宜上、この例では、インバータ
５８からＬレベルの信号が出力され、インバータ６２か
らＨレベルの信号が出力されているものとする。また、
インバータ９０からＬレベルの信号が出力され、インバ
ータ９１からＨレベルの信号が出力されているものとす
る（インバータ９０，９１も、インバータ５８，６２と
同様に、第２の期間においては、正論理と負論理の関係
を有する）。
【００５９】従って、この場合には、Ｎ型ＭＯＳトラン
ジスタ８６〜８９の接続状態は図１２に示すようになる
が、インバータ６７の入力端子はＮ型ＭＯＳトランジス
タ８８，８９を介してグランド８５と接続される状態に
なるため、インバータ６７の入力端子の信号レベルはＬ
レベルとなり、インバータ６７の入力端子には、インバ
ータ６２の出力とインバータ９１の出力とを論理積した
結果の反転結果が入力されることになる。一方、図１２
の場合、インバータ６６の入力端子はグランド８３，８
４と絶縁される状態になるため、インバータ６６の入力
端子の信号レベルはＬレベルとなる（インバータ６６の
入力端子には、インバータ６７の出力が入力される
為）。
ジスタ８６〜８９の接続状態は図１２に示すようになる
が、インバータ６７の入力端子はＮ型ＭＯＳトランジス
タ８８，８９を介してグランド８５と接続される状態に
なるため、インバータ６７の入力端子の信号レベルはＬ
レベルとなり、インバータ６７の入力端子には、インバ
ータ６２の出力とインバータ９１の出力とを論理積した
結果の反転結果が入力されることになる。一方、図１２
の場合、インバータ６６の入力端子はグランド８３，８
４と絶縁される状態になるため、インバータ６６の入力
端子の信号レベルはＬレベルとなる（インバータ６６の
入力端子には、インバータ６７の出力が入力される
為）。
【００６０】以上で明らかなように、この実施の形態４
によれば、ラッチ回路４１のデータを転送する際に、デ
ータ転送と兼ねて、所定の論理演算を実行するようにし
たので、ラッチ回路６５へのデータ転送を完了した後
に、改めて所定の論理演算を実行するよりも高速に論理
演算を実行することができる効果を奏する。
によれば、ラッチ回路４１のデータを転送する際に、デ
ータ転送と兼ねて、所定の論理演算を実行するようにし
たので、ラッチ回路６５へのデータ転送を完了した後
に、改めて所定の論理演算を実行するよりも高速に論理
演算を実行することができる効果を奏する。
【００６１】なお、この実施の形態４では、各インバー
タが出力する信号レベルの例として、図１１及び図１２
を示したが、これらに限る必要はなく、また、演算の例
として、論理積を実行するものについて示したが、これ
に限るものではなく、例えば、論理和等でもよいことは
言うまでもない。
タが出力する信号レベルの例として、図１１及び図１２
を示したが、これらに限る必要はなく、また、演算の例
として、論理積を実行するものについて示したが、これ
に限るものではなく、例えば、論理和等でもよいことは
言うまでもない。
【００６２】実施の形態５．図１３はこの発明の実施の
形態５によるバッファ回路を示す構成図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。１０１はＰ型ＭＯＳトランジス
タ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトラン
ジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方
がインバータ５８，６２のスレショルド電圧１／２Ｖcc
より低くなると、Ｈレベルの信号を出力するＮＡＮＤゲ
ート（電流遮断手段）、１０２はＮＡＮＤゲート１０１
がＨレベルの信号を出力すると、制御信号線３９，４０
の信号レベルをＬレベルにする制御回路（電流遮断手
段）である。
形態５によるバッファ回路を示す構成図であり、図にお
いて、図１のものと同一符号は同一または相当部分を示
すので説明を省略する。１０１はＰ型ＭＯＳトランジス
タ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトラン
ジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方
がインバータ５８，６２のスレショルド電圧１／２Ｖcc
より低くなると、Ｈレベルの信号を出力するＮＡＮＤゲ
ート（電流遮断手段）、１０２はＮＡＮＤゲート１０１
がＨレベルの信号を出力すると、制御信号線３９，４０
の信号レベルをＬレベルにする制御回路（電流遮断手
段）である。
【００６３】次に動作について説明する。ＮＡＮＤゲー
ト１０１及び制御回路１０２以外は、上記実施の形態１
と同様であるため、主にＮＡＮＤゲート１０１及び制御
回路１０２の動作について説明する。まず、第２の期間
になると、上述したように、Ｐ型ＭＯＳトランジスタ５
１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジス
タ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５
８，６２のスレショルド電圧１／２Ｖccより低くなり、
ラッチ回路４１が保持しているデータをラッチ回路６５
に転送することが可能になる。
ト１０１及び制御回路１０２以外は、上記実施の形態１
と同様であるため、主にＮＡＮＤゲート１０１及び制御
回路１０２の動作について説明する。まず、第２の期間
になると、上述したように、Ｐ型ＭＯＳトランジスタ５
１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジス
タ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５
８，６２のスレショルド電圧１／２Ｖccより低くなり、
ラッチ回路４１が保持しているデータをラッチ回路６５
に転送することが可能になる。
【００６４】しかし、一旦、インバータ５８，６２の入
力端子に信号が入力されれば、ラッチ回路６５へのデー
タ転送が完了するので、インバータ５８，６２の入力端
子に同一の信号を入力し続ける意味はない。しかも、イ
ンバータ５８，６２の入力端子に同一の信号を入力し続
けると、その間、信号線３２，３６からＰ型ＭＯＳトラ
ンジスタ５１，５２等を介してグランド５６に電流
Ｉ1 ，Ｉ2 が流れ続けるので、電流消費の観点から無駄
を生じることになる。
力端子に信号が入力されれば、ラッチ回路６５へのデー
タ転送が完了するので、インバータ５８，６２の入力端
子に同一の信号を入力し続ける意味はない。しかも、イ
ンバータ５８，６２の入力端子に同一の信号を入力し続
けると、その間、信号線３２，３６からＰ型ＭＯＳトラ
ンジスタ５１，５２等を介してグランド５６に電流
Ｉ1 ，Ｉ2 が流れ続けるので、電流消費の観点から無駄
を生じることになる。
【００６５】そこで、この実施の形態５では、Ｐ型ＭＯ
Ｓトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型
ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一
方がインバータ５８，６２のスレショルド電圧１／２Ｖ
ccより低くなると、ＮＡＮＤゲート１０１がＨレベルの
信号を制御回路１０２に出力する。そして、制御回路１
０２は、ＮＡＮＤゲート１０１からＨレベルの信号が出
力されると、制御信号線３９，４０の信号レベルをＬレ
ベルにすることにより、第１の期間に移行させ、電流Ｉ
1 ，Ｉ2 の流れを遮断する（第１の期間に移行すると、
Ｐ型ＭＯＳトランジスタ５１，５２等の接続状態が非導
通状態に遷移するので、電流Ｉ1 ，Ｉ2 の流れが遮断さ
れる）。なお、上述したように、第１の期間において
は、ラッチ回路６５は同一のデータを保持し続けるの
で、第１の期間に移行させても、ラッチ回路６５が保持
するデータの内容に影響を与えることはない。
Ｓトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型
ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一
方がインバータ５８，６２のスレショルド電圧１／２Ｖ
ccより低くなると、ＮＡＮＤゲート１０１がＨレベルの
信号を制御回路１０２に出力する。そして、制御回路１
０２は、ＮＡＮＤゲート１０１からＨレベルの信号が出
力されると、制御信号線３９，４０の信号レベルをＬレ
ベルにすることにより、第１の期間に移行させ、電流Ｉ
1 ，Ｉ2 の流れを遮断する（第１の期間に移行すると、
Ｐ型ＭＯＳトランジスタ５１，５２等の接続状態が非導
通状態に遷移するので、電流Ｉ1 ，Ｉ2 の流れが遮断さ
れる）。なお、上述したように、第１の期間において
は、ラッチ回路６５は同一のデータを保持し続けるの
で、第１の期間に移行させても、ラッチ回路６５が保持
するデータの内容に影響を与えることはない。
【００６６】以上で明らかなように、この実施の形態５
によれば、Ｐ型ＭＯＳトランジスタ５１のドレイン電極
の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン
電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６
２のスレショルド電圧１／２Ｖccより低くなると、Ｐ型
ＭＯＳトランジスタ５１，５２等を非導通状態に遷移さ
せるようにしたので、データ転送の完了後に、電流
Ｉ1 ，Ｉ2 の流れを遮断することができるようになり、
消費電力を低減できる効果を奏する。
によれば、Ｐ型ＭＯＳトランジスタ５１のドレイン電極
の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン
電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６
２のスレショルド電圧１／２Ｖccより低くなると、Ｐ型
ＭＯＳトランジスタ５１，５２等を非導通状態に遷移さ
せるようにしたので、データ転送の完了後に、電流
Ｉ1 ，Ｉ2 の流れを遮断することができるようになり、
消費電力を低減できる効果を奏する。
【００６７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１のラッチ回路に保持されているデータを転送
する際、第１及び第３のトランジスタを介して一方の入
力端子から流れ込む電流をグランドに流し込むととも
に、第１のトランジスタと等価の抵抗分を有する第２の
トランジスタ及び第３のトランジスタを介して他方の入
力端子から流れ込む電流をグランドに流し込むように構
成したので、第１及び第２の信号線に印加されている一
方の電圧を放電することなく、データ転送を行うことが
できるようになり、その結果、第１及び第２の信号線の
寄生容量が大きくなっても、高速にデータ転送を行うこ
とができる効果がある。
れば、第１のラッチ回路に保持されているデータを転送
する際、第１及び第３のトランジスタを介して一方の入
力端子から流れ込む電流をグランドに流し込むととも
に、第１のトランジスタと等価の抵抗分を有する第２の
トランジスタ及び第３のトランジスタを介して他方の入
力端子から流れ込む電流をグランドに流し込むように構
成したので、第１及び第２の信号線に印加されている一
方の電圧を放電することなく、データ転送を行うことが
できるようになり、その結果、第１及び第２の信号線の
寄生容量が大きくなっても、高速にデータ転送を行うこ
とができる効果がある。
【００６８】請求項２記載の発明によれば、第１及び第
２のＰ型ＭＯＳトランジスタと、第１，第２及び第３の
Ｎ型ＭＯＳトランジスタとを適宜接続して感知増幅回路
を構成したので、第１及び第２の信号線に印加されてい
る一方の電圧を放電することなく、第１のラッチ回路が
保持しているデータを第２のラッチ回路に転送すること
ができるようになり、その結果、データ転送に必要な時
間を短縮することができる効果がある。
２のＰ型ＭＯＳトランジスタと、第１，第２及び第３の
Ｎ型ＭＯＳトランジスタとを適宜接続して感知増幅回路
を構成したので、第１及び第２の信号線に印加されてい
る一方の電圧を放電することなく、第１のラッチ回路が
保持しているデータを第２のラッチ回路に転送すること
ができるようになり、その結果、データ転送に必要な時
間を短縮することができる効果がある。
【００６９】請求項３記載の発明によれば、第１のラッ
チ回路の各出力端子が第１及び第２の信号線と絶縁され
た場合、第１及び第２のＰ型ＭＯＳトランジスタのドレ
イン電極に基準電圧より高い電圧を印加するように構成
したので、現在、第１のラッチ回路が保持するデータと
は無関係に、以前に記憶したデータを第２のラッチ回路
が保持し続けることができる効果がある。
チ回路の各出力端子が第１及び第２の信号線と絶縁され
た場合、第１及び第２のＰ型ＭＯＳトランジスタのドレ
イン電極に基準電圧より高い電圧を印加するように構成
したので、現在、第１のラッチ回路が保持するデータと
は無関係に、以前に記憶したデータを第２のラッチ回路
が保持し続けることができる効果がある。
【００７０】請求項４記載の発明によれば、第１のトラ
ンジスタの出力側電圧が基準電圧より高い場合には第２
のラッチ回路の一方の入力端子をグランドと絶縁し、基
準電圧より低い場合には第２のラッチ回路の一方の入力
端子をグランドと接続する第１の切替回路と、第２のト
ランジスタの出力側電圧が基準電圧より高い場合には第
２のラッチ回路の他方の入力端子をグランドと絶縁し、
基準電圧より低い場合には第２のラッチ回路の他方の入
力端子をグランドと接続する第２の切替回路とからデー
タ転送手段を構成したので、第１のラッチ回路が保持す
るデータを確実に第２のラッチ回路に転送することがで
きる効果がある。
ンジスタの出力側電圧が基準電圧より高い場合には第２
のラッチ回路の一方の入力端子をグランドと絶縁し、基
準電圧より低い場合には第２のラッチ回路の一方の入力
端子をグランドと接続する第１の切替回路と、第２のト
ランジスタの出力側電圧が基準電圧より高い場合には第
２のラッチ回路の他方の入力端子をグランドと絶縁し、
基準電圧より低い場合には第２のラッチ回路の他方の入
力端子をグランドと接続する第２の切替回路とからデー
タ転送手段を構成したので、第１のラッチ回路が保持す
るデータを確実に第２のラッチ回路に転送することがで
きる効果がある。
【００７１】請求項５記載の発明によれば、第２のラッ
チ回路を２つのＰ型ＭＯＳトランジスタと、２つのＮ型
ＭＯＳトランジスタを用いて構成したので、請求項４記
載の発明のように、切替回路を構成するトランジスタの
接続状態の遷移を待つことなく、第２のラッチ回路の出
力端子からデータを出力させることができるようにな
り、さらにデータ転送の高速化を図ることができる効果
がある。
チ回路を２つのＰ型ＭＯＳトランジスタと、２つのＮ型
ＭＯＳトランジスタを用いて構成したので、請求項４記
載の発明のように、切替回路を構成するトランジスタの
接続状態の遷移を待つことなく、第２のラッチ回路の出
力端子からデータを出力させることができるようにな
り、さらにデータ転送の高速化を図ることができる効果
がある。
【００７２】請求項６記載の発明によれば、比較結果に
基づいて所定の論理演算を実行し、その演算結果に対応
する論理信号を第２のラッチ回路の各入力端子に転送す
るように構成したので、第１のラッチ回路に保持されて
いるデータを転送する際に、データ転送と兼ねて、所定
の論理演算を実行することができるようになり、その結
果、第２のラッチ回路へのデータ転送を完了した後に、
改めて所定の論理演算を実行するよりも高速に論理演算
を実行することができる効果がある。
基づいて所定の論理演算を実行し、その演算結果に対応
する論理信号を第２のラッチ回路の各入力端子に転送す
るように構成したので、第１のラッチ回路に保持されて
いるデータを転送する際に、データ転送と兼ねて、所定
の論理演算を実行することができるようになり、その結
果、第２のラッチ回路へのデータ転送を完了した後に、
改めて所定の論理演算を実行するよりも高速に論理演算
を実行することができる効果がある。
【００７３】請求項７記載の発明によれば、第１又は第
２のトランジスタの出力側電圧の少なくとも一方が基準
電圧より低くなると、第１及び第２のトランジスタを非
導通状態に遷移させるように構成したので、データ転送
の完了後に、感知増幅回路を流れる電流を遮断すること
ができるようになり、消費電力の低減化を図ることがで
きる効果がある。
２のトランジスタの出力側電圧の少なくとも一方が基準
電圧より低くなると、第１及び第２のトランジスタを非
導通状態に遷移させるように構成したので、データ転送
の完了後に、感知増幅回路を流れる電流を遮断すること
ができるようになり、消費電力の低減化を図ることがで
きる効果がある。
【図１】 この発明の実施の形態１によるバッファ回路
を示す構成図である。
を示す構成図である。
【図２】 第１の期間において、各部の信号レベル及び
各トランジスタの接続状態を示す状態説明図である。
各トランジスタの接続状態を示す状態説明図である。
【図３】 第２の期間において、各部の信号レベル及び
各トランジスタの接続状態を示す状態説明図である。
各トランジスタの接続状態を示す状態説明図である。
【図４】 データ転送時間を説明するグラフ図である。
【図５】 この発明の実施の形態２によるバッファ回路
を示す構成図である。
を示す構成図である。
【図６】 この発明の実施の形態３によるバッファ回路
を示す構成図である。
を示す構成図である。
【図７】 第１の期間において、各部の信号レベル及び
各トランジスタの接続状態を示す状態説明図である。
各トランジスタの接続状態を示す状態説明図である。
【図８】 第２の期間において、各部の信号レベル及び
各トランジスタの接続状態を示す状態説明図である。
各トランジスタの接続状態を示す状態説明図である。
【図９】 この発明の実施の形態４によるバッファ回路
を示す構成図である。
を示す構成図である。
【図１０】 演算部８２の詳細を示す構成図である。
【図１１】 各部の信号レベル及び各トランジスタの接
続状態を示す状態説明図である。
続状態を示す状態説明図である。
【図１２】 各部の信号レベル及び各トランジスタの接
続状態を示す状態説明図である。
続状態を示す状態説明図である。
【図１３】 この発明の実施の形態５によるバッファ回
路を示す構成図である。
路を示す構成図である。
【図１４】 従来のバッファ回路を示す構成図である。
【図１５】 第１の期間において、各部の信号レベル及
び各トランジスタの接続状態を示す状態説明図である。
び各トランジスタの接続状態を示す状態説明図である。
【図１６】 第２の期間において、各部の信号レベル及
び各トランジスタの接続状態を示す状態説明図である。
び各トランジスタの接続状態を示す状態説明図である。
３１，３５，７２，７３ 電源、３２ 信号線（第１の
信号線）、３６ 信号線（第２の信号線）、４１ ラッ
チ回路（第１のラッチ回路）、４６ 感知増幅回路、５
１ Ｐ型ＭＯＳトランジスタ（第１のトランジスタ、第
１のＰ型ＭＯＳトランジスタ）、５２ Ｐ型ＭＯＳトラ
ンジスタ（第２のトランジスタ、第２のＰ型ＭＯＳトラ
ンジスタ）、５３，７４ Ｎ型ＭＯＳトランジスタ（第
１のＮ型ＭＯＳトランジスタ）、５４，７５ Ｎ型ＭＯ
Ｓトランジスタ（第２のＮ型ＭＯＳトランジスタ）、５
５ Ｎ型ＭＯＳトランジスタ（第３のトランジスタ、第
３のＮ型ＭＯＳトランジスタ）、５６，５９，６３ グ
ランド、５７ 切替回路（データ転送手段、第１の切替
回路）、５８，６２ インバータ、６０，６４ Ｎ型Ｍ
ＯＳトランジスタ（トランジスタ）、６１ 切替回路
（データ転送手段、第２の切替回路）、６５，７１ ラ
ッチ回路（第２のラッチ回路）、７６ Ｐ型ＭＯＳトラ
ンジスタ（第１のＰ型ＭＯＳトランジスタ）、７７ Ｐ
型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジス
タ）、８１ 切替回路（データ転送手段）、１０１ Ｎ
ＡＮＤゲート（電流遮断手段）、１０２ 制御回路（電
流遮断手段）。
信号線）、３６ 信号線（第２の信号線）、４１ ラッ
チ回路（第１のラッチ回路）、４６ 感知増幅回路、５
１ Ｐ型ＭＯＳトランジスタ（第１のトランジスタ、第
１のＰ型ＭＯＳトランジスタ）、５２ Ｐ型ＭＯＳトラ
ンジスタ（第２のトランジスタ、第２のＰ型ＭＯＳトラ
ンジスタ）、５３，７４ Ｎ型ＭＯＳトランジスタ（第
１のＮ型ＭＯＳトランジスタ）、５４，７５ Ｎ型ＭＯ
Ｓトランジスタ（第２のＮ型ＭＯＳトランジスタ）、５
５ Ｎ型ＭＯＳトランジスタ（第３のトランジスタ、第
３のＮ型ＭＯＳトランジスタ）、５６，５９，６３ グ
ランド、５７ 切替回路（データ転送手段、第１の切替
回路）、５８，６２ インバータ、６０，６４ Ｎ型Ｍ
ＯＳトランジスタ（トランジスタ）、６１ 切替回路
（データ転送手段、第２の切替回路）、６５，７１ ラ
ッチ回路（第２のラッチ回路）、７６ Ｐ型ＭＯＳトラ
ンジスタ（第１のＰ型ＭＯＳトランジスタ）、７７ Ｐ
型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジス
タ）、８１ 切替回路（データ転送手段）、１０１ Ｎ
ＡＮＤゲート（電流遮断手段）、１０２ 制御回路（電
流遮断手段）。
Claims (7)
- 【請求項１】 電源に接続された第１及び第２の信号線
と、一方の出力端子が上記第１の信号線に接続され、他
方の出力端子が上記第２の信号線に接続された第１のラ
ッチ回路と、一方の入力端子が上記第１の信号線と接続
される一方、他方の入力端子が上記第２の信号線と接続
され、第１及び第３のトランジスタを介して一方の入力
端子から流れ込む電流をグランドに流し込むとともに、
第１のトランジスタと等価の抵抗分を有する第２のトラ
ンジスタ及び第３のトランジスタを介して他方の入力端
子から流れ込む電流をグランドに流し込む感知増幅回路
と、上記感知増幅回路における第１及び第２のトランジ
スタの出力側電圧をそれぞれ基準電圧と比較し、その比
較結果に対応する論理信号を第２のラッチ回路の各入力
端子に転送するデータ転送手段とを備えたバッファ回
路。 - 【請求項２】 感知増幅回路は、ソース電極が第１の信
号線に接続され、ドレイン電極がデータ転送手段に接続
された第１のＰ型ＭＯＳトランジスタと、ソース電極が
第２の信号線に接続され、ドレイン電極が上記データ転
送手段に接続された第２のＰ型ＭＯＳトランジスタと、
ドレイン電極が上記第１のＰ型ＭＯＳトランジスタのド
レイン電極と接続され、ゲート電極が上記第２のＰ型Ｍ
ＯＳトランジスタのゲート電極と接続された第１のＮ型
ＭＯＳトランジスタと、ドレイン電極が上記第２のＰ型
ＭＯＳトランジスタのドレイン電極と接続され、ゲート
電極が上記第１のＰ型ＭＯＳトランジスタのゲート電極
と接続された第２のＮ型ＭＯＳトランジスタと、ドレイ
ン電極が上記第１及び第２のＮ型ＭＯＳトランジスタの
ソース電極と接続され、ソース電極がグランドと接続さ
れた第３のＮ型ＭＯＳトランジスタとから構成されたこ
とを特徴とする請求項１記載のバッファ回路。 - 【請求項３】 感知増幅回路は、第１のラッチ回路の各
出力端子が第１及び第２の信号線と絶縁された場合、第
１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に
基準電圧より高い電圧を印加することを特徴とする請求
項２記載のバッファ回路。 - 【請求項４】 データ転送手段は、第１のトランジスタ
の出力側電圧が基準電圧より高い場合には第２のラッチ
回路の一方の入力端子をグランドと絶縁し、基準電圧よ
り低い場合には第２のラッチ回路の一方の入力端子をグ
ランドと接続する第１の切替回路と、第２のトランジス
タの出力側電圧が基準電圧より高い場合には第２のラッ
チ回路の他方の入力端子をグランドと絶縁し、基準電圧
より低い場合には第２のラッチ回路の他方の入力端子を
グランドと接続する第２の切替回路とから構成されたこ
とを特徴とする請求項１項記載のバッファ回路。 - 【請求項５】 第１及び第２の切替回路は、第１又は第
２のトランジスタの出力側の論理を反転するインバータ
と、上記インバータが出力する論理がＬレベルのとき、
第２のラッチ回路の入力端子をグランドと絶縁し、論理
がＨレベルのとき、第２のラッチ回路の入力端子をグラ
ンドと接続するトランジスタとから構成され、第２のラ
ッチ回路は、ソース電極が上記第２の切替回路のインバ
ータの出力端子と接続され、ゲート電極がその第２の切
替回路のトランジスタのドレイン電極と接続された第１
のＮ型ＭＯＳトランジスタと、ソース電極が上記第１の
切替回路のインバータの出力端子と接続され、ゲート電
極がその第１の切替回路のトランジスタのドレイン電極
と接続された第２のＮ型ＭＯＳトランジスタと、ドレイ
ン電極が上記第１のＮ型ＭＯＳトランジスタのドレイン
電極と接続され、ソース電極が電源と接続され、ゲート
電極が上記第２のＮ型ＭＯＳトランジスタのドレイン電
極と接続された第１のＰ型ＭＯＳトランジスタと、ドレ
イン電極が上記第２のＮ型ＭＯＳトランジスタのドレイ
ン電極と接続され、ソース電極が電源と接続され、ゲー
ト電極が上記第１のＮ型ＭＯＳトランジスタのドレイン
電極と接続された第２のＰ型ＭＯＳトランジスタとから
構成されたことを特徴とする請求項４記載のバッファ回
路。 - 【請求項６】 データ転送手段は、比較結果に基づいて
所定の論理演算を実行し、その演算結果に対応する論理
信号を第２のラッチ回路の各入力端子に転送することを
特徴とする請求項１から請求項３のうちのいずれか１項
記載のバッファ回路。 - 【請求項７】 第１又は第２のトランジスタの出力側電
圧の少なくとも一方が基準電圧より低くなると、第１及
び第２のトランジスタを非導通状態に遷移させる電流遮
断手段を設けたことを特徴とする請求項１から請求項６
のうちのいずれか１項記載のバッファ回路。
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| JP04821397A JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
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| US08/890,619 US5926037A (en) | 1997-03-03 | 1997-07-09 | Buffer circuit which transfers data held in a first latch circuit to a second latch circuit |
| KR1019970045838A KR100264626B1 (ko) | 1997-03-03 | 1997-09-04 | 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04821397A JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247847A true JPH10247847A (ja) | 1998-09-14 |
| JP3729965B2 JP3729965B2 (ja) | 2005-12-21 |
Family
ID=12797141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04821397A Expired - Fee Related JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
Country Status (4)
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| US (1) | US5926037A (ja) |
| JP (1) | JP3729965B2 (ja) |
| KR (1) | KR100264626B1 (ja) |
| TW (1) | TW330295B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443643B1 (ko) * | 2002-01-11 | 2004-08-09 | 삼성전자주식회사 | 반도체 집적 회로의 리시버 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2172761B (en) * | 1985-03-18 | 1988-11-09 | Texas Instruments Ltd | Random access memory using semiconductor data storage elements |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5325335A (en) * | 1991-05-30 | 1994-06-28 | Integrated Device Technology, Inc. | Memories and amplifiers suitable for low voltage power supplies |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
-
1997
- 1997-03-03 JP JP04821397A patent/JP3729965B2/ja not_active Expired - Fee Related
- 1997-06-12 TW TW086108149A patent/TW330295B/zh active
- 1997-07-09 US US08/890,619 patent/US5926037A/en not_active Expired - Fee Related
- 1997-09-04 KR KR1019970045838A patent/KR100264626B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| US5926037A (en) | 1999-07-20 |
| KR19980079347A (ko) | 1998-11-25 |
| TW330295B (en) | 1998-04-21 |
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