CN110618748B - 一种逻辑电路及可穿戴电子设备 - Google Patents

一种逻辑电路及可穿戴电子设备 Download PDF

Info

Publication number
CN110618748B
CN110618748B CN201810563416.2A CN201810563416A CN110618748B CN 110618748 B CN110618748 B CN 110618748B CN 201810563416 A CN201810563416 A CN 201810563416A CN 110618748 B CN110618748 B CN 110618748B
Authority
CN
China
Prior art keywords
critical path
logic circuit
power supply
signal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810563416.2A
Other languages
English (en)
Other versions
CN110618748A (zh
Inventor
杨家奇
郭俊涛
黄正乙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810563416.2A priority Critical patent/CN110618748B/zh
Publication of CN110618748A publication Critical patent/CN110618748A/zh
Application granted granted Critical
Publication of CN110618748B publication Critical patent/CN110618748B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

一种逻辑电路及可穿戴电子设备，所述逻辑电路包括多个功能模块，所述逻辑电路对于不包含关键路径的功能模块，其电源端接收第一电源信号；对于包含关键路径的功能模块，其电源端接收第二电源信号；其中，所述第一电源信号的电压值小于所述第二电源信号的电压值。通过本发明提供的技术方案，可以尽可能降低逻辑电路的电源电压，减小逻辑电路的功率消耗。

Description

一种逻辑电路及可穿戴电子设备
技术领域
本发明涉及电子技术领域，具体地涉及一种逻辑电路及可穿戴电子设备。
背景技术
近年来，随着物联网(Internet of Things，简称IOT)技术的迅速发展，IOT产品种类越来越丰富。典型的IOT产品包括智能家居设备和物联网智能穿戴设备(也称为穿戴式电子设备)。随着IOT技术演进，低功耗设计已越来越重要。对于数字系统逻辑电路而言，其功耗公式为P＝CV2f，其中，P表示消耗的功率、C表示该数字系统的负载电容、V表示电源电压、f表示系统工作频率。由功耗公式可知，降低功耗可以从电容、电压、频率三大因素着手，其中，消耗的功率与电源电压的平方成正比，电源电压对数字系统逻辑电路的功耗影响最大。而且，对设计人员而言，负载电容和工作频率一般是不可控的定值。因此，降低电源电压是改善数字系统消耗功率的关键所在。
但是，随着电源电压的持续降低，逻辑电路的延时将持续增大，将导致包含关键路径(Critical Path)的逻辑电路无法工作在系统工作频率上，也即，为保证逻辑电路满足时延要求，电源电压无法持续下降。现有技术中，文献《Reducing Power,Leakage,and Areaof Standard-Cell ASICs Using Threshold Logic Flip-Flops》提出采用模拟电路取代部分数字电路，例如使用模拟电路代替传统的数字逻辑决策电路，并与后端D触发器(DFlip-Flop，简称DFF)结合，形成模数混合电路，以达到降低功耗的效果。
但是，如果不使用模数混合电路，现有的数字系统的逻辑电路的功耗设计仍待加强。
发明内容
本发明解决的技术问题是如何尽可能降低逻辑电路的电源电压，以减小逻辑电路的功率消耗。
为解决上述技术问题，本发明实施例提供一种逻辑电路，包括多个功能模块，所述逻辑电路对于不包含关键路径的功能模块，其电源端接收第一电源信号；对于包含关键路径的功能模块，其电源端接收第二电源信号；其中，所述第一电源信号的电压值小于所述第二电源信号的电压值。
可选的，每个功能模块包括输入级触发器、输出级触发器，以及连接于所述输入级触发器和所述输出级触发器之间的组合电路，其中，对于非关键路径模块，其中的输入级触发器的时钟输入端接收第一时钟信号，所述非关键路径模块为不包含关键路径的功能模块；对于关键路径模块，其中的输入级触发器的时钟输入端接收第二时钟信号，所述关键路径模块为包含关键路径的功能模块；其中，所述第二时钟信号的相位早于所述第一时钟信号的相位。
可选的，所述关键路径模块划分为多种不同的延迟等级，不同延迟等级的功能模块中的关键路径具有不同的延迟，其中，对于不同延迟等级的功能模块，其输入级触发器的时钟输入端接收不同相位的第二时钟信号。
可选的，对于不同延迟等级的功能模块，其关键路径的延迟越大，所述功能模块的输入级触发器的时钟输入端接收的第二时钟信号的相位越早。
可选的，所述触发器为D触发器。
可选的，所述组合电路为一个或多个逻辑门组合形成的电路。
可选的，所述第一电源信号与所述第二电源信号的电压差小于阈值电压，所述阈值电压为所述组合电路中的晶体管的阈值电压。
可选的，所述第二电源信号的电压值等于预设设计规范中的最低电压，所述第一电源信号的电压值小于所述预设设计规范中的最低电压。
为解决上述技术问题，本发明实施例提供一种可穿戴电子设备，包括上述所述的逻辑电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供一种逻辑电路，包括多个功能模块，所述逻辑电路对于不包含关键路径的功能模块，其电源端接收第一电源信号；对于包含关键路径的功能模块，其电源端接收第二电源信号；其中，所述第一电源信号的电压值小于所述第二电源信号的电压值。较之现有的逻辑电路，本发明实施例提供的逻辑电路可以分别为不包含关键路径的功能模块和包含关键路径的功能模块提供不同的电源电压，相比于关键路径模块，非关键路径模块的电源电压，可以采用供电电压值较低的第一电源信号的电源电压，其功耗更低，从而在保证各个功能模块的功能正常运行的前提下，尽量减小所述逻辑电路的功耗。
进一步，每个功能模块包括输入级触发器、输出级触发器，以及连接于所述输入级触发器和所述输出级触发器之间的组合电路，其中，对于非关键路径模块，其中的输入级触发器的时钟输入端接收第一时钟信号，所述非关键路径模块为不包含关键路径的功能模块；对于关键路径模块，其中的输入级触发器的时钟输入端接收第二时钟信号，所述关键路径模块为包含关键路径的功能模块；其中，所述第二时钟信号的相位早于所述第一时钟信号的相位。所述关键路径模块和所述非关键路径模块采用不同相位的时钟信号，使得所述关键路径模块可以提早开始工作，能够更大程度地容忍延迟，从而基于更低的电源电压工作，进一步降低电压、节省功耗。
进一步，所述第一电源信号与所述第二电源信号的电压差小于阈值电压，所述阈值电压为所述组合电路中的晶体管的阈值电压，可以不采用电压转换器，在触发器内部完成高低电平转换。
附图说明
图1是现有的一种逻辑电路的示意性结构框图；
图2是本发明实施例的一种逻辑电路的示意性结构框图；
图3是本发明实施例的又一种逻辑电路的示意性结构框图；
图4是本发明实施例的一种逻辑电路的延迟波形示意图；
图5A是现有的又一种逻辑电路的示意性结构框图；
图5B是本发明实施例的另一种逻辑电路的示意性结构框图；
图6是图5A和图5B显示的逻辑电路的功耗对比示意图。
具体实施方式
如背景技术所言，为保证逻辑电路的关键路径满足时延要求，电源电压难以在关键路径的最低电压基础上继续降低。
本申请的发明人发现，逻辑电路一般包括若干功能模块(如图1左图所示，功能模块A、功能模块B、功能模块C、功能模块D、功能模块E、功能模块F、……)，每个功能模块一般包括输入级DFF、逻辑门形成的组合电路、输出级DFF(如图1右图所示)，以单一时钟信号作为输入时钟信号，并采用单电源信号作为电源电压的输入信号。为兼顾关键路径的时间延迟要求，所述逻辑电路难以在关键路径的最低电压基础上继续降低电压。
本发明实施例提供一种逻辑电路，包括多个功能模块，所述逻辑电路对于不包含关键路径的功能模块，其电源端接收第一电源信号；对于包含关键路径的功能模块，其电源端接收第二电源信号；其中，所述第一电源信号的电压值小于所述第二电源信号的电压值。较之现有的逻辑电路，本发明实施例提供的逻辑电路可以分别为不包含关键路径的功能模块和包含关键路径的功能模块提供不同的电源电压，相比于关键路径模块，非关键路径模块可以采用供电电压值较低的第一电源信号的电源电压，其功耗更低，从而在保证各个功能模块的功能正常运行的前提下，尽量减小逻辑电路的功耗。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例的一种逻辑电路的示意性结构框图。参考图2，所述逻辑电路200可以包括多个功能模块。其中，有的功能模块为包含关键路径的功能模块，如功能模块D；有的功能模块为不包含关键路径的功能模块，如功能模块A、功能模块B、功能模块C、功能模块E、功能模块F，……。典型的逻辑电路中，不包含关键路径的功能模块与包含关键路径的功能模块之比为4:1。所述逻辑电路200有两个或更多个电源电压，与传统单电源电压不同。对每个功能模块而言，可以由两个电源进行供电，也即接收两路电源信号。然而，为减小功耗，如果电压较低的电源可以满足电路工作的电压要求，则该功能模块可以仅接收由电压较低的电源信号即可实现为该功能模块供电。
具体而言，对于不包含关键路径的功能模块(除功能模块D以外的其他功能模块)，其电源端接收第一电源信号；对于包含关键路径的功能模块(功能模块D)，其电源端接收第二电源信号。其中，所述第一电源信号的电压VDD1小于所述第二电源信号的电压VDD2，也即电压VDD1<电压VDD2。所述逻辑电路200接收两路电源信号，可以采用电压值较低的电压VDD1为不包含关键路径的功能模块供电；采用电压值较高的电压VDD2为包含关键路径的功能模块供电。不包含关键路径的功能模块可以突破关键路径的延迟要求，从而获得更低功耗。
作为一个优选实施例，结合图2和图3，逻辑电路200中的一个功能模块30可以包括输入级触发器301、输出级触发器302以及连接于所述输入级触发器和所述输出级触发器之间的组合电路303。其中，电压VDD2为组合电路303及其输入部分(输入级触发器301的后半部分)、输出部分(输出级触发器302的前半部分)提供电源电压，电压VDD1为其余部分提供电源电压，也即输入级触发器301的前半部分和输出级触发器302的后半部分。
其中，所述输入级触发器301和输出级触发器302可以为D触发器，或者，也可以是其他适当类型的触发器。所述组合电路303可以为一个或多个逻辑门组合形成的电路。组合电路303通常是由逻辑门组成的，如与门、或门、非门、同或门、异或门、与非门以及或非门，与非门被称为是万能门，可以构成任意其他门。
在组合电路303中，所有的逻辑门都存在传输延迟时间。关键路径是组合电路中从信号输入到输出的最长路径，这条路径的延迟决定了数字系统能够达到的最短周期，也决定了该数字系统能够达到的最高频率。
参考图3，作为一个非限制性实施例，对于非关键路径模块，也即不包含关键路径的功能模块，其输入级触发器301的时钟输入端可以接收第一时钟信号CLK1，所述第一时钟信号CLK1可以为根据预设设计规范确定的时钟信号。对于关键路径模块，也即包含关键路径的功能模块，其输入级触发器301的时钟输入端可以接收第二时钟信号(图未示出)。之后，输出级触发器302的时钟输入端可以接收第一时钟信号CLK1的反相时钟信号实现信号同步。
具体实施中，所述第二时钟信号的相位可以早于所述第一时钟信号CLK1的相位。所述第二时钟信号相对于所述第一时钟信号CLK1的相位提前量正比于所述关键路径模块和所述非关键路径模块的时延差。
作为又一个非限制性实施例，所述关键路径模块和所述非关键路径模块的时延差为所述关键路径模块中的组合电路303的延迟与所述非关键路径模块中的组合电路303的延迟的差值。其中，所述关键路径模块可以划分为多种不同的延迟等级，不同延迟等级的功能模块中的关键路径具有不同的延迟。对于不同延迟等级的功能模块，其输入级触发器301的时钟输入端可以接收不同相位的第二时钟信号。以图3为例，所述输入级触发器301的时钟输入端接收的第二时钟信号可以为相位不同的时钟信号CLK2、时钟信号CLK3、……、时钟信号CLKN。
结合图3和图4，对逻辑电路的各条路径而言，其产生的时延为输入级触发器301的时延、各个路径(包括关键路径和非关键路径)的延迟和输出级触发器302的启动时间之和的一半。所述功能模块30产生的时延为输入级触发器301的延迟、组合电路303的关键路径延迟和输出级触发器302的启动时间之和。为减小关键路径延迟，可以提前所述关键路径模块的时钟信号的相位，以容忍关键路径的延迟。
图5A是现有的又一种逻辑电路的示意性结构框图，如图5A所示，现有的逻辑电路40中，无论是关键路径模块还是非关键路径模块，均采用单相位同一时钟信号CLKDFF_IN作为时钟输入端的时钟信号。
图5B是本发明实施例的另一种逻辑电路的示意性结构框图。如图5B所示，在本发明实施例的逻辑电路50采用两相位时钟信号。其中，关键路径模块采用时钟信号CLKDFF_IN_2作为时钟输入端的输入信号，非关键路径模块采用时钟信号CLKDFF_IN作为时钟输入端的输入信号。
以图5A所示的现有的逻辑电路为例进行仿真时，其电源电压为单电源，时钟信号为单相位时钟信号，最低电源电压VDDmin＝1V。以图5B所示的本发明实施例的逻辑电路为例进行仿真时，包括两个电源电压：电压VDD1，可以为包含非关键路径的功能模块供电；电压VDD2，可以为包含关键路径的功能模块供电。结合图3和图5B，非关键路径模块没有关键路径延迟要求的限制，电压VDD1的电压达到最小值可以降低至0.81V。
表1给出了基于单电源和双电源供电的功能模块的仿真结果。现有的逻辑电路的最低电压为VDDmin＝1V。而在本发明实施例的逻辑电路中，因包含两个电源电压，为非关键路径模块供电的电压VDD1可以降到比VDDmin更低的电压。
表1
VDD1/VDD2(V) 平均功率(mW) 减小比
单电源 1 20.3
双电源 0.81 13.3 34.66％
在最低电源电压VDDmin＝1V时，如果继续调降电压VDD2，将导致该逻辑电路的延迟增加，无法满足关键路径的延迟要求，逻辑电路无法正常工作。也即，为使现有的单电源的逻辑电路正常工作，电压VDD2受限于少数包含关键路径的功能模块，最低只能降到1V。而本发明实施例提供的逻辑电路引入双电源，为满足关键路径的延迟要求无法继续降低电压为关键路径模块提供电压的电压VDD2降至VDDmin＝1V后不再降低电压，但为非关键路径模块提供电压的电压VDD1可以降至0.81V，功耗降低34.66％。
表2
时钟相位 VDD1(V) VDD2(V) 功率(mW) 减小比
单电源 单相位 1 1 40.1
双电源 单相位 0.81 1 38.9 2.95％
双电源 多相位 0.81 0.93 33.5 16.4％
进一步，表2给出了输入级触发器采用多相位时钟信号(两个相位时钟信号)时的仿真结果。对于包含关键路径的功能模块，输入级DFF采用多相位时钟信号，允许关键路径模块采用更早相位的时钟信号，使得输入级DFF可以更早输出时钟信号，弥补关键路径产生的更大延迟。
多相位时钟信号既可以使逻辑电路工作在更高的时钟频率下，容忍关键路径产生的延迟，又可以进一步降低电压VDD2。仿真结果显示，在图5B的逻辑电路中，电压VDD2可以降低到0.93V，功耗降低16.4％。可见，在时钟频率固定的情况下，采用多相位时钟可以使逻辑电路容忍更大的延迟，并节省功耗。
综上所述，对不同的逻辑电路，可以达到不同的功耗降低效果。如表3和图6所示，当逻辑电路初始化时，现有的逻辑电路与本发明实施例提供的逻辑电路的功耗是相同的，但在正常工作时，关键路径模块可以节省16.4％的功耗，非关键路径模块可以节省34.5％的功耗。在典型场景下，即关键路径模块占全部功能模块的20％，非关键路径模块占全部功能模块的80％时，所述逻辑电路的平均功耗可以节省30.9％。
表3
逻辑电路 平均功耗 减小比例
初始化阶段 100％ 0
全部为关键路径模块 83.6％ 16.4％
非关键路径模块占比为80％ 69.1％ 30.9％
全部为非关键路径模块 65.5％ 34.5％
进一步，当逻辑电路包含双电源电压时，如果所述第一电源信号与所述第二电源信号的电压差小于阈值电压，则不需要电压转换器，在触发器内部就可以完成高低电平转换。其中，所述阈值电压为所述组合电路中的晶体管的阈值电压。
进一步，如果所述第一电源信号与所述第二电源信号的电压差超过所述阈值电压，则可以在两个功能模块之间连接有电压转换器。
本发明实施例还公开了一种可穿戴电子设备，包括以上所述的逻辑电路。其中，所述可穿戴电子设备可以是无线手表、手环、蓝牙耳机等IOT设备，也可以是其它物联网设备。采用本发明实施例提供的逻辑电路，可以延长可穿戴电子设备的工作时间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种逻辑电路，包括多个功能模块，其特征在于，
对于不包含关键路径的功能模块，其电源端接收第一电源信号；
对于包含关键路径的功能模块，其电源端接收第二电源信号；
其中，所述第一电源信号的电压值小于所述第二电源信号的电压值；
每个功能模块包括输入级触发器、输出级触发器，以及连接于所述输入级触发器和所述输出级触发器之间的组合电路，其中，
对于非关键路径模块，其中的输入级触发器的时钟输入端接收第一时钟信号，所述非关键路径模块为不包含关键路径的功能模块；
对于关键路径模块，其中的输入级触发器的时钟输入端接收第二时钟信号，所述关键路径模块为包含关键路径的功能模块；
其中，所述第二时钟信号的相位早于所述第一时钟信号的相位，所述第二时钟信号相对于所述第一时钟信号的相位提前量正比于所述关键路径模块和所述非关键路径模块的时延差；
输出级触发器的时钟输入端接收第一时钟信号的反相时钟信号。
2.根据权利要求1所述的逻辑电路，其特征在于，所述关键路径模块划分为多种不同的延迟等级，不同延迟等级的功能模块中的关键路径具有不同的延迟，其中，对于不同延迟等级的功能模块，其输入级触发器的时钟输入端接收不同相位的第二时钟信号。
3.根据权利要求2所述的逻辑电路，其特征在于，对于不同延迟等级的功能模块，其关键路径的延迟越大，所述功能模块的输入级触发器的时钟输入端接收的第二时钟信号的相位越早。
4.根据权利要求2所述的逻辑电路，其特征在于，所述触发器为D触发器。
5.根据权利要求1至4任一项所述的逻辑电路，其特征在于，所述组合电路为一个或多个逻辑门组合形成的电路。
6.根据权利要求1至4任一项所述的逻辑电路，其特征在于，所述第一电源信号与所述第二电源信号的电压差小于阈值电压，所述阈值电压为所述组合电路中的晶体管的阈值电压。
7.根据权利要求1所述的逻辑电路，其特征在于，所述第二电源信号的电压值等于预设设计规范中的最低电压，所述第一电源信号的电压值小于所述预设设计规范中的最低电压。
8.一种可穿戴电子设备，其特征在于，包括权利要求1至7任一项所述的逻辑电路。
CN201810563416.2A 2018-06-04 2018-06-04 一种逻辑电路及可穿戴电子设备 Active CN110618748B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810563416.2A CN110618748B (zh) 2018-06-04 2018-06-04 一种逻辑电路及可穿戴电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810563416.2A CN110618748B (zh) 2018-06-04 2018-06-04 一种逻辑电路及可穿戴电子设备

Publications (2)

Publication Number Publication Date
CN110618748A CN110618748A (zh) 2019-12-27
CN110618748B true CN110618748B (zh) 2021-02-09

Family

ID=68919819

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810563416.2A Active CN110618748B (zh) 2018-06-04 2018-06-04 一种逻辑电路及可穿戴电子设备

Country Status (1)

Country Link
CN (1) CN110618748B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174828A (zh) * 2006-10-10 2008-05-07 阿尔特拉公司 具有开关选通门电路电平变换器的可编程多电源区
CN101192825A (zh) * 2006-12-01 2008-06-04 松下电器产业株式会社 半导体装置
CN101277109A (zh) * 2007-03-30 2008-10-01 阿尔特拉公司 可配置的时间借用触发器
CN102075178A (zh) * 2010-10-15 2011-05-25 北京工业大学 用于低功耗vlsi的最优门控向量双阈值多米诺电路
CN102609563A (zh) * 2012-01-11 2012-07-25 中国科学院计算技术研究所 Sram型fpga的低功耗设计方法
CN102902347A (zh) * 2012-09-28 2013-01-30 宁波大学 一种片上系统的低功耗电压岛划分方法
CN106293003A (zh) * 2016-08-05 2017-01-04 广东工业大学 一种基于aov网关键路径查询的异构系统动态功耗优化方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174828A (zh) * 2006-10-10 2008-05-07 阿尔特拉公司 具有开关选通门电路电平变换器的可编程多电源区
CN101192825A (zh) * 2006-12-01 2008-06-04 松下电器产业株式会社 半导体装置
CN101277109A (zh) * 2007-03-30 2008-10-01 阿尔特拉公司 可配置的时间借用触发器
CN102075178A (zh) * 2010-10-15 2011-05-25 北京工业大学 用于低功耗vlsi的最优门控向量双阈值多米诺电路
CN102609563A (zh) * 2012-01-11 2012-07-25 中国科学院计算技术研究所 Sram型fpga的低功耗设计方法
CN102902347A (zh) * 2012-09-28 2013-01-30 宁波大学 一种片上系统的低功耗电压岛划分方法
CN106293003A (zh) * 2016-08-05 2017-01-04 广东工业大学 一种基于aov网关键路径查询的异构系统动态功耗优化方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"低功耗SoC设计关键技术研究";储著飞;《中国博士学位论文全文数据库 信息科技辑》;20150315(第03期);正文1.1节 *
储著飞."低功耗SoC设计关键技术研究".《中国博士学位论文全文数据库 信息科技辑》.2015,(第03期), *

Also Published As

Publication number Publication date
CN110618748A (zh) 2019-12-27

Similar Documents

Publication Publication Date Title
US10491217B2 (en) Low-power clock gate circuit
US9876486B2 (en) Clock gated flip-flop
US20180062658A1 (en) Integrated clock gate circuit with embedded nor
CN103795393A (zh) 状态保持电源门控单元
US20110254605A1 (en) High speed dual modulus prescaler
CN107077163B (zh) 时钟相位对齐
CN110618748B (zh) 一种逻辑电路及可穿戴电子设备
US11398814B2 (en) Low-power single-edge triggered flip-flop, and time borrowing internally stitched flip-flop
US10418975B2 (en) Low clock supply voltage interruptible sequential
CN110120805B (zh) 逻辑功能块、逻辑电路、集成电路及电子装置
Sung et al. A novel CMOS double-edge triggered flip-flop for low-power applications
US20180115306A1 (en) Low power master-slave flip-flop
US7447099B2 (en) Leakage mitigation logic
US8482333B2 (en) Reduced voltage swing clock distribution
Islam et al. Drive-strength selection for synthesis of leakage-dominant circuits
Asthana et al. Power efficient d flip flop circuit using mtcmos technique in deep submicron technology
Yadav et al. Performance comparison of ONOFIC and LECTOR based approaches for Leakage Power Reduction
Esmaeili et al. Integrated power and clock distribution network
TWI420823B (zh) High - speed dual - mode remover
KR102499010B1 (ko) 로직 블록의 데이터를 유지시키기 위한 파워 게이팅 회로
CN110071710B (zh) 用于保持逻辑块中的数据的电源门控电路
Singh et al. A high performance flip flop for low power low voltage systems
Wang et al. A 0.5 V True-Single-Phase 16T Flip-Flop in 180-nm CMOS for IoT Applications
US9646123B2 (en) Standard cell design with reduced cell delay
Patel et al. Low power SOC design Techniques

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant