KR20020034884A - 레벨변환회로 및 반도체집적회로 - Google Patents

Abstract

본 발명은 레벨변환회로 및 반도체집적회로에 관한 것으로서, 종래의 레벨변환회로는 출력신호의 로우레벨에서 하이레벨로의 변화가 하이레벨에서 로우레벨로의 변화에 비하여 느리기 때문에, 이와 같은 레벨변화회로에서의 신호를 받는 측의 회로에 있어서는 느린 쪽의 신호의 타이밍에 맞추어서 신호를 변환하지 않으면 되지않으므로 타이밍의 설계가 복잡하고 신호전달에 시간이 걸리고 시스템의 고속화가 방해받는 과제점에 있어서, 입력신호와 동상의 레벨변환된 신호와 그 역상의 신호를 출력하는 레벨시프트회로(12)와, 상기 레벨시프트회로의 출력신호 가운데 빠른 쪽에응답하여 출력신호를 생성하는 후단계 회로(14)에 의해 레벨변환회로를 구성하고, 후단계 회로에는 제 1 전압단자와 제 2 전압단자와의 사이에 2개의 p채널형 MOS트랜지스터(Qp 5, Qp 6)와 2개의 n채널형 MOS트랜지스터(Qn 5, Qn 6)가 직렬로 접속된 인버터회로를 이용하여, 이 가운데 한조를 입력용 트랜지스터로서 남는 한조의 트랜지스터에는 레벨시프트회로의 출력신호에 의거하여 피드백을 주어 다음 변화에 신속하게 응답할 수 있도록 구성한 기술을 제공한다.

Description

레벨변환회로 및 반도체집적회로{LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRTUIT}

본 발명은, 반도체집적회로 또는 레벨변환회로에 관한 것으로 예를들면, 내부신호의 진폭과 외부신호의 진폭이 다른 반도체집적회로의 인터페이스회로에 이용하기에 유효한 기술에 관한 것이다.

종래, 진폭이 작은 신호를 진폭이 큰 신호로 변환하는 회로로서, 예를들면 일본국특개평5-343979호에 개시되어 있는 도 10에 나타나는 바와 같은 레벨 변환회로가 있다. 도 10의 회로는 VDD(예를들면 1.5V)를 전원전압으로 하고 입력신호(IN)를 반전하는 인버터(INV 0)와 VDD보다 높은 VDD2(예를들면 3.3V)를 전원전압으로 하여, 상기 인버터로 반전된 신호/IN가 반전되기 전의 신호 IN을 입력하는 래치회로(LT)로 이루어지고 래치회로(LT)는 2개의 p채널 MOSFET(Qp0, Qp2)와 한개의 n채널 MOSFET Qn1이 직렬로 접속된 CMOS 인버터(INV 1) 및 2개의 P채널 MOSFET(Qp1, Qp3)과 한개의 n채널 MOSFET(Qn2)가 직렬로 접속된 CMOS인버터(INV 2)의 출력단자가 상호 다른쪽 인버터의 MOSFET(Qp2, Qp3)의 게이트로 접속되어 구성되어 있다.

도 10의 레벨변환회로는, 0 ~ 1.5V 진폭의 입력신호(IN)가 로우레벨에서 하이레벨로 변화하면 MOSFET(Qn1)가 오프상태로부터 온상태로 즉시 이행하기 위한 출력신호(OUT)는 3.3V와 같은 VDD 2에서 접지전위(0V)로 변화하지만 입력신호(IN)가 하이레벨에서 로우레벨로 변화하는 경우는 반전신호/IN에 의해 MOSFET(Qn2)가 온되어 인버터(INV2)의 출력이 로우레벨로 변화하고, MOSFET(Qp2)가 오프상태에서 온상태로 이행되어 초기 출력신호(OUT)가 접지전위(0V)에서 3.3V와 같은 VDD 2로 변화한다.

그리하여, 종래의 레벨변환회로는 출력신호의 로우레벨에서 하이레벨로 변화가 하이레벨에서 로우레벨로의 변화에 비하여 늦어진다. 그 결과, 이와 같은 레벨변환회로에서의 신호를 받는 측의 회로에 있어서는 느린신호의 타이밍에 맞추어서 신호를 변환해야만 하기 때문에 타이밍의 설계가 불편하며 신호의 전달에 시간이 걸리고 시스템의 고속화가 방해받는 문제점이 있다.

이 발명의 목적은, 출력신호의 로우레벨에서 하이레벨로의 변화가 하이레벨에서 로우레벨로의 변화가 거의 비등한 레벨변환회로를 제공하는 것이다.

이 발명의 다른 목적은, 내부에 진폭이 다른 2종류의 신호전송경로를 가지는 반도체집적회로에 있어서의 신호전송속도의 고속화를 가능하게 하는 반도체집적회로기술을 제공하는 것이다.

이 발명의 또 다른 목적은, 레벨변환회로를 입출력부에 갖추고 진폭이 작은 내부신호에 의거하여 진폭이 큰 신호를 형성하여 출력하는 반도체집적회로를 이용한 시스템의 고속화를 가능하게 하는 것이다.

이 발명의 상기 및 그 외 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

본 원에 개시되는 발명가운데 대표적인 것의 개요를 설명하면 하기와 같다.

즉, 입력신호와 동상의 레벨변환된 신호와 그 역상의 신호를 출력하는 레벨시프트회로와, 상기 레벨시프트회로의 출력신호 가운데 빠른 쪽에 응답하여 출력신호를 생성하는 후단계회로에 의해 레벨변환회로를 구성하고, 후단계회로는, 제 1 전압단자와 제 2 전압단자와의 사이에 2개의 p채널형 MOS트랜지스터와 2개의 n채널형 MOS트랜지스터가 직렬로 접속된 인버터회로를 이용하여 이 가운데 한조를 입력용 트랜지스터로서 남는 한조의 트랜지스터에는 레벨시프트회로의 출력신호에 의거하여 제어를 주어 다음 변화에 빠르게 응답할 수 있도록 구성한 것이다.

본원의 제 1 발명에 관한 레벨변환회로는 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추는 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추는 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2출력단자를 포함하는 제 1 회로와, 제 1 전압단자와 제 2 전압단자와의 사이에 그 소스 드레인경로가 직렬로 접속된 제 1 p채널형 MOS트랜지스터, 제 2 p채널형 MOS트랜지스터, 제 1 n채널형 MOS트랜지스터, 제 2 n채널형 MOS트랜지스터를 갖추고, 상기 제 1 p채널형 MOS트랜지스터의 드레인 및 상기 제 1 n채널형 MOS트랜지스터의 드레인이 제 3 출력단자에 접속된 제 2 회로를 구비하고, 상기 제 2 회로는, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하도록 한 것이다.

상기 한 수단에 의하면, 제 1 회로에서 출력되는 상호보조신호 가운데 신호레벨의 변화가 빠른 신호의 신호변화에 의거하여 제 2 회로가 출력신호를 형성하여 출력하기 때문에 입력신호의 상승시는 물론 하강시에도 출력신호가 빠르게 변화하도록 이루어지고 신호의 전송속도를 저하할 필요 없이 소진폭의 신호를 큰 진폭의신호로 변환하여 전송하는 것이 가능하다.

또한, 바람직하게는, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호를 지연하여 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는, 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터로 제어를 주는 지연수단을 설치한다. 상기에 의해, 제 2 회로를 다음의 신호변화에 빠르게 응답할 수 있는 상태로 이행시켜 신호의 전송속도를 고속화하는 것이 가능하다.

또한, MOS트랜지스터의 게이트단자에 입력된 신호에 따라서, 상기 MOS트랜지스터의 소스 혹은 드레인단자에서 상기 게이트 입력신호에 따른 신호가 출력되는 회로를 1단으로 정의한 경우, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 동일해지도록 구성한다. 상기에 의해, 입력신호와 동상신호와 역상신호가 제 2 회로에 도달하는 시간이 거의 비등해지고 입력신호의 상승시는 물론이고 하강시에도 출력신호가 빠르게 변화하도록 이루어지고, 다른 진폭의 신호의 전송속도를 고속화하는 것이 가능하다.

또한, 상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호의 변화에 따라서 상기 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터의 상태가 변화하도록 구성한다. 상기에 의해, 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터의 게이트사이즈를 작게하여 전단계의 회로에 대한 부하용량을 작게하는 것이 가능하고, 제 2 신호 및 제 3 신호의 변화를 신속하게 할 수 있다.

상기 제 1 p채널형 MOS트랜지스터와 제 2 n채널형 MOS트랜지스터의 각각의 배열에 풀업(pull-up)용의 고저항소자와 풀다운(pull-down)용의 고저항소자를 접속한다. 상기에 의해, 제 2 회로가 두개의 논리한계치값을 갖고 입력신호가 로우레벨에서 하이레벨로 변화하는 경우는 논리한계치값이 저하되며 입력신호가 하이레벨에서 로우레벨로 변화하는 경우는 논리한계치값이 높아져 출력신호의 변화가 한층 빨라진다.

상기 제 2 p채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율보다 상기 제 1 p채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율이 커지도록 설정되고, 상기 제 1 n채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율보다 상기 제 2 n채널형 MOS트랜지스터의 게이트폭과 게이트길이의 비율이 커지도록 설정한다. 상기에 의해, 제 2 p채널형 MOS트랜지스터와 제 1 n채널형 MOS트랜지스터에 대해서 저항성부하로서 작용하는 제 1 p채널형 MOS트랜지스터와 제 2 n채널형 MOS트랜지스터의 온저항을 저하하는 것이 가능하고 출력신호의 변화가 한층 빨라진다.

또한, 상기 제 1 신호를 논리반전하는 제 1 인버터를 구비하고, 상기 제1 회로는 상기 제 1 인버터의 출력신호를 받는 제 2 입력단자를 갖추고, 상기 제 1 입력단자 및 제 2 입력단자에 각각 게이트단자가 접속된 제 3 n채널형 MOS트랜지터및 제 4 n채널형 MOS트랜지스터와, 상기 제 3 n채널형 MOS트랜지스터와 소스 드레인 경로가 직렬로 접속되는 게이트단자에 상기 제 4 n채널형 MOS트랜지스터의 드레인단자가 접속된 제 3 p채널형 MOS트랜지스터와, 상기 제 4 n채널형 MOS트랜지스터와 소스드레인의 경로가 직렬로 접속된 게이트단자에 상기 제 3 n채널형 MOS트랜지스터의 드레인단자가 접속된 제 4 p채널형 MOS트랜지스터로 구성되고, 상기 제 4 n채널형 MOS트랜지스터의 드레인단자에 상기 제 1 출력단자가 접속되고, 상기 제 3 n채널형 MOS트랜지스터의 드레인단자에 상기 제 2 출력단자가 접속되고, 상기 제 1 출력단자에는 상기 제 2 신호를 논리반전하는 제 2 인버터가 접속되도록 한다. 상기에 의해, 제 1 회로는 n채널형 MOS트랜지스터로 제 1 신호와 그 반전신호를 받고 출력신호인 제 2 신호와 제 3 신호를 고속으로 로우레벨로 변화시키도록 동작하게 되므로 제 1 회로에서 제 2 회로로의 신호변화의 전달이 빨라진다.

또한, 상기 제 2 회로는, 상기 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터가 상기 제 1 회로로부터 출력되는 상기 제 2 신호 또는 상기 제 2 인버터의 출력신호 가운데 변화가 빠른 쪽의 신호변화에 따라서 상태가 변화하도록 구성한다. 상기에 의해 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터의 게이트상이즈를 작게하여 전단계의 회로에 대한 부하용량을 작게하는 것이 가능하고 제 2 신호 및 제 3 신호의 변화를 빠르게 하는 것이 가능하다.

상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 2 인버터의 출력신호 가운데 변화가 느린쪽의 신호변화에 따라서, 상기 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터에 제어를 주는 제 3 인버터를 설치한다. 상기에 의해, 제 2 회로에서 출력되는 제 4 신호가 변화한 후에 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터가 신속하게 온 또는 오프상태로 이행되어 다음의 신호변화에 대응하는 준비를 실행할 수 있다.

또한, 상기 제 1회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호 가운데 변화가 느린쪽의 신호변화에 따라서, 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는 상기 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터를 제어하는 신호를 생성하는 지연수단을 설치한다. 상기에 의해 제 2 회로에서 출력되는 제 4 신호가 변화한 후에 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는 상기 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터가 신속하게 온 또는 오프상태로 이행되어 다음의 신호변화에 대응하는 준비를 실행할 수 있다.

또한, 상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호가운데 변화가 빠른 쪽의 신호변화에 응답하여 상기 제 1 p채널형 MOS트랜지스터 또는 제 2 채널형 MOS트랜지스터의 상태가 변화하도록 구성하여도 용이하다. 상기에 의해 제 1 p채널형 MOS트랜지스터와 제 2 n채널형 MOS트랜지스터가 기판바이어스 효과로 한계치값이 변화하여 출력신호의 변화가 느리게 되는 것을 회피할 수 있다.

본 원의 제 2 발명에 관한 레벨변환회로는, 제 1 신호 진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여, 상기 제 2 신호진폭을 가지는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고, 상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호와 그 역상의 신호를 각각 받고 신호변화의 방향에 따라서 상기 제 4 신호변화가 빨라지도록 논리한계치가 변화하도록 한 것이다.

상기한 수단에 의하면, 신호변화의 방향에 따라서 상기 제 4 신호의 변화가 빠르도록 논리한계치가 변화하기 때문에 입력신호의 상승시는 물론 하강시에도 출력신호가 신속하게 변환하도록 이루어지고 신호 전송속도를 하강하는 경우 없이 소진폭의 신호를 진폭의 신호를 크게 변환하여 전송할 수 있다.

또한, 바람직하게는 상기 제 2 회로는, 제 1 전압단자와 제 2 전압단자와의 사이에 그 소스 드레인 경로가 직렬로 접속된 제 1 p채널형 MOS트랜지스터, 제 2 p채널형 MOS트랜지스터, 제 1 n채널형 MOS트랜지스터, 제 2 n채널형 MOS트랜지스터를 갖추고, 상기 제 1 p채널형 MOS트랜지스터의 드레인 및 상기 제 1 n채널형 MOS트랜지스터의 드레인이 제 3 출력단자에 접속되며 제 2 p채널형 MOS트랜지스터와 제 1 n채널형 MOS트랜지스터의 배열에 각각 고저항소자가 접속되고, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호를 지연하여 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는, 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터에 제어를 주는 지연수단을 구비하도록 한다.

상기에 의해, 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터의 게이트사이즈를 작게하여 전단계의 회로에 대한 부하용량을 작게하는 것이 가능하고, 제 2 신호 및 제 3 신호의 변화를 빠르게 할 수 있으며, 제 2 회로에서 출력되는 제 4 신호가 변화 한 후에 제 2 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터가 신속하게 온 또는 오프상태로 이행되어 다음의 신호변화에 대응하는 준비가 실행될 수 있다.

본 원의 제 3 발명에 관한 레벨변환회로는, 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고, MOS트랜지스터의 게이트단자에 입력된 신호에 따라서 상기 MOS트랜지스터의 소스 혹은 드레인단자에서 상기 게이트입력신호에 따른 신호가 출력되는 회로를 1단으로 정의한 경우, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는회로단수와, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 4단계 이하가 되도록 구성한 것이다.

상기한 수단에 의하면, 상기 제 1 회로의 제 1 출력단자에서 출력되는 상호보조 신호가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 제 2 회로가 출력신호를 형성하여 출력하기 때문에, 입력신호의 상승시는 물론 하강시에도 출력신호가 신속하게 변화하도록 이루어지고, 신호의 전송속도를 하강하는 경우 없이소진폭의 신호를 대진폭의 신호로 변환하여 전송하는 것이 가능하고, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와, 상기 제 1 회로의상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 4단이하이기 때문에 신호전달이 고속으로 실 행된다.

본원의 제 4 발명에 관한 레벨변환회로는, 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고, MOS트랜지스터의 게이트단자에 입력된 신호에 따라서 상기 MOS트랜지스터의 소스 혹은 드레인단자에서 상기 게이트입력신호에 따른 신호가 출력되는 회로를 1단으로 정의한 경우, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 3단이 되도록 구성한 것이다.

상기한 수단에 의하면, 제 1 회로에서 출력되는 상호보조 신호가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 제 2 회로가 출력신호를 형성하여 출력하기 때문에, 입력신호의 상승시는 물론 하강시에도 출력신호가 신속하게 변화하도록 이루어지고, 신호의 전송속도를 하강하는 경우 없이 소진폭의 신호를 대진폭의 신호로 변환하여 전송하는 것이 가능하고, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와, 상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 3단이기 때문에 신호전달이 한층 고속으로 실행된다.

본 원의 제 5 발명은, 내부회로에서는 제 1 진폭으로 신호가 전송되고, 외부의 다른 장치와의 사이에서는 상기 제 1 진폭보다 큰 제 2 진폭으로 신호의 송수신이 실행되는 반도체집적회로에 있어서, 상기 제 2 진폭의 신호가 출력되는 외부단자에 접속된 입출력회로에 상기 기술한 바와 같은 구성을 갖추는 레벨변환회로를 설치한 것이다. 상기에 의해, 내부회로는 진폭이 작은 신호로 고속동작하고, 다른 장치와의 사이는 진폭이 큰 신호로 데이터의 송수신을 실행하는 반동체 회로를 이용한 시스템의 고속화가 가능해진다.

또한, 바람직하게는, 제 2 진폭의 신호가 입력되는 외부단자에 접속된 입출력회로에, 제 2 진폭의 신호를 제 1 진폭의 신호로 변환하는 역레벨 변환회로를 설치한다. 상기에 의해, 다른 장치에서 공급되는 진폭이 큰 신호를 내부회로에 적합한 진폭이 작은 신호로 변환하여 내부회로에 공급하는 것이 가능하다.

본 원의 제 6 발명은, 제 1 신호진폭을 가지는 제 1 신호를 받는 제 1 입력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와, 상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호 가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여, 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비한 제 1 레벨변환회로와, 상기 제 1 회로와 동일형식의 회로로 이루어지는 제 2 레벨변환회로를 설치한 것이다. 제 2 레벨변환회로는 제 1 레벨변환회로보다 구성소자가 작으므로 요구되는 신호의 전송속도에 따라서 제 1 레벨변환회로와 제 2 레벨변환회로를 구분하는 것에 의해 고속성과 점유면적의 저감을 쌍방 동시에 달성할 수 있다.

또한, 바람직하게는, 상기 제 1 레벨변환회로는 통상의 동작신호를 전송하는 경로에 설치되고, 상기 제 2 레벨변환회로는 테스트계의 신호를 전송하는 경로에 설치하도록 한다. 테스트계의 신호는 전송속도의 고속성이 요구되지 않으므로 상기 제 2 레벨변환회로를 테스트계의 신호를 전송하는 경로에 설치하는 것에 의해 점유면적의 저감을 도모하는 것이 가능하다.

도 1 은 본 발명에 관한 승강압형의 레벨변환회로의 제 1 실시예를 나타내는 회로도이다.

도 2 는 제 1 레벨변환회로내의 신호의 타이밍을 나타내는 타이밍챠트이다.

도 3 은 제 1 레벨변환회로의 출력단계의 동작상태를 나타내는 회로설명도이다.

도 4 는 본 발명에 관한 레벨변환회로의 제 1 실시예를 나타내는 회로도이다.

도 5 는 본 발명에 관한 승강압형의 레벨변환회로의 제 2 실시예를 나타내는 회로도이다.

도 6 은 본 발명에 관한 레벨변환회로의 제 2 실시예를 나타태는 회로도이다.

도 7 은 본 발명에 관한 레벨변환회로를 쌍방향 버퍼회로에 응용한 경우의 구성예를 나타내는 논리구성도이다.

도 8 은 본 발명에 관한 레벨변환회로를 출력버퍼회로에 응용한 경우의 구성예를 나타내는 논리구성도이다.

도 9 는 입력버퍼회로를 구성하는 하강압형의 레벨변환회로의 예를 나타내는 회로도이다.

도 10 은 종래의 승강압형 레벨변환회로의 일례를 나타내는 회로도이다.

도 11 은 실시예의 레벨변환회로 및 종래의 레벨변환회로를 시뮬레이션 한 결과 구해진 입출력신호의 파형도이다.

도 12 는 도 7의 쌍방향 버퍼회로를 구성하는 각 논리게이트와 소자의 반도체 칩상으로의 레이아웃의 일례를 나타내는 레이아웃 구성도이다.

도 13 은 본 발명을 적용한 레벨변환회로를 구성하는 소자의 레이아웃의 일례를 나타내는 레이아웃 구성도이다.

<주요부분을 나타내는 도면부호의 설명>

11 : 초기단계의 인버터 12 : 레벨시프트단계

13 : 인버터 14 : 출력단계

15 : 지연단계 16 : 출력래치단계

21a ~ 21c : 내부회로 22a, 22b : 레벨변환회로

23 : 외부단자(입출력패드) 24a, 24b : 출력용 MOSFET

25a ~ 25d : 논리게이트회로 30 : 입력버퍼(하강압형 레벨변환회로)

이하, 본 발명의 적절한 실시예를 도면에 의거하여 설명한다.

도 1은 본 발명에 관한 레벨변환회로의 제 1 실시예를 나타낸다. 도 1에 있어서, MOSFET를 표기하는 신호의 게이트단자에 원이 형성되어 있는 것은 p채널형 MOSFET이고, 원이 형성되어 있지 않는 것은 n채널형 MOSFET이다.

도 1의 레벨변환회로는 입력신호(IN)를 반전하는 초기 단계의 인버터(11)와 상기 인버터(11)에서 반전된 신호(/IN)와 반전되기 전의 신호(IN)를 입력으로 하는 래치회로형의 레벨 시프트단계(12)와 상기 레벨 시프트단계(12)의 반전출력 노이드(n1)측의 신호를 반전하는 인버터(13)와 상기 인버터(13)의 출력신호와 상기 레벨시프트단계(12)의 비반전 출력노이드(n2)측의 신호를 입력으로 하는 인버터형의 출력단계(14)와 상기 출력단계(14)와 상기 출력단계(14)의 입력신호를 지연하여 출력단계(14)에 제어를 주는 지연단계(15)으로 구성되어 있다.

상기 인버터(11)는 VDD(예를들면 1.5V)를 전원전압으로 하고 상기 레벨시프트단계(12)는 VDD보다 높은 VDD2(예를들면 3.3V)를 전원전압으로 하고 있다. 레벨시프트단계(12)보다 후단계에 있는 인버터(13)와 출력단계(14)와 지연단계(15)도레벨시프트단계(12)와 동일한 VDD2(예를들면 3.3V)를 전원전압으로 하고 있다.

레벨시프트단계(12)는 p채널 MOSFET(Qp2)와 n채널 MOSFET(Qn2)가 직렬로 접속된 P-MOS부하형의 인버터(INV 1) 및 P채널 MOSFET(Qp 3)와 n채널 MOSFET(Qn 3)가 직렬로 접속된 P-MOS부하형의 인버터(INV 2)로 이루어지고, 인버터(INV 1, INV 2)의 출력노이드(n1, n2)가 상호 다른편의 인버터 p채널 MOSFET(Qp3, Qp2)의 게이트단자에 접속되어 n채널 MOSFET(Qn2, Qn3)의 게이트단자에는 입력신호(IN)와 그것을 인버터(11)에서 반전한 신호(/IN)가 인가되어 있다.

그리고, 본 실시예에 있어서는 레벨시프트단계(12)를 구성하는 MOSFET(Qp2, Qn2, Qp3, Qn3)은 p채널 MOSFET(Qp2, Qp3)의 게이트폭(Wp2)과 n채널 MOSFET(Qn2, Qn3)의 게이트폭(Wn2)과의 비율 Wp2 : Wn 2 및 Wp 3 : Wn 3이 각각 1 : 15와 같이 Wn 2, Wn 3이 Wp2, Wp3보다 각각 커지도록 설계되어 있다. 상기에 의해, 레벨시프트단계(12)는 그 출력노이드(n1, n2)의 전위의 하강이 상승보다 고속으로 실행되도록 된다.

또한, 이 실시예에서는 MOSFET(Qp 2, Qn 2, Qp 3, Qn 3)은 게이트길이가 상호 동일하기 때문에 p채널 MOSFET(Qp 2, Qp 3)의 게이트폭(Wp 2)과 n채널 MOSFET(Qn2, Qn3)의 게이트폭(Wn 2)과의 비율 Wp 2 : Wn 2 및 Wp 3 : Wn 3으로 소자특성의 관계를 표시하였지만 본래, 소자특성은 게이트폭(W)과 게이트길이(L)의 비율 W/L로 표시된다. 따라서, Qp 2, Qn 3과 Qn 2, Qn 3의 W/L비율이 1 : 15가 되도록 설정하여도 용이하다. 이하의 설명에 있어서도 게이트길이가 동일하기 때문에 게이트폭(W)의 비율로 설명하지만 W/L의 비율로 표시하여도 용이하다.

그런데, 본 실시예에 있어서, 레벨시프트단계(12)의 p-MOS와 n-MOS의 W/L 비율을 1 : 15와 같이 n-MOS가 극단으로 크게 이루어지도록 설계하고 있는 이유는 레벨시프트단계(12)의 직류동작한계를 확보하기 위한 것이다. 즉, 실제 회로설계에서는 동작한계를 고려하여 전원전압이 변동한 경우에도 회로가 안정하게 동작하는 것이 중요하다. 이와 같은 회로의 안정동작을 고려하여 도 1과 같은 레벨시프트단계(12)에서 전원전압 VDD 2가 높고 VDD가 낮게 이루어진 조건에서도 안정한 동작을 확보하기 위하여 p-MOS 와 n-MOS의 W/L 비율을 1 : 15와 같이 한다.

보다 구체적으로 설명하면 p-MOS를 구동하는 전원전압 VDD 2가 높고, n-MOS를 구동하는 전원전압 VDD가 낮은 조건하에서는 p-MOS의 온저항은 작고, 역으로 n-MOS의 온 저항은 커진다. 반대로 p-MOS와 n-MOS의 온저항이 동일한 정도이면 레벨시프트단계(12)의 출력은 VDD 2/2 밖에 하강하지 않게 된다. 여기에서는, 다음 단계의 회로 n-MOS를 오프시키기에 불충분하다. 따라서, n-MOS의 온저항 << p-MOS의 온저항이 직류동작의 필수조건이 된다. 이 조건이 만족되지 않는 경우, 최악의 케이스로는 회로의 출력이 반전하지 않게 되거나 지연시간이 매우 커지게 된다.

본 실시예에 있어서는, VDD = 1.5V, VDD 2= 3.3V를 전제로 하여 상기와 같이 W/L비를 1 : 15와 같이 설계하였지만 차세대 프로세스로는 VDD는 1.5V보다 내려가는 것으로 예상된다. 그러나, VDD 2 = 3.3V는 일반적인 시스템으로 이용되고 있는 LV-TTL과 PCI등의 표준 인터페이스와 접속하는 것이 전제이므로 VDD 2는 프로세스가 진전하여도 변경되지 않는 것이 된다. 따라서, 이후는 VDD 2와 VDD와의 차가 커진다고 할 수 있다. 따라서, 본 발명은 그와 같은 경우에도 유효하다.

상기 레벨시프트단계(12)의 반전출력 노이드(n1)측의 신호를 반전하는 인버터(13)는 p채널 MOSFET(Qp 4)와 n채널 MOSFET(Qn 4)로 구성되고 p채널 MOSFET(Qp 4)의 게이트폭(Wp 4)과 n채널 MOSFET(Qn 4)의 게이트폭(Wn 4)과의 비율은 Wp 4 : Wn 4가 8 : 1과 같이 Wp 4가 Wn 4보다 커지도록 설계되어 있다. 즉, 인버터(13)는 출력의 하강보다 상승이 고속으로 실행되도록 구성되어 있다.

출력단계(14)는 2개의 p채널 MOSFET(Qp 5, Qp 6)와 2개의 n채널 MOSFET(Qn 5, Qn 6)의 소스 드레인경로가 직렬형태로 접속되며 Qp 6과 Qn 5의 게이트단자에 상기 레벨시프트단계(12)의 비반전출력 노이드(n 2)측의 신호와 비반전 노이드(n1)측의 신호를 인버터(13)에서 반전한 신호가 인가되어 있다. 즉, MOSFET(Qp 6, Qn 5)의 게이트단자에 입력되는 신호는 동상의 신호이고, 상기에 의해 MOSFET(Qp 6, Qn5)는 상호 보조적으로 온, 오프제어된다. 그리고, 이 출력단계(14)의 출력노이드(n4)에 회로의 출력단자(OUT)가 접속되어 있다.

또한, MOSFET(Qp 5, Qn 6)의 게이트단자에는 지연단계(15)의 출력신호가 인가되어 있고 Qp 5는 Qp 6보다 다소 지연되어 Qp 6과 역으로 온, 오프상태, 즉 Qp 6이 온의 경우는 오프, Qp 6가 오프시에는 온으로 또는, Qn 6은 Qn 5보다 다소 지연되어 Qn 5와 역의 온 오프상태로 각각 이행되도록 되어 있다. 또한, MOSFET(Qp 5, Qn 6)의 배열에 각각 MOSFET(Qp 11, Qn 11)가 접속되어 있고 Qp 11, Qn 11은 각각 게이트단자가 전원전압(VDD 2)과 접지전위(VSS)에 접속되어 상시 온상태로 되어 Qp 5, Qn 6보다 고저항을 갖추는 고저항소자로서 기능하도록 되어 있다.

특별히 제한은 두지 않지만, 출력단계(14)를 구성하는 p채널 MOSFET(Qp 6)의게이트폭(Wp 6)은 레벨시프트단계(12)의 p채널 MOSFET(Qp 2, Qp 3)의 게이트폭(Wp 2)과의 비율 Wp 6 : Wp 2가 약 10 : 1이 되도록 설계되어 있다. 한편, 출력단계(14)를 구성하는 n채널 MOSFET(Qn 5)의 게이트폭(Wn5)은 레벨시프트단계(12)의 n채널 MOSFET(Qn 2, Qn3)의 게이트폭(Wn 2)과의 비율(Wn 5 :Wn 2)은 약 1 : 3이 된다.

또한, 고저항용 MOSFET(Qp 11)의 게이트폭(Wp 11)과 Qp 5의 게이트폭(Wp 5)과의 비율 Wp 11: Wp 5는 약 1 : 10으로, 고저항용 MOSFET(Qn 11)의 게이트폭(Wn 11)과 Qn 6의 게이트폭(Wn 5)과의 비율 Wn 11 : Wn 6은 약 1 : 10으로 설계되어 있다. 또한, Qp 11과 병렬의 MOSFET(Qp 5)의 게이트폭(Wp 5)과 직렬의 Qp 6의 게이트폭(Wp 6)과의 비율 Wp 5 : Wp 6 는 약 2 : 1, Qn 11과 병렬의 MOSFET(Qn 6)의 게이트폭(Wn 6)과 직렬의 Qn 5의 게이트폭(Wn 5)과의 비율 Wn 6 : Wn 5는 약 2 : 1로 설계되어 있다.

지연단계(15)는 두개의 p채널 MOSFET(Qp 9, Qn 10)과 두개의 n채널 MOSFET(Qn 9, Qn10)의 소스 드레인경로가 직렬로 접속되어 이루어지고, 이 가운데 Qp 10, Qn 9의 게이트단자에는 출력단계(14)의 MOSFET(Qn5)의 게이트단자에 입력되는 신호와 동일신호가 입력되고, Qp 9, Qn10의 게이트단자에는 출력단계(14)의 MOSFET(Qp 6)의 게이트단자에 입력되는 신호와 동일신호가 입력되고 어느 한쪽의 신호를 반전하여 출력단계(14)의 MOSFET(Qp 5, Qn 6)의 게이트단자에 제어를 가한다.

상기에 의해 출력단계(14)를 구성하는 p채널 MOSFET(Qp 5)와 n채널MOSFET(Qn 6)는 상호보조적으로 온, 오프제어된다. 또한, 출력단계(14)의 입력신호가 하이 레벨로 변화하여 MOSFET(Qn 5)가 온되어 출력이 하이레벨에서 로우레벨로 변화하면 다소 지연되어 p채널 MOSFET(Qp 5)가 온되어 n채널 MOSFET(Qn 6)가 오프되고, 출력단자(OUT)은 Qn 5와 Qn 11을 매개하여 접지전위로 고정된다. 한편, 출력단계(14)의 입력신호가 로우레벨로 변화하여 MOSFET(Qp 6)가 온 되어 출력단자가 하이레벨에서 로우레벨로 변화하면 다소 지연되어 p채널 MOSFET(Qp 5)가 오프되어 n채널 MOSFET(Qn 6)가 온되어 출력단자(OUT)는 Qp 6, Qp 11을 매개하여 전원전압 VDD 2에 고정된다.

이와 같이, 실시예의 레벨변환회로는 출력단계(14)의 MOSFET(Qp 6, Qn 5)의 온, 오프에 ㄸ라서 출력단자(OUT)의 전위가 확정되면 지연단계(15)에 의해 신속하게 출력단계(14)의 MOSFET(Qp 5, Qn 6)가 각각 Qp 6, Qn5와 반대로 온, 오프상태로 이행되기 때문에 출력단계(14)를 다음의 입력신호변화에 대해서 즉시 응답이 가능한 준비상태를 할 수 있다.

또한, 도 1의 실시예에 있어서는, 지연단계(15)가 도 2에 나타나는 바와 같이 출력단계(14)의 MOSFET(Qp6, Qn 5)의 게이트단자에 입력되는 신호(a, c) 가운데 어느 하나의 변화가 느린 신호에 따라서 출력(d)이 변화되고, 출력단계(14)의 MOSFET(Qp5, Qn 6)의 게이트단자에 제어를 주기 때문에 직렬형태의 4개의 MOSFET(Qp 9, Qp 10, Qn9, Qn 10)에 의해 구성되어 있다. 그러나, 출력단계(14)의 MOSFET(Qp 6, Qn 5)의 어느 하나 예를들면, Qn 5의 게이트단자에 입력되는 신호가 로우레벨 변화가 느린경우 혹은 로우레벨로의 변화타이밍차가 작은 경우에는 Qp 9또는 Qp 10을 생략하여 레이아웃면적을 작게하도록 하여도 용이하다. 동일하게, 타이밍에 있어서는 Qn 9 또는 Qn 10을 생략해도 용이하다.

다음으로 도 1 실시예의 레벨변환회로의 동작을 설명한다.

우선, 입력신호(IN)가 로우레벨에서 하이레벨로 변화하는 경우가 있다. 이 때, 입력신호 전의 상태가 로우레벨이기 때문에 출력단계(14)의 n채널 MOSFET(Qn 5)는 오프상태로, 또한 p채널 MOSFET(Qp 6)는 온상태로 되어 있으며, 지연단계(15)는 그 출력이 하이레벨이 되어 출력단계(14)의 n채널 MOSFET(Qn 6)를 온상태로 또는 p채널 MOSFET(Qp 5)를 오프상태로 한다. 그로 인하여, 출력단계(14)는 온상태의 p채널 MOSFET(Qp 11, Qp 6)를 매개하여 하이레벨을 출력하고 있는 상태이다.

상기 상태로 입력신호(IN)가 로우레벨에서 하이레벨로 변화하면 레벨시프트단계(12)는 n채널 MOSFET(Qn 2)가 p채널 MOSFET(Qp 2)보다 게이트폭이 넓기 때문에 출력노이드(n1)가 하이레벨에서 로우레벨로 신속하게 변화한다. 그리고, 이 전위변화는 인버터(13)를 매개하여 다소 지연된 타이밍으로 출력단계(14)의 MOSFET(Qn 5)의 게이트단자에 전달되어 Qn 5를 오프상태에서 온상태로 이행시킨다. 그러나, 이때 인버터(13)는 n채널 MOSFET(Qn 4)보다 p채널 MOSFET(Qp 4)가 게이트폭이 넓기 때문에 논리한계치값은 VDD 2에 가깝고 로우레벨에서 하이레벨로의 변화는 신속하게 실행되므로 이 때의 인버터(13)에서의 지연시간은 매우 작다. 그 결과, 출력은 신속하게 하이레벨에서 로우레벨로 변화하게 된다.

한편, 레벨시프트단계(12)의 n채널 MOSFET(Qn3)는 입력신호(IN)를 반전하는 인버터(11)의 출력신호에 의해 Qn 2의 온보다 다소 지연되어 오프된다. 이 때 p채널 MOSFET(Qp 3)은 출력노이드(n1)의 로우레벨로의 전위변화에 의해 비교적 신속하게 오프상태에서 온상태로의 이행이 개시된다. 그러나, p채널 MOSFET(Qp 3)는 n채널 MOSFET(Qn 3)보다 게이트폭이 좁기 때문에 출력노이드(n2)의 로우레벨에서 하이레벨로의 변화는 출력노이드(n1)의 하이레벨에서 로우레벨로의 변화보다 다소 지연된다. 그리고, 이 전위변화는 출력단계(14)의 MOSFET(Qp 6)의 게이트단자에 즉시 전달되어 Qp 6를 온 상태에서 오프상태로 이행시킨다.

상기와 같이, 레벨시프트단계(12)의 플러스측을 전달하는 신호는 레벨시프트단계(12) 및 인버터(13)를 매개하여 출력단계(14)의 N-MOS에 전달되어 레벨시프트단계(12)의 마이너스측을 전달하는 신호는 인버터(11) 및 레벨시프트단계(12)를 매개하여 출력단계(14)의 P-MOS에 전달되기 때문에 각각 인버터(2)단계분만큼의 지연이 발생되므로 거의 동시에 전달하게 된다. 즉, 논리동작적으로는 인버터(13)는 레벨시프트단계(12)의 플러스측이 아닌 마이너스측으로 삽입도 가능하지만, 그와 같이 하면 레벨시프트단계(12)의 플러스측을 전달하는 신호는 인버터 3단계분 만큼의 지연이 발생되어 레벨시프트단계(12)의 마이너스측을 전달하는 신호는 인버터 1단계분 만큼의 지연이 발생하게 되고, 지연시간이 언밸러스가 되어 지연단계(14)의 P-MOS측과 N-MOS측이 거의 동일한 부하구동력을 갖추는 경우에는 회로의 동작속도는 느린 신호에 의해 규제되게 되지만 본 실시예에서는 그와 같은 경우는 없다.

또한, 이 실시예의 레벨변환회로는 n채널 MOSFET(Qn 2)와 p채널 MOSFET(Qp 2)의 게이트폭의 비율 Wp 2 : Wn 2가 1 : 15와 같이 Wn 2가 Wp 2보다 크게 설계되어 있기 때문에, 도 10에 나타나고 있는 종래의 레벨변환회로에 비하여 노이드(n1)의 하이레벨에서 로우레벨로의 신호변화는 신속하므로 인버터(13)가 설치되어도 출력 로우레벨로의 하강은 종래의 레벨변환회로에 손색없는 속도로 실행된다. 또한, 인버터(13)는 그 논리한계치값이 높게 설정되어 있으므로 인버터(13)에서의 지연시간은 매우 작아진다.

또한, 출력단계(14)의 입력이 하이레벨에서 로우레벨로 변화하여 출력신호가 로우레벨에서 하이레벨로 절환 할 때에는 도 3(A)에 나타나는 바와 같이, 게이트 폭이 큰 p채널 MOSFET(Qp 5)가 온되어 n채널 MOSFET Qn 6가 오프되고 고저항용 MOSFET(Qn 11)는 게이트폭이 작기 때문에 출력단계(14) 전체로서의 논리한계치는 Qp 5, Qn 6이 함께 온하고 있는 경우에 비하여 높는 경우로 시프트하고 있다. 그 결과, 출력 로우레벨에서 하이레벨로의 절환이 빨라진다.

다음으로 입력신호(IN)가 하이레벨에서 로우레벨로 변화하는 경우가 있다. 이 때 입력신호전 상태가 하이레벨이기 때문에 출력단계(14)의 n채널 MOSFET(Qn 5)는 온상태로, 또한, p채널 MOSFET(Qp 6)는 오프상태가 되어 있으며 지연단계(15)는 그 출력이 로우 레벨이 되어 출력단계(14)의 n채널 MOSFET(Qn 6)을 오프상태로, 또한 p채널 MOSFET(Qp 5)를 온상태로 하고 있다. 그로 인하여, 출력단계(14)는 온 상태의 n채널 MOSFET(Qn 5, Qn 11)을 매개하여 로우레벨을 출력하고 있는 상태이다.

상기 상태로, 입력신호(IN)가 하이레벨에서 로우레벨로 변화하면 인버터(11)에 의해 반전된 신호(/IN)가 게이트단자로 입력되어 있는 n채널 MOSFET(Qn 3)가 오프에서 온상태가 된다. 이 때, 레벨시프트단계(12)는 n채널 MOSFET(Qn 3)가 p채널MOSFET(Qp 3)보다 게이트폭이 넓기 때문에, 출력노이드(n2)가 하이레벨에서 로우레벨로 신속하게 변화한다. 단계, 출력노이드(n2)가 하이레벨에서 로우레벨로의 변화는 출력노이드(n1)가 하이레벨에서 로우레벨로 변화하는 경우에 비하여 인버터(11)의 지연분만큼 늦어진다. 그러나, 출력노이드(n1)의 하이레벨에서 로우레벨로의 변화는 인버터(13)를 매개하여 출력단계(14)에 전달되는 것에 대해서, 이 출력 노이드(n 2)의 하이레벨에서 로우레벨로 변화는 즉시 출력단계(14)에 전달되기 때문에 양자 전달시간은 거의 동일한 정도가 된다.

한편, 레벨시프트단계(12)의 n채널 MOSFET(Qn 2)는 입력신호(IN)가 하이레벨에서 로우레벨로 변화하면 온상태에서 오프상태로 이행된다. 또한, p채널 MOSFET(Qp 2)는 상기 반전입력신호(/IN)에 의한 n채널 MOSFET(Qn 3)의 오프에서 온상태로의 이행에 의해 출력노이드(n2)가 로우레벨로 변화되는 것에 따라서 오프상태에서 온상태로 이행된다. 이 때, n채널 MOSFET(Qn 2)보다 p채널 MOSFET(Qp 2)가 게이트폭은 좁기 때문에 출력노이드(n1)의 로우레벨에서 하이레벨로의 변화는 비교적 느리게 실행되지만, 출력노이드(n2)의 하이레벨에서 로우레벨로의 변화는 상기 기술한 바와 같이 비교적 급속하게 실행되므로 그다지 지연되는 경우는 없다. 그리고, 출력노이드 (n1)의 전위변화는 인버터(13)를 매개하여 약각 지연된 타이밍으로 출력단계(14)의 MOSFET(Qn 5)의 게이트단자에 전달되어 Qn 5를 온상태에서 오프상태로 이행시킨다.

또한, 상기와 같이 출력이 로우레벨에서 하이레벨로 변화하면 지연단계(15)에 의해 다소 지연되어 출력단계(14)의 p채널 MOSFET(Qp 5)를 오프상태로, 또한 n채널 MOSFET(Qn 6)를 온상태로 하고, 출력단계(14)는 입력신호의 다음의 로우레벨에서 하이레벨로 바로 응답가능한 상태가 된다. 즉, 입력신호의 로우레벨에서 하이레벨로의 변화의 초기단계에서는 전단계 신호에서 온되어 있는 n채널 MOSFET(Qn 6)를 통하여 전류가 흘러 출력전위가 신속하게 접지전위로 향하여 변화하고 어느 정도까지 변화하면 Qn 6이 오프가 되어 그 후는 저항으로 기능하는 MOSFET(Qn 11)를 통하여 출력전위가 고정된다. 반대 동작의 경우도 동일하다.

그런데, 상기와 같이 이 실시예의 레벨변환회로는 레벨시프트단계(12)의 비반전 출력노이드(n2)측의 신호를 생성하는 p채널 MOSFET(Qp 3)와 n채널 MOSFET(Qn 3)의 게이트폭의 비율 Wp 3 : Wn3이 1 : 15와 같이 Wn 3이 Wp 3보다 크게 설계되어 있기 때문에, 도 10에 나타나 있는 종래의 레벨변환회로에 비하여 노이드(n2)의 하이레벨에서 로우레벨로의 신호변화는 빨라진다. 상기와 함께 출력단계(14)의 입력이 로우레벨에서 하이레벨로 변화하여 출력신호가 하이레벨에서 로우레벨로 절환할 때에는 도 3(B)에 나타나는 바와 같이, 게이트폭이 큰 p채널 MOSFET(Qp 5)가 오프되어 n채널 MOSFET(Qn 6)가 온되고 고저항용 MOSFET(Qp 11)는 게이트폭이 작기 때문에 출력단계(14) 전체로서 논리한계치 값은 Qp5, Qn 6 모두 온의 경우에 비하여 낮게 시프트하고 있다. 그 결과, 출력하이레벨에서 로우레벨로의 절환이 빨라진다.

또한, 레벨시프트단계(12)의 반전출력노이드(n1)에서 출력단계(14)로의 신호전달은 인버터(13)를 매개하고 있어도 이 인버터(13)에 있어서의 지연은 레벨시프트단계(12)의 마이너스측의 신호전달경로상에 있는 인버터(11)의 지연과 거의 동일한 정도이다. 따라서, 도 11에 파선 B로 나타내는 바와 같이 본 실시예의 레벨변환회로의 출력의 하이레벨로의 상승은 종래의 레벨변환회로에 비하여 빠르게 실행되도록 이루어진다. 또한, 도 11에 나타나고 있는 파형은 본 실시예의 레벨변환회로 및 종래 레벨 변화회로를 시뮬레이션한 결과 구해진 파형이다.

도 4에는 도 1의 레벨변환회로의 변형예가 나타나 있다. 도 4의 레벨변환회로는 도 1의 실시예에 있어서의 출력단계(14)의 p채널 MOSFET(Qp 5, Qp11, Qp 6)와의 접속관계를 역으로 하고 n채널 MOSFET(Qn 6, Qn 11, Qn 5)과의 접속관계를 역으로 한 것이다.

도 1의 실시예의 회로에서는 MOSFET의 소스 드레인영역과 웰영역과의 사이의 PN접합이 순차방향으로 바이어스 되어 리크전류가 흐르는 것을 방지하기 위하여, p채널 MOSFET(Qp 5, Qp 6)의 n형 웰영역의 전위는 칩내에서 가장 높은 VDD 2가 되어 n채널 MOSFET(Qn 5, Qn6)의 p형 웰영역의 전위는 칩내에서 가장 낮은 접지전위가 된다. 그로 인하여, 구동용 MOSFET인 Qp 6, Qp 5의 온 저항에 의한 전위 하강으로 소스전위가 하강하여 소스 전위보다도 웰전위가 높아지고 또한, Qn5는 역으로 소스전위보다 웰전위가 낮아진다.

그 결과 웰전위의 백바이어스 효과에 의해, Qp 5, Qn6의 한계치가 높아지므로 p채널 MOSFET Qp5, Qp 6의 사이즈(게이트폭)가 동일하고, n채널 MOSFET Qn 6, Qn 5의 사이즈가 동일한 경우에는 도 4와 같이, Qp 5, Qp 11, Qp 6과의 접속관계 및 Qn 6, Qn 11, Qn 5와의 접속관계를 도 1과 반대로 하여 구동용 MOSFET(Qp 6)의 소스를 전원전압 VDD 2에 접속하고 Qn 5의 소스를 접지점으로 접속하는 것이 바람직하다.

그러나, 도 1의 실시예의 회로에서는 Qp 5의 게이트폭(Wp5)을 Qp 6의 게이트폭(Wp 6)보다 크게하고, Qn 6의 게이트폭(Wn 6)을 Qn 5의 게이트폭(Wn 5)보다도 크게하고 있으므로 도 1과 같은 접속이 바람직하다. 반대로, 이와 같은 사이즈 관계에서 Qp 5, Qp 11, Qp 6과의 접속관계를 반대로 하여 Qn 6, Qn 11, Qn 5와의 접속관계를 반대로 하면 소스 드레인과 웰간의 기생용량은 사이즈가 큰 Qp5, Qn 6가 크다. 그로 인하여, 구동용 MOSFET(Qp 6, Qn 5)의 부하용량으로서 Qp 5, Qn 6의 소스 웰간 기생용량과 드레인 웰간 기생용량의 쌍방이 명확하게 되어 신호의 변화가 늦어지기 때문이다.

또한, Qp5, Qp11, Qp 6과의 접속관계 및 Qn 6, Qn 11, Qn 5와의 접속관계가 도 1과 같은 경우에는 Qp 5, Qn 6의 소스는 전원전압에 접속되기 때문에 구동용 MOSFET(Qp 6, Qn 5)의 부하용량으로서는 Qp 5, Qn 6의 드레인웰간 기생용량만 보이지 않으므로 접속이 반대의 경우보다 신호변화는 빨라진다. 또한, 도 1의 실시예에서 설명한 바와 같이, 구동용 MOSFET(Qp 6, Qn 5)(게이트폭)를 작게 한 것이 게이트용량이 작아지므로 전 단계의 회로에 의해 부하용량이 작아지는 한편, Qp 5, Qn 6(게이트폭)을 크게한 것이 온저항이 작게되므로 고속동작이 가능하다.

도 5는 본 발명에 관한 레벨변환회로의 제 2 실시예를 나타낸다. 도 5의 레벨변환회로는 입력신호(IN)를 반전하는 인버터(11)와, 상기 인버터(11)에서 반전된 신호(/IN)와 반전되기 전의 신호(IN)를 입력으로 하는 래치회로형의 레벨시프트단계(12)와, 상기 레벨시프트단계(12)의 반전 출력노이드(n1)측의 신호를 반전하는인버터(13)와, 상기 인버터(13)의 출력신호와 상기 레벨시프트단계(12)의 비반전 출력노이드(n2)측의 신호를 입력으로 하는 푸시풀(Push-Pull)형의 출력단계(14)와, 상기 출력단계(14)의 출력신호를 지연하여 출력단계(14)에 피드백을 주는 지연단계(15)와, 상기 출력단계(14)의 출력노이드(n4)의 신호를 래치하는 출력래치단계(16)로 구성되어 있다. 상기 인버터(11)와 레벨시프트단(12)과 인버터(13)는 도 1의 실시예와 동일한 구성을 갖추므로 상세한 설명은 생략한다.

출력단계(14)는 2개의 p채널 MOSFET(Qp 5, Qp 6)과 2개의 n채널 MOSFET(Qn 5, Qn6)가 직렬형태로 접속되어 이루어지고 Qp 6과 Qn 5의 게이트단자에 상기 레벨시프트단계(12)의 비반전 출력노이드(n2)측의 신호와 반전 출력노이드(n1)측의 신호를 인버터(13)에서 반전한 신호가 인가되어 있다. 그리고, 이 출력단계(14)의 출력노이드(n4)의 전위가 변화되면 그것이 바로 출력단자(OUT)에 반영된다. 또한, MOSFET(Qp 5, Qn 6)의 게이트단자에는 지연단계(15)의 출력신호가 인가되어 있고, Qp 5는 Qp 6보다 다소 지연되어 Qp 6과 역인 온, 오프상태로 또는 Qn 6은 Qn 5보다 다소 지연되어 Qn 5와 역인 온, 오프상태로 각각 이행되도록 이루어져 있다.

출력단계(14)를 구성하는 p채널 MOSFET(Qp 6)의 게이트폭(Wp 6)은 레벨시프트단계(12)의 p채널 MOSFET(Qp 2, Qp 3)의 게이트폭(Wp 2)과의 비율 Wp 6 :Wp 2가 약 10 : 1이 되도록 설계되어 있다. 한편, 출력단계(14)를 구성하는 n채널 MOSFET(Qn 5)의 게이트폭(Wn 5)은 레벨시프트단계(12)의 n채널 MOSFET(Qn 2, Qn 3)의 게이트폭(Wn 2)과의 비율 Wn 6 : Wn2는 약 1 : 3이 된다.

지연단계(15)는 두개의 인버터(INV 4, INV 5)가 종형 접속되어 이루어지고출력단계(14)의 출력을 지연하여, 출력단계(14)를 구성하는 p채널 MOSFET(Qp 5)와 n채널 MOSFET(Qn 6)의 게이트단자에 출력단계(14)의 출력신호와 동상의 신호로 피드백을 준다. 따라서, 출력단계(14)를 구성하는 p채널 MOSFET(Qp 5)와 n채널 MOSFET(Qn6)는 상호 보조적으로 온, 오프 제어된다. 상기에 의해, 출력단계(14)의 출력신호가 하이레벨로 변화하면 다소 지연되어 n채널 MOSFET(Qn 6)가 온되어 p채널 MOSFET(Qp 5)가 오프된다. 또한, 출력단계(14)의 출력신호가 로우레벨로 변화하면 다소 지연되어 n채널 MOSFET(Qn 6)가 오프되어 p채널 MOSFET(Qp 5)가 온된다.

즉, 출력단계(14)의 입력신호가 하이레벨로 변화하여 p채널 MOSFET(Qp 6)가 오프하고 n채널 MOSFET(Qn 5)가 온되면 출력이 로우레벨로 변화하여 다소 지연되어 Qn 6가 오프되고, 출력노이드(n4)가 하이인피던스가 된다. 또한, 출력단계(14)의 입력신호가 로우레벨로 변화하여 p채널 MOSFET(Qp 6)가 온하고, n채널 MOSFET(Qn 5)가 오프되면 출력이 하이레벨로 변화하여, 다소 지연되어 Qp 5가 오프되고 출력노이드(n4)가 하이인피던스가 된다.

그리고 이와 같이 출력단계(14)의 출력노이드(n4)가 하이인피던스가 되어도 그 전에 출력래치단계(16)가 출력단계(14)의 출력전위를 래치하는 것에 의해 출력단자(OUT)의 전위는 직전의 상태로 보유유지되는 경우가 된다. 그런데, 출력단계(14)의 출력전위가 확정되면 지연단계(15)에 의해 신속하게 출력단계(14)의 MOSFET(Qp 5, Qn 6)가 각각 Qp 6, Qn5와 반대로 온, 오프상태로 이행되기 때문에 출력단계(14)를 다음의 입력신호변화에 대해서 즉시 응답가능한 준비상태를 이행시키니는 것이 가능하다.

출력래치단계(16)는 출력단계(14)의 출력신호를 반전하는 CMOS인버터(INV 6)와 상기 인버터의 출력을 또한 반전하는 CMOS인버터(INV 5)로 구성되고, 인버터(INV 5)의 출력노이드(n5)가 회로의 출력단자(OUT)에 접속하는 것에 의해 출력단계(14)와 동상의 신호를 출력하며, 출력단계(14)의 출력노이드(n4)가 하이인피던스상태로 되어도 직전의 출력전위를 보유유지한다. 또한, 전단계의 인버터(INV 6)를 구성하는 MOSFET(Qp 8, Qn 8)는 출력단계(14)를 구성하는 MOSFET(Qp 5, Qn 5)보다 구동력 즉, 게이트폭이 작아지도록 형성되는 것에 의해, 출력단계(14)의 출력노이드(n4)의 전위가 반전하도록 출력단계(14)가 구동되면 출력래치단계(16)의 출력노이드(n5)의 전위도 반전하도록 구성되어 있다.

다음으로 도 5의 실시예의 레벨변환회로의 동작을 설명한다.

우선, 입력신호(IN)가 로우레벨에서 하이레벨로 변화하는 경우가 있다. 이 때 입력신호전의 상태가 로우레벨이기 때문에 출력단계(14)의 n채널 MOSFET(Qn 5)는 오프상태로, 또한, p채널 MOSFET(Qp 6)는 온상태가 되며 지연단계(15)는 그 출력이 하이레벨이 되어 출력단계(14)의 n채널 MOSFET(Qn6)를 온상태로, 또한, p채널 MOSFET(Qp 5)를 오프상태로 한다. 그로 인하여, 출력단계(14)는 하이인피던스 상태이지만 출력노이드(n4)가 하이레벨로 변화한 직후의 출력상태는 출력래치회로(15)에 의해 래치되어 있기 때문에 출력은 하이레벨로 보유유지되어 있다.

상기 상태로, 입력신호(IN)가 로우레벨에서 하이레벨로 변화하면 레벨시프트단계(12)는 n채널 MOSFET(Qn 2)가 p채널 MOSFET(Qp 2)보다 게이트폭이 넓기 때문에출력노이드(n1)가 하이레벨에서 로우레벨로 신속하게 변화한다. 그리고, 이 전위변화는 인버터(13)를 매개하여 다소 지연된 타이밍으로 출력단계(14)의 MOSFET(Qn 5)의 게이트단자에 전달되어 Qn 5를 오프상태에서 온상태로 이행시킨다.

한편, 레벨시프트단계(12)의 n채널 MOSFET(Qn3)는 입력신호(IN)를 반전하는 인버터(11)의 출력신호에 의해 Qn 2의 온 보다 다소 지연되어 오프된다. 이 때 p 채널MOSFET(Qp 3)는 출력노이드(n1)의 로우레벨로의 전위변화에 의해 비교적 신속하게 오프상태에서 온상태로의 이행이 개시된다. 그러나, p채널 MOSFET(Qp 3)는 n채널 MOSFET(Qn3)보다 게이트폭이 좁기 때문에 출력노이드(n2)의 로우레벨에서 하이레벨로의 변화는 출력노이드(n1)의 하이레벨에서 로우레벨로의 변화보다 다소 지연된다. 그리고, 이 전위변화는 출력단계(14)의 MOSFET(Qp 6)의 게이트단자에 즉시 전달되어 Qp 6을 온상태에서 오프상태로 이행시킨다. 그 결과, 출력은 신속하게 하이레벨에서 로우레벨로 변화하게 된다.

상기와 같이, 레벨시프트단계(12)의 플러스측을 전달하는 신호는 인버터(13)를 매개하여 출력단계(14)의 N-MOS로 전달되어 레벨시프트단계(12)의 마이너스측을 전달하는 신호는 인버터(11)를 매개하여 출력단계(14)의 P-MOS로 전달되기 때문에, 각각 인버터(1)단계분만큼의 지연이 발생되므로 거의 동시에 도달하게 된다. 그러나, 이 실시예의 레벨변환회로는 인버터(13)가 설치되어 있어도 n채널 MOSFET(Qn 2)와 p채널 MOSFET(Qp 2)의 게이트폭의 비율 Wp 2 : Wn 2가 1 : 15와 같이 Wn 2가 Wp 2보다 크게 설계되어 있기 때문에 도 10에 나타나고 있는 종래의 레벨변환회로에 비하여 신호변화가 빠르므로 출력 로우레벨로의 하강은 종래의 레벨변환회로에손색이 없는 속도로 실행된다.

다음으로, 입력신호(IN)가 하이레벨에서 로우레벨로 변화하는 경우가 있다. 이 때, 입력신호전의 상태가 하이레벨이기 때문에 출력단계(14)의 n채널 MOSFET(Qn5)는 온상태로, 또한 p채널 MOSFET(Qp 6)는 오프상태가 되면서 지연단계(15)는 그 출력이 로우레벨이 되어 출력단계(14)의 n채널 MOSFET(Qn 6)를 오프상태로 또한, p채널 MOSFET(Qp 5)를 온상태로 하고 있다. 그로 인하여 출력단계(14)는 하이인피던스상태이지만 출력노이드(n4)가 로우레벨로 변화한 직후의 출력상태는 출력래치회로(15)에 의해 래치되어 있기 때문에 출력은 로우레벨로 보유유지되어 있다.

이 상태에서, 입력신호(IN)가 하이레벨에서 로우레벨로 변화하면, 인버터(11)에 의해 반전된 신호(/IN)가 게이트단자에 입력되어 있는 n채널 MOSFET(Qn 3)가 오프에서 온상태가 된다. 이 때 레벨시프트단계(12)는 n채널 MOSFET(Qn3)가 p채널 MOSFET(Qp 3)보다 게이트폭이 넓기 때문에, 출력노이드(n2)가 하이레벨에서 로우레벨로 신속하게 변화한다. 그러나, 출력노이드(n2)의 하이레벨에서 로우레벨로의 변화는 출력노이드(n1)가 하이레벨에서 로우레벨로 변화하는 경우에 비하여 인버터(11)의 지연분만큼 지연된다. 그러나, 출력노이드(n1)의 하이레벨에서 로우레벨로의 변화는 인버터(13)를 매개하여 출력단계(14)에 전달된 것에 비하여, 이 출력노이드(n2)의 하이레벨에서 로우레벨로 변화는 즉시, 출력단계(14)에 전달되기 때문에 양자의 전달시간이 거의 동일한 정도가 된다.

한편, 레벨시프트단계(12)의 n채널 MOSFET(Qn 2)는 입력신호(IN)가 하이레벨에서 로우레벨로 변화하면 온상태에서 오프상태로 이행된다. 또한, p채널 MOSFET(Qp 2)는 상기 반전입력신호(/IN)에 의한 n채널 MOSFET(Qn 3)의 오프에서 온상태로의 이행에 의해 출력노이드(n2)가 로우레벨로 변화되는 것에 따라서 오프상태에서 온상태로 이행된다. 이 때, n채널 MOSFET(Qn 2)보다 p채널 MOSFET(Qp 2)가 게이트폭은 좁기 때문에 출력노이드(n1)의 하이레벨에서 로우레벨로의 변화는 비교적 여유롭게 실행되지만, 출력노이드(n2)의 하이레벨에서 로우레벨로 변화는 상기 기술한 바와 같이 비교적 급속하게 실행되므로 그다지 지연되는 경우는 없다.

그리고, 출력노이드(n1)의 전위변화는 인버터(13)를 매개하여 다소 지연된 타이밍으로 출력단계(14)의 MOSFET(Qn 5)의 게이트단자에 전달되고 Qn5를 온상태에서 오프상태로 이행시킨다. 그러나, 인버터(13)는 p채널 MOSFET(Qp4)가 n채널 MOSFET(Qn4)보다 게이트폭이 넓게 설계되어 있기 때문에 출력의 변화는 비교적 빠르고, 출력노이드(n1)에서 출력단계(14)의 MOSFET(Qn 5)의 게이트단자로의 신호전달은 신속하게 실행된다. 그 결과, 출력단계(14)의 출력노이드(n3)의 전위 즉 출력전압이 신속하게 로우레벨에서 하이레벨로 변화된다.

또한, 상기와 같이 출력이 로우레벨에서 하이레벨로 변화하면 지연단계(15)에 의해 다소 지연되어 출력단계(14)의 p채널 MOSFET(Qp5)를 오프상태로 또는, n채널 MOSFET(Qn 6)를 온상태로 하여 출력단계(14)는 하이인피던스 상태가 되지만, 그 동안 출력단계(14)의 출력노이드(n3)의 전위는 출력래치회로(15)에 의해 래치되어 출력의 하이레벨상태가 보유유지된다.

상기와 같이 상기 실시예의 레벨변환회로는 레벨시프트단계(12)의 비반전 출력노이드(n2)측의 신호를 생성하는 p채널 MOSFET(Qp 3)과 n채널 MOSFET(Qn 3)의 게이트폭의 비율 Wp 2 : Wn 2가 1 : 15와 같이 Wn 3이 Wp 3보다 크게 설계되어 있기 때문에 도 10에 나타나고 있는 종래의 레벨변환회로에 비하여 신호변화가 빨라진다. 상기와 함께 레벨시프트단계(12)의 반전출력노이드(n1)에서 출력단계(14)로의 신호전달은 인버터(13)를 매개하고 있어도, 이 인버터(13)에 있어서의 지연은 레벨시프트단계(12)의 플러스측의 신호전달경로상에 있는 인버터(11)의 지연과 동일한 정도이므로, 본 실시예의 레벨변환회로의 출력의 하이레벨로의 상승은 종래의 레벨변환회로에 비하여 빠르게 실행되도록 이루어진다.

도 6에는 도 5의 실시예의 레벨변환회로의 종래예를 나타낸다, 도 6의 회로는 도 5의 회로에 있어서의 출력단계(14)를 p채널 MOSFET(Qp 5, Qp 6)를 대신하여 n채널 MOSFET(Qn 5', Qn 6')를 사용하며 이것을 구동하기 위한 레벨시프트단계(12)의 비반전출력노이드(n2)와 출력단계(12)와의 사이에도 인버터(17)를 설치하도록 한 것이다. 또한, n채널 MOSFET(Qn 5', Qn 6')에서 생성된 신호에 의해, 출력래치단계(16)를 Qn 5', Qn 6'에 의한 논리(출력로우레벨)와 반대의 논리상태로 반전할 수 있도록하기 때문에 MOSFET(Qn5')의 드레인단자가 출력래치단계(16)의 CMOS인버터(INV 5)의 입력단자에 접속되어 있다. 그 외의 구성은 도 3과 동일하다. 이 실시예의 레벨변환회로에 있어서도 종래의 레벨변환회로에 비하여 출력신호의 상승이 빨라지는 이점이 있다.

도 7에는 본 발명에 관한 레벨변환회로를 쌍방향 버퍼회로에 응용한 경우의 구성예가 나타나 있다. 또한, 도 7에 나타나고 있는 쌍방향 버퍼회로는 예를들면,내부회로가 1.5V와 같은 전원전압으로 동작하고 다른 LSI와는 0V ~ 3.3V와 같은 LV-TTL레벨의 인터페이스에서 신호의 송수신을 실행하도록 설계되는 반도체집적회로에 적합한 회로이다.

도 7에 있어서, 21a, 21b는 내부논리회로, 22a, 22b가 상기 실시예에서 설명한 승압형의 레벨변환회로, 23은 외부단자, 24a, 24b는 전원전압은 VDD 2와 접지점과의 사이에 직렬로 접속된 출력용 MOSFET, 25a ~ 25d는 출력용 MOSFET(24a, 24b)의 게이트를 제어하는 신호를 생성하는 논리게이트이고, 레벨변환회로(22a, 22b)와 출력용 MOSFET(24a, 24b)와 논리게이트회로(25a ~ 25d)에 의해 트라이스테이트의 출력버퍼회로가 구성된다. 또한, 30은 하강압형의 레벨변환회로로 이루어지는 입력버퍼회로, 21c는 내부회로이다.

상기 레벨변환회로(24a, 24b) 가운데 24a에는 내부회로(21b)에서 출력하는 데이터신호가 입력되고, 24b에는 내부회로가운데 공급되는 데이터이네이블신호(EN)와 미도시의 외부단자등에서 공급되는 테스트계의 이네이블신호(TEN)와의 논리총합을 취하는 NOR-게이트(25a)의 출력신호가 입력되어 있다. 내부회로(21a, 21b) 및 NOR게이트(25a)의 전원전압은 VDD(예를들면 1.5V)가고 그 출력신호는 0V-VDD의 진폭을 가진다.

레벨변환회로(22a, 22b)의 전원전압은 VDD 2(예를들면 3.3V)가고 내부회로(21a, 21b) 및 NOR게이트(25a)의 0V-VDD진폭의 출력신호를 받고 이것을 0V-VDD 2의 진폭신호로 변환한다. 논리게이트(25b, 25c, 25d)의 전원전압도 VDD 2이다.

이 실시예의 출력버퍼는 데이터이네이블 신호(EN) 또는 테스트계 이네이블신호(TEN)중 어느 하나가 로우레벨되면, 내부회로(21b)에서 데이터신호(DT) 여부와 관계없이 출력용 MOSFET(24a, 24b)의 게이트단자에 이들을 오프시키도록 제어신호가 인가되어 상기에 의해 외부단자(23)가 하이인피던스상태가 되도록 되어 있다. 한편, 데이터 이네이블신호(EN)와 테스트계 이네이블 신호(TEN)의 쌍방이 하이레벨이되면 내부회로(21b)에서의 데이터신호(DT)에 따라서 출력용 MOSFET(24a, 24b)의 어느하나가 온상태, 다른 쪽이 오프상태가 되는 것에 의해 외부단자(23)에 VDD 2 또는 접지전위(0V)를 출력한다

테스트계 이네이블신호(TEN)는 예를들면 이 실시예의 쌍방향 버퍼가 접속되어 있는 외부단자가 외부의 버스등에 접속되어 있어, 그 외부버스에 접속되어 있는 다른 반도체집적회로에 신호를 입력하는 경우에 실시예의 출력버퍼회로를 하이 인피던스상태로 하는 것에 이용된다. 또한, 도 7의 실시예에 있어서는 레벨변환회로(22a, 22b)를 논리게이트(25c, 25d)와 출력용 MOSFET(24a, 24b)의 게이트단자와의 사이에 설치하는 것도 가능하다. 그러나, 출력용 MOSFET(24a, 24b)는 소자 사이즈가 크기때문에 그 게이트를 구동하는 전단계의 회로의 구성소자도 사이즈를 크게할 필요가 있으므로, 구성소자수가 많은 레벨변환회로(22a, 22b)를 출력용 MOSFET(24a, 24b)의 직전에 설치하기 보다도 도 7과 같이 논리게이트(25b ~ 25d)를 출력용 MOSFET(24a, 24b)의 직전에 설치하는 것이 점유면적은 작게 이행되는 이점이 있다.

도 8에는 본 발명에 관한 레벨변환회로를 출력버퍼회로에 응용한 경우의 구성예가 나타나 있다. 도 7의 회로는 쌍방향 버퍼로서, 도 8의 회로는 단방향의 출력버퍼이고, 데이터신호(DT)의 출력을 허가하거나 금지하기 위한 이네이블신호(EN)는 없고, 내부회로(21)에서 공급되는 데이터신호는 출력용 MOSFET(24a, 24b)에 각각 대응하여 설치되어 있는 레벨변환회로(22a, 22b)에 공통으로 입력되어 있다.

또한, 레벨변환회로(22a, 22b)와 출력용 MOSFET(24a, 24b)의 게이트단자와의 사이에는 테스트계의 이네이블신호(TEL)에 의해 레벨변환회로(22a, 22b)의 출력신호를 출력용 MOSFET(24a, 24b)의 게이트단자에 공급하거나 차단하거나 하는 논리게이트(25c, 25d)가 설치되어 있다. 또한, 테스트계의 이네이블신호(TEN)가 내부신호와 동일한 저진폭의 신호인 경우에 이것을 진폭이 큰 신호로 변환하여 논리게이트(25c, 25d)가 입력시키기 위한 제 3 레벨변환회로(22c)가 설치되어 있다. 그러나, 이 제 3 레벨변환회로(22c)는 고속일 필요는 없기 때문에 도 1에 나타나는 있는 레벨변환회로의 전단계 부분만을 사용한 회로로 되어 있다. 또한, 이 제 3 레벨변환회로(22c)의 출력신호는 미도시의 다른 외부단자에 접속되어 있는 동일한 출력버퍼회로에도 공통으로 공급되고, 동일하게 제어가 실행되도록 구성된다. 또한, 레벨변환회로(22a, 22b)는 구성소자의 사이즈를 크게하는등으로 하여 하나로 통합하는 것도 가능하다. 또한, 이 실시예에 있어서도 레벨변환회로(22a, 22b)를 논리게이트(25c, 25d)와 출력용 MOSFET(24a, 24b)의 게이트단자와의 사이에 설치하는 것이 가능하다.

도 9에는, 도 7의 쌍방향 회로에 설치되어 있는 하강압형의 레벨변환회로로 이루어지는 입력버퍼(30)의 구체적인 회로예가 나타나 있다. 동도에 나타난 있는바와 같이, 입력버퍼(30)는 외부단자(23)에서 입력된 입력신호(IN)를 받는 초기단계의 CMOS인버터(31)와 그 출력을 반전하는 2단계의 CMOS인버터(32)와, 인버터(31, 32)의 출력을 게이트단자로 받는 2개의 직렬형태의 n채널 MOSFET(Qn 31, Qn 32)로 이루어지는 인버터(33)에 의해 구성되어 있다. 인버터(31, 32)는 외부 인터페이스레벨에 맞추어서 3.3V와 같은 전원전압 VDD 2로 동작되고, 또한 3단계의 인터페이스(33)는 내부 전원전압과 동일한 1.5V와 같은 전원전압 VDD에서 동작되고 외부에서 입력되는 0-3.3V의 진폭신호를 0-1.5V의 진폭신호로 변환하여 내부회로(21c)에 공급한다.

도 12에는 도 7의 쌍방향버퍼회로를 구성하는 각 논리게이트와 소자의 반도체 칩상으로의 레이아웃의 일례를 나타낸다. 도 12에 있어서, 도 7과 동일한 부호가 부여되어 있는 블록은 동일한 논리게이트 및 소자를 나타낸다. 도 12에 나타나는 바와 같은 레이아웃을 실행하는 것에 의해, 복수의 입출력패드(23)가 배열되어 설치되어 있는 경우에도 패드의 폭에 맞추어서 쌍방향 버퍼회로를 배치할 수 있기 때문에 불필요한 스페이스를 발생하는 경우가 없다.

도 13에는 도 12에 나타나고 있는 블록가운데 본 발명을 적용한 레벨변환회로(22a, 22b)를 구성하는 소자의 레이아웃 구성예를 나타낸다. 도 13에 있어서, 실선으로 나타나고 있는 것은 알루미늄등의 메탈층으로 이루어지는 배선이고, 일점쇄선으로 나타나고 있는 것은 폴리실리콘층으로 이루어지는 게이트전극이고, 파선으로 나타나고 있는 것은 MOSFET의 소스·드레인영역으로 이루어지는 확산층이다.

또한, 중앙소자의 부재부분은 배선영역이고, 여기에 전원라인(도시생략)과 n채널 MOSFET와 p채널 MOSFET를 접속하는 배선등이 다층 배선기술을 이용하여 형성된다. 도 13에 있어서 중앙의 배선영역에 표시되어 있는 배선은 이루이며 전체는 아니다. 도 13에 표시되어 있는 각 부호는, 도 1의 회로를 구성하는 소자에 부여되어 있는 부호와 동일한 소자가 형성되어 있는 부분을 나타낸다. 그러나, 도 13에는 도 1에 있어서의 MOSFET(Qp 9)는 생략되어 있다.

도 1의 실시예에 있어서 설명한 바와 같이 MOSFET(Qn 2, Qn 3, Qp 5, Qp 6)는 다른 소자에 비하여 비교적 게이트폭이 크게 설계되어 있다. 이와 같은 게이트폭이큰 MOSFET를 반도체기판상에 레이아웃하는 경우, 게이트전극을 직선적으로 배치하도록 하면 소자의 형태가 한방향으로 극단으로 길어져 버리고 내부회로가 게이이트배열등으로 구성되는 경우, 게이트배열부분의 웰영역과의 정합성이 악화되고 입출력버퍼회로부분의 소자의 웰영역을 게이트와는 별개로 설계하지 않으면 안된다.

상기에서, 이 실시예에 있어서는, MOSFET(Qn 2, Qn 3, Qp 5, Qp 6, Qn 6)등의 게이트폭이 큰 소자의 게이트전극은 분할하여 평행하게 배치하는 것에 의해 입출력버퍼회로부분의 소자의 웰영역을 게이트배열부분과 공통으로 설계하여 정합을 취하기 쉽게 하고 있다. 또한, 게이트전극을 분할하는 경우, 각각의 분할게이트전극별로 소스·드레인영역의 확산층도 분할하는 것이 되지만 확산층도 분할하면 면적효율이 저하한다. 상기에서, 이 실시예에 있어서는 MOSFET(Qn 2, Qn 3, Qp 5, Qp 6, Qn 6)등의 게이트폭이 큰 소자는 그 게이트전극은 분할되어도 확산층은 분할되지 않도록 설계되어 있다.

또한, 이 실시예에 있어서는, 비교적 게이트폭이 작은 MOSFET(QP 2, Qp 4, Qn 4, Qn 11, Qp 11)에 관해서는, 각각 그들의 소자의 근방에 게이트전극이 분할된 예비 MOSFET(Qp 2', Qp 4', Qn 4', Qn 11' Qp 11')가 설치되어 있다. MOSFET(Qp 2, Qp 4, Qn 4, Qn 11, Qp 11) 가운데, Qp 2, Qp 4는 그 게이트폭(Wp 2)가 상기들과 쌍을 이루는 MOSFET(Qn 2, Qn 3) 의 게이트폭(Wn 2)에 대해서 1:15와 같은 비율로 작게되어 있고, 그 게이트폭이 큰 만큼 직류적으로 안정한 동작이 가능하지만 비율이 너무크면 출력노이드(n1, n2)의 상승이 지연된다. 즉, 도 1의 실시예에서는 레벨시프트단계(12)의 게이트폭(Wp 2, Wn2)의 비율은 직류동작한계와 동작주파수와의 트레이드 오프(trade-off)로 결정된다.

따라서, 상기와 같이 예비 MOSFET(Qp2', Qp 4)가 설치되어 있으면, 예를들면 마스터 슬라이스법에 의한 배선형성시에 선택적으로 이들 소자를 접속하거나 하지 않거난 하는 것에 의해 목표로 하는 회로의 동작주수에 따라서 동일로의 정수를 조정하는 것이 가능해진다.

한편, MOSFET(Qn 4, Qn 11, Qp 11)는 이들과 쌍을 이루는 MOSFET(Qp 4, Qp 6, Qn 5)와의 게이트폭의 비율에 의해 인버터(13)와 출력단계(14)의 논리한계치값이 결정된다. 따라서, 상기와 같이 예비 MOSFFET(Qn4', Qn11, Qp 11')가 설치되어 있으면 예를들면, 마스터슬라이스법에 의한 배선형성시에 선택적으로 이들 소자를 접속하거나 하지 않거나 하는 것에 의해, 논리한계치신호의 상승 또는 하강속도를 미조정하는 것이 가능해진다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만 본 발명은, 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다. 예를들면, 도 1과 도 4의 실시예에서는 레벨시프트단계(12)의 플러스측에 인버퍼(13)를 설치하고 있지만, 도 9와 같이 이 인버터(13)은 레벨시프트단계(12)의 마이너스측을 설치하여도 용이하다. 그러나, 그와 같이 하면 레벨시프트단계(12)의 플럭스측을 전달하는 신호는 인버터 3단계분의 지연이 발생되고, 레벨시프트단계(12)의 마이너스측을 전달하는 신호는 인버터 1단분의 지연이 발생되어 언밸러스가 되므로 지연단계(14)의 P-MOS측의 부하구동력을 N-MOS측의 부하구동력 보다 크게하는 등의 방법이 필요해진다.

이상의 설명에서는 본 발명자에 의해 주요하게 이루어진 발명을 그 배경이 된 이용분야인 레벨변환회로를 가지는 입출력버퍼회로에 적용한 경우에 대해서 설명하였지만, 본 발명은 상기에 한정되는 것은 아니고 반도체집적회로내부에 있어서의 레벨변환회로에도 적용하는 것은 가능하다.

본 원에 있어서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다.

즉, 본 발명에 따르면, 출력신호의 로우레벨에서 하이레벨로의 변화가 하이레벨에서 로우레벨로의 변화가 거의 비등한 레벨변환회로를 실현할 수 있으며, 레벨변환회로를 인터페이스회로로 하는 반도체집적회로를 이용한 시스템 고속화가 가능해진다.

Claims (19)

1. 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와,

   상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추는 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,

   상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추는 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2출력단자를 포함하는 제 1 회로와,

   제 1 전압단자와 제 2 전압단자와의 사이에 그 소스 드레인경로가 직렬로 접속된 제 1 p채널형 MOS트랜지스터, 제 2 p채널형 MOS트랜지스터, 제 1 n채널형 MOS트랜지스터, 제 2 n채널형 MOS트랜지스터를 갖추고,

   상기 제 1 p채널형 MOS트랜지스터의 드레인 및 상기 제 1 n채널형 MOS트랜지스터의 드레인이 제 3 출력단자에 접속된 제 2 회로를 구비하고,

   상기 제 2 회로는, 상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 것을 특징으로 하는 레벨변환회로.
2. 청구항 1 에 있어서,

   상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호, 또는, 상기 제 1회로의 제 2 출력단자에서 출력되는 제 3 신호를 지연하여 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터, 또는, 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터로 제어를 하여 지연수단을 갖추는 것을 특징으로 하는 레벨변환회로.
3. 청구항 1 에 있어서,

   MOS트랜지스터의 게이트단자에 입력된 신호에 따라서 상기 MOS트랜지스터의 소스 혹은 드레인단자로부터 상기 게이트입력신호에 따른 신호가 출력되는 회로를 1단계로 정의한 경우,

   상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호경유의 회로단수와,

   상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호경유의 회로단수가 동일해지도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
4. 청구항 1 에 있어서,

   상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호의 변화에 따라서 상기 제 2 p채널형 MOS트랜지스터 또는 제 1 채널형 MOS트랜지스터의 상태가 변화하는 것을 특징으로 하는 레벨변환회로.
5. 청구항 4 에 있어서,

   상기 제 1 p채널형 MOS트랜지스터와 제 2 n채널형 MOS트랜지스터의 각각의 배열에 풀업(pull-up)용의 고저항소자와 풀다운(pull-down)용의 고저항소자가 접속되어 있는 것을 특징으로 하는 레벨변환회로.
6. 청구항 5 에 있어서,

   상기 제 2 p채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율보다 상기 제 1 p채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율이 커지도록 설정되고,

   상기 제 1 n채널형 MOS트랜지스터의 게이트폭과 게이트길이와의 비율보다 상기 제 2 n채널형 MOS트랜지스터의 게이트폭과 게이트길이의 비율이 커지도록 설정되어 있는 것을 특징으로 하는 레벨변환회로.
7. 청구항 1 에 있어서,

   상기 제 1 신호를 논리반전하는 제 1 인버터를 구비하고,

   상기 제1 회로는 상기 제 1 인버터의 출력신호를 받는 제 2 입력단자를 갖추고,

   상기 제 1 입력단자 및 제 2 입력단자에 각각 게이트단자가 접속된 제 3 n채널형 MOS트랜지터 및 제 4 n채널형 MOS트랜지스터와,

   상기 제 3 n채널형 MOS트랜지스터와 소스 드레인 경로가 직렬로 접속되는 게이트단자에 상기 제 4 n채널형 MOS트랜지스터의 드레인단자가 접속된 제 3 p채널형 MOS트랜지스터와,

   상기 제 4 n채널형 MOS트랜지스터와 소스드레인의 경로가 직렬로 접속된 게이트단자에 상기 제 3 n채널형 MOS트랜지스터의 드레인단자가 접속된 제 4 p채널형 MOS트랜지스터로 구성되고,

   상기 제 4 n채널형 MOS트랜지스터의 드레인단자에 상기 제 1 출력단자가 접속되고,

   상기 제 3 n채널형 MOS트랜지스터의 드레인단자에 상기 제 2 출력단자가 접속되고,

   상기 제 1 출력단자에는 상기 제 2 신호를 논리반전하는 제 2 인버터가 접속되어 있는 것을 특징으로 하는 레벨변환회로.
8. 청구항 7 에 있어서,

   상기 제 2 회로는, 상기 제 2 p채널형 MOS트랜지스터 또는 제 1 n채널형 MOS트랜지스터가 상기 제 1 회로로부터 출력되는 상기 제 2 신호 또는 상기 제 2 인버터의 출력신호 가운데 변화가 빠른 쪽의 신호변화에 따라서 상태가 변화하는 것을 특징으로 하는 레벨변환회로.
9. 청구항 8 에 있어서,

   상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 2 인버터의 출력신호 가운데 변화가 느린쪽의 신호변화에 따라서, 상기 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터에 제어를 주는 제 3 인버터를 갖추는 것을 특징으로 하는 레벨변환회로.
10. 청구항 1 에 있어서,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호 가운데 변화가 느린쪽의 신호변화에 따라서, 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는 상기 제 1 p채널형 MOS트랜지스터 및 제 2 n채널형 MOS트랜지스터를 제어하는 신호를 생성하는 지연수단을 갖추는 것을 특징으로 하는 레벨변환회로.
11. 청구항 1에 있어서,

    상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호가운데 변화가 빠른 쪽의 신호변화에 응답하여 상기 제 1 p채널형 MOS트랜지스터 또는 제 2 채널형 MOS트랜지스터의 상태가 변화하는 것을 특징으로 하는 레벨변환회로.
12. 제 1 신호 진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여, 상기 제 2 신호진폭을 가지는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고,

    상기 제 2 회로는, 상기 제 1 회로에서 출력되는 상기 제 2 신호 또는 제 3 신호와 그 역상의 신호를 각각 받고 신호변화의 방향에 따라서 상기 제 4 신호변화가 빨라지도록 논리한계치가 변화하는 것을 특징으로 하는 레벨변환회로.
13. 청구항 12 에 있어서,

    상기 제 2 회로는, 제 1 전압단자와 제 2 전압단자와의 사이에 그 소스 드레인 경로가 직렬로 접속된 제 1 p채널형 MOS트랜지스터, 제 2 p채널형 MOS트랜지스터, 제 1 n채널형 MOS트랜지스터, 제 2 n채널형 MOS트랜지스터를 갖추고,

    상기 제 1 p채널형 MOS트랜지스터의 드레인 및 상기 제 1 n채널형 MOS트랜지스터의 드레인이 제 3 출력단자에 접속되며 제 2 p채널형 MOS트랜지스터와 제 1 n채널형 MOS트랜지스터의 배열에 각각 고저항소자가 접속되고,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호 또는 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호를 지연하여 상기 제 2 p채널형 MOS트랜지스터 및 제 1 n채널형 MOS트랜지스터 또는, 제 1 p채널형 MOS트랜지스터 및 제2 n채널형 MOS트랜지스터에 제어를 주는 지연수단을 구비하고 있는 것을 특징으로 하는 레벨변환회로.
14. 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고,

    MOS트랜지스터의 게이트단자에 입력된 신호에 따라서 상기 MOS트랜지스터의 소스 혹은 드레인단자에서 상기 게이트입력신호에 따른 신호가 출력되는 회로를 1단으로 정의한 경우,

    상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와,

    상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 4단계 이하가 되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
15. 제 1 신호진폭을 갖추는 제 1 신호를 받는 제 1 입력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호가운데, 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비하고,

    MOS트랜지스터의 게이트단자에 입력된 신호에 따라서 상기 MOS트랜지스터의 소스 혹은 드레인단자에서 상기 게이트입력신호에 따른 신호가 출력되는 회로를 1단으로 정의한 경우,

    상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 2 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수와,

    상기 제 1 회로의 상기 제 1 입력단자에서 상기 제 3 출력단자를 경유하여 상기 제 2 회로의 제 3 출력단자에 도달하는 신호가 경유하는 회로단수가 각각 3단이 되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
16. 내부회로에서는 제 1 진폭으로 신호가 전송되고, 외부의 다른 장치와의 사이에서는 상기 제 1 진폭보다 큰 제 2 진폭으로 신호의 송수신이 실행되는 반도체집적회로로서,

    상기 제 2 진폭의 신호가 출력되는 외부단자에 접속된 입출력회로에 청구항 1에서 청구항 15중 어느 한 항에 기재의 레벨변환회로를 구비하고 있는 것을 특징으로 하는 반도체집적회로.
17. 청구항 16 에 있어서,

    제 2 진폭의 신호가 입력되는 외부단자에 접속된 입출력회로에, 제 2 진폭의 신호를 제 1 진폭의 신호로 변환하는 역레벨 변환회로를 구비하고 있는 것을 특징으로 하는 반도체집적회로.
18. 제 1 신호진폭을 가지는 제 1 신호를 받는 제 1 입력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 동상의 제 2 신호를 출력하는 제 1 출력단자와,

    상기 제 1 신호진폭보다 큰 제 2 신호진폭을 갖추고 상기 제 1 신호와 역상의 제 3 신호를 출력하는 제 2 출력단자를 포함하는 제 1 회로와,

    상기 제 1 회로의 제 1 출력단자에서 출력되는 제 2 신호와 상기 제 1 회로의 제 2 출력단자에서 출력되는 제 3 신호 가운데 신호레벨의 변화가 빠른 쪽의 신호의 신호변화에 의거하여, 상기 제 2 신호진폭을 갖추는 제 4 신호를 형성하여 상기 제 3 출력단자에서 출력하는 제 2 회로를 구비한 제 1 레벨변환회로와,

    상기 제 1 회로와 동일형식의 회로로 이루어지는 제 2 레벨변환회로를 갖추는 것을 특징으로 하는 반도체집적회로.
19. 청구항 18 에 있어서,

    상기 제 1 레벨변환회로는 통상의 동작신호를 전송하는 경로에 설치되고,

    상기 제 2 레벨변환회로는 테스트계의 신호를 전송하는 경로에 설치되어 있는 것을 특징으로 하는 반도체집적회로.