JP4230881B2 - 半導体集積回路、及びレベル変換回路 - Google Patents
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Description
本発明は、入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とを備えた半導体集積回路、及びレベル変換回路に関するものである。
ＥＣＬ(Emitter Coupled Logic)やＳＳＴＬ(Stub Series Terminated Logic)、ＬＶＤＳ(Low Voltage Differential Signal)に代表されるＩＣ間を小振幅信号で接続するインターフェース回路では、小振幅信号を増幅して内部回路が動作する信号レベルに変換する必要がある。このインターフェース回路として差動増幅回路を用いるのが一般的となっている。その差動増幅回路は、入力レベルに応じて、遅延時間や出力レベル等の回路特性が変動する性質を持つことから、その入力レベルの変動を抑制する技術が要求されている。
従来、小振幅信号を入力するインターフェース回路としては、差動増幅回路を用いた入力回路が知られている（例えば、特許文献１参照）。図１５には、そのインターフェース回路の具体的な回路構成を示す。
図１５に示すように、インターフェース回路１には、プッシュプル回路２と差動増幅回路３とが設けられている。プッシュプル回路２には、４つのＭＯＳトランジスタＭ１〜Ｍ４が備えられ、高電位側の第１電源と低電位側の第２電源との間に、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２が直列に接続されるとともに、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４とが直列に接続されている。ＭＯＳトランジスタＭ１，Ｍ４のゲートには入力信号ＩＮが供給され、ＭＯＳトランジスタＭ２，Ｍ３のゲートにはリファレンス電圧ＲＥＦが供給される。そして、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２との接続点から出力信号ＯＵＴが差動増幅回路３に供給され、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４との接続点から出力信号ＯＵＴＢが差動増幅回路３に供給される。各出力信号ＯＵＴ，ＯＵＴＢは相補の信号であって、差動増幅回路３は、プッシュプル回路２の各出力信号ＯＵＴ，ＯＵＴＢを増幅した電圧レベルの信号Ｘを出力する。
このように、インターフェース回路１では、単一の入力信号ＩＮがプッシュプル回路２で相補の信号ＯＵＴ，ＯＵＴＢに変換された後、差動増幅回路３に供給される。この回路構成によって、入力信号ＩＮが小振幅であっても、差動増幅回路３に供給される信号ＯＵＴ，ＯＵＴＢの差電圧が確保される。これにより、入力信号の小振幅化による増幅利得の低下や、それに伴う消費電力の増加が抑制される。
特許第２７７３６９２号公報
ところが、上記インターフェース回路１において、図１６に示すような電圧レベルの入力信号ＩＮ（Ｈレベル＝２．４Ｖ、Ｌレベル＝１．６Ｖ）とリファレンス電圧ＲＥＦ（＝２．０Ｖ）とが入力される場合、出力信号ＯＵＴ，ＯＵＴＢの電圧レベルが半周期毎に異なるレベルとなってしまう。この場合、プッシュプル回路２から差動増幅回路３に供給される各信号ＯＵＴ，ＯＵＴＢの差電圧が半周期毎に異なるため、差動増幅回路３の出力信号Ｘの遅延時間や信号レベル等の回路特性が変動してしまう。その結果、半導体集積回路における内部回路を正常に動作させることができなくなる。
本発明は上記問題点を解決するためになされたものであって、その目的は、レベル変換回路の出力信号のレベル変動を低減し、差動増幅回路を的確に動作させることができる半導体集積回路、及びレベル変換回路を提供することにある。
図１は、本発明の原理説明図である。すなわち、半導体集積回路１０は、入力信号ＩＮ，ＩＮＢの電圧レベルをレベルシフトして出力するレベル変換回路１１と、該レベル変換回路１２の出力信号ＯＵＴ，ＯＵＴＢに基づいて、各信号の差電圧を増幅して出力する差動増幅回路１２とを備える。レベル変換回路１１には、同一導電型の第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４が設けられている。第１電源と第２電源との間に、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とが直列に接続されるとともに、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４とが直列に接続されている。第１のＭＯＳトランジスタＭ１と第４のＭＯＳトランジスタＭ４のゲートには入力信号ＩＮが供給され、第２のＭＯＳトランジスタＭ２と第３のＭＯＳトランジスタＭ３とのゲートには前記入力信号ＩＮの逆相の入力信号ＩＮＢが供給される。そして、前記第１及び第２のＭＯＳトランジスタＭ１，Ｍ２の接続点から出力信号ＯＵＴが出力され、第３及び第４のＭＯＳトランジスタＭ３，Ｍ４の接続点から出力信号ＯＵＴＢが出力されて、各信号ＯＵＴ，ＯＵＴＢが差動増幅回路１２に供給される。さらに、第１及び第２のＭＯＳトランジスタＭ１，Ｍ２の接続点と差動増幅回路１２との間に、同一導電型の第５のＭＯＳトランジスタが設けられるとともに、第３及び第４のＭＯＳトランジスタＭ３，Ｍ４の接続点と差動増幅回路１２との間に、同一導電型の第６のＭＯＳトランジスタが設けられる。そして、第５及び第６のＭＯＳトランジスタのゲートには、差動増幅回路１２を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧が印加される。このようにすると、差動増幅回路１２のＭＯＳトランジスタには、そのゲート耐圧を越える信号が供給されることがない。
図２に示すような相補の入力信号ＩＮ，ＩＮＢがレベル変換回路１１に入力される場合、レベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢは、一定の電圧レベルで振幅する相補信号となる。従って、単一の入力信号ＩＮが入力される従来回路とは異なり、差動増幅回路１２に供給される相補信号の差電圧は一定レベルに維持されるため、差動増幅回路１２を的確に動作させることができる。
また、各ＭＯＳトランジスタＭ１〜Ｍ４について、直列接続された一方のＭＯＳトランジスタＭ１，Ｍ３のゲート長とゲート幅との比を他方のトランジスタＭ２，Ｍ４のゲート長とゲート幅との比の３倍以下とする。このようにすると、入力信号ＩＮ，ＩＮＢの電圧レベルに対する出力信号ＯＵＴ，ＯＵＴＢの変動を低減でき、差動増幅回路１２の特性変動を抑えることができる。
特に、一方のＭＯＳトランジスタＭ１，Ｍ３と他方のトランジスタＭ２，Ｍ４とについて、ゲート長とゲート幅との比を等しくすると、入力信号ＩＮ，ＩＮＢの電圧レベルに対する出力信号ＯＵＴ，ＯＵＴＢの変動を確実に低減できる。
さらに、一方のＭＯＳトランジスタＭ１，Ｍ３の利得定数を他方のＭＯＳトランジスタＭ２，Ｍ４の利得定数と等しくしても、入力信号ＩＮ，ＩＮＢの電圧レベルに対する出力信号ＯＵＴ，ＯＵＴＢの変動を確実に低減することができる。
また、レベル変換回路において、第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに第１の入力信号が供給され、第２のＭＯＳトランジスタと第３のＭＯＳトランジスタに第２の入力信号が供給される。このレベル変換回路における各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下とすることにより、入力信号の電圧レベルに対する出力信号の変動を低減でき、差動増幅回路の特性変動を抑えることができる。
また、差動増幅回路１２が第１電源と第２電源とに接続され、該差動増幅回路１２の動作電源を前記レベル変換回路１１と同じ電源とすることにより、差動増幅回路１２側から見た、電源変動によるレベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢのレベル変動を抑えることができる。
レベル変換回路１１を構成する第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４について、バックゲートがソースに接続される場合、閾値電圧のバックゲート電圧に対する依存を抑制することができる。
レベル変換回路１１の第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４は、差動増幅回路１２を構成するＭＯＳトランジスタよりも高いゲート耐圧を有する。この場合、差動増幅回路１２のＭＯＳトランジスタのゲート耐圧よりも高い電圧レベルの入力信号ＩＮ，ＩＮＢをレベル変換回路１１に入力することが可能となる。
また、レベル変換回路１１には第７及び第８のＭＯＳトランジスタが接続される。具体的に、第７のＭＯＳトランジスタは、ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタＭ１，Ｍ４のゲートに接続される。第８のＭＯＳトランジスタは、ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタＭ２，Ｍ３のゲートに接続される。そして、レベル変換回路１１の非活性時には、電流制限信号により第７及び第８のＭＯＳトランジスタがオンされ、該各トランジスタを介して第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４のゲートが第１電源又は第２電源に接続される。これにより、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４がオフされることで、レベル変換回路１１（第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４）に流れる電流を停止することが可能となる。
本発明によれば、レベル変換回路の出力信号のレベル変動を低減し、差動増幅回路を的確に動作させることができる。
（第１実施形態）
以下、本発明を具体化した第１実施形態を図３〜図６に従って説明する。
図３は、本実施形態の半導体集積回路１０を示す回路図である。
以下、本発明を具体化した第１実施形態を図３〜図６に従って説明する。
図３は、本実施形態の半導体集積回路１０を示す回路図である。
半導体集積回路１０には、その入力回路としてレベル変換回路１１と差動増幅回路１２とが設けられている。これらレベル変換回路１１と差動増幅回路１２とにおいて、外部から供給される入力信号ＩＮ，ＩＮＢが内部回路１３の動作電源に対応した信号レベルに変換される。
レベル変換回路１１は、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４を備える。各トランジスタＭ１〜Ｍ４の導電型はＮ型である。レベル変換回路１１において、高電位側の第１電源ＶＤＤ（例えば、１．２Ｖ）と低電位側の第２電源ＶＳＳ（例えば、０Ｖ）との間には、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とが直列に接続されるとともに、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４とが直接に接続されている。そして、第１及び第４のＭＯＳトランジスタＭ１，Ｍ４のゲートには入力信号ＩＮが供給され、第２及び第３のＭＯＳトランジスタＭ２，Ｍ３のゲートには入力信号ＩＮの逆相の入力信号ＩＮＢが供給される。
また、レベル変換回路１１において、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２との接続点から出力信号ＯＵＴが出力され、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４との接続点から出力信号ＯＵＴＢが出力される。そして、出力信号ＯＵＴは差動増幅回路１２の非反転入力端子に供給され、出力信号ＯＵＴＢは差動増幅回路１２の反転入力端子に供給される。この差動増幅回路１２において各信号ＯＵＴ，ＯＵＴＢの差電圧が増幅され、その増幅後の信号Ｘが内部回路１３に供給される。
本実施形態のレベル変換回路１１において、第１のＭＯＳトランジスタＭ１のゲート長Ｌ１とゲート幅Ｗ１との比と第２のＭＯＳトランジスタＭ２のゲート長Ｌ２とゲート幅Ｗ２との比が等しくなるよう形成される（Ｗ１／Ｌ１＝Ｗ２／Ｌ２）。また、第３のＭＯＳトランジスタＭ３のゲート長Ｌ３とゲート幅Ｗ３との比と第４のＭＯＳトランジスタＭ４のゲート長Ｌ４とゲート幅Ｗ４との比が等しくなるよう形成されている（Ｗ３／Ｌ３＝Ｗ４／Ｌ４）。この場合、入力信号ＩＮ，ＩＮＢの電圧レベルが変動したとしても、レベル変換回路１１における出力信号ＯＵＴ，ＯＵＴＢの電圧レベルの変動を抑えることが可能となる。
以下、本実施形態のレベル変換回路１１の作用を説明する。
ＭＯＳトランジスタが飽和領域で動作する場合、そのドレイン電流ＩDSは、次式（１）で表される。
ＭＯＳトランジスタが飽和領域で動作する場合、そのドレイン電流ＩDSは、次式（１）で表される。
ＩDS＝β／２×(ＶGS −ＶT )2 ・・・（１）
ここで、ＶGSはゲート・ソース間電圧、ＶTは閾値電圧、βはＭＯＳトランジスタの利得定数である。また、利得定数βは次式（２）で表される。
ここで、ＶGSはゲート・ソース間電圧、ＶTは閾値電圧、βはＭＯＳトランジスタの利得定数である。また、利得定数βは次式（２）で表される。
β＝Ｗ／Ｌ×βo ・・・（２）
ここで、Ｗはゲート幅、Ｌはゲート長、βoは導電係数である。
図３のレベル変換回路１１において、第１のＭＯＳトランジスタＭ１に流れるドレイン電流ＩDS(M1)と第２のＭＯＳトランジスタＭ２に流れるドレイン電流ＩDS(M2)とは等しいことから、上記の式（１）より、次式（３）の関係が成り立つ。
ここで、Ｗはゲート幅、Ｌはゲート長、βoは導電係数である。
図３のレベル変換回路１１において、第１のＭＯＳトランジスタＭ１に流れるドレイン電流ＩDS(M1)と第２のＭＯＳトランジスタＭ２に流れるドレイン電流ＩDS(M2)とは等しいことから、上記の式（１）より、次式（３）の関係が成り立つ。
β(M1)／2×(ＶGS(M1)−ＶT(M1))2＝β(M2)／2×(ＶGS(M2)−ＶT(M2))2 ・・・（３）
導電係数βoは同一のプロセスで制作された同じ導電型のＭＯＳトランジスタではほぼ同じ値になる。また、閾値電圧ＶTもバックゲート電圧に若干依存するがほぼ同じ電圧となる。そして、各ＭＯＳトランジスタＭ１，Ｍ２のゲート長Ｌとゲート幅Ｗの比を等しく設計すると、各ＭＯＳトランジスタＭ１，Ｍ２間で次式の関係が成り立つ。
導電係数βoは同一のプロセスで制作された同じ導電型のＭＯＳトランジスタではほぼ同じ値になる。また、閾値電圧ＶTもバックゲート電圧に若干依存するがほぼ同じ電圧となる。そして、各ＭＯＳトランジスタＭ１，Ｍ２のゲート長Ｌとゲート幅Ｗの比を等しく設計すると、各ＭＯＳトランジスタＭ１，Ｍ２間で次式の関係が成り立つ。
ＶGS(M1)＝ＶGS(M2) ・・・（４）
すなわち、第１のＭＯＳトランジスタＭ１のゲートに印加された入力信号ＩＮは、第２のＭＯＳトランジスタＭ２のゲートに印加されている入力信号ＩＮＢだけレベルシフトされ、各ＭＯＳトランジスタＭ１，Ｍ２の接続点から出力信号ＯＵＴとして出力される。ここで、入力信号ＩＮ，ＩＮＢの電圧レベルをそれぞれＶ（IN），Ｖ（INB）としたとき、レベルシフト後の電圧レベルＶ（OUT）は次式（５）で表される。
すなわち、第１のＭＯＳトランジスタＭ１のゲートに印加された入力信号ＩＮは、第２のＭＯＳトランジスタＭ２のゲートに印加されている入力信号ＩＮＢだけレベルシフトされ、各ＭＯＳトランジスタＭ１，Ｍ２の接続点から出力信号ＯＵＴとして出力される。ここで、入力信号ＩＮ，ＩＮＢの電圧レベルをそれぞれＶ（IN），Ｖ（INB）としたとき、レベルシフト後の電圧レベルＶ（OUT）は次式（５）で表される。
Ｖ（OUT）＝Ｖ（IN）−Ｖ（INB） ・・・（５）
各入力信号ＩＮ，ＩＮＢは相補信号であり、その振幅をＶswingとすると、式（５）は次式（６）となる。
各入力信号ＩＮ，ＩＮＢは相補信号であり、その振幅をＶswingとすると、式（５）は次式（６）となる。
Ｖ（OUT）＝Ｖswing ・・・（６）
つまり、出力信号ＯＵＴの電圧レベルＶ（OUT）は、入力信号ＩＮ，ＩＮＢの電圧レベルには関係なく、振幅に等しい電圧レベルとなる。この電圧レベルの関係は、振幅が等しい入力信号であれば、入力信号の電圧レベルが変動しても、出力信号ＯＵＴの電圧レベルＶ（OUT）は一定に維持されることを示す。
つまり、出力信号ＯＵＴの電圧レベルＶ（OUT）は、入力信号ＩＮ，ＩＮＢの電圧レベルには関係なく、振幅に等しい電圧レベルとなる。この電圧レベルの関係は、振幅が等しい入力信号であれば、入力信号の電圧レベルが変動しても、出力信号ＯＵＴの電圧レベルＶ（OUT）は一定に維持されることを示す。
但し、上記の関係は、各ＭＯＳトランジスタＭ１，Ｍ２が飽和領域で動作する条件で成り立つものである。
具体的に、第２のＭＯＳトランジスタＭ２は、出力信号ＯＵＴがＨｉレベルからＬｏｗレベルに遷移する際に、電圧ＶDS(M2)がＶGS(M2)−ＶTよりも小さくなると、非飽和領域に入り、上記の式（６）の関係は成り立たなくなる。この場合、ＭＯＳトランジスタＭ２における電流−電圧特性は線形に近くなり、該ＭＯＳトランジスタＭ２のオン抵抗Ｒonは以下の式（７）で表される。
具体的に、第２のＭＯＳトランジスタＭ２は、出力信号ＯＵＴがＨｉレベルからＬｏｗレベルに遷移する際に、電圧ＶDS(M2)がＶGS(M2)−ＶTよりも小さくなると、非飽和領域に入り、上記の式（６）の関係は成り立たなくなる。この場合、ＭＯＳトランジスタＭ２における電流−電圧特性は線形に近くなり、該ＭＯＳトランジスタＭ２のオン抵抗Ｒonは以下の式（７）で表される。
Ｒon＝１／（β（ＶGS(M2)−ＶT(M2)）） ・・・（７）
式（１）より、ドレイン電流ＩDSは第１のＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶGS(M1)の２乗に比例し、式（７）より、ＭＯＳトランジスタＭ２のオン抵抗Ｒonはゲート・ソース間電圧ＶGS(M2)に反比例することから、電圧レベルＶ（OUT）は入力信号ＩＮ，ＩＮＢの電圧レベルに依存する。これは、次式（８）のように表される。
式（１）より、ドレイン電流ＩDSは第１のＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶGS(M1)の２乗に比例し、式（７）より、ＭＯＳトランジスタＭ２のオン抵抗Ｒonはゲート・ソース間電圧ＶGS(M2)に反比例することから、電圧レベルＶ（OUT）は入力信号ＩＮ，ＩＮＢの電圧レベルに依存する。これは、次式（８）のように表される。
Ｖ（OUT）＝１／２×(ＶGS(M1)−ＶT(M1))2／(ＶGS(M2)−ＶT(M2)) ・・・（８）
この式（８）で表される電圧レベルの依存性は実際には小さい。従って、上記の式（６）と式（８）の結果から、レベルシフト後の電圧レベルＶ（OUT）は、入力信号ＩＮ，ＩＮＢの電圧レベルに対して、依存の非常に小さなレベルになる。
この式（８）で表される電圧レベルの依存性は実際には小さい。従って、上記の式（６）と式（８）の結果から、レベルシフト後の電圧レベルＶ（OUT）は、入力信号ＩＮ，ＩＮＢの電圧レベルに対して、依存の非常に小さなレベルになる。
ここで、各信号の電圧レベルの関係を図４に示す電圧波形を用いて説明する。
図４において、入力信号ＩＮ，ＩＮＢが、Ｈレベル＝２．４Ｖ、Ｌレベル＝１．６Ｖで振幅する場合の電圧波形を実線で示し、Ｈレベル＝１．４Ｖ、Ｌレベル＝０．６Ｖで振幅する場合の電圧波形を破線で示している。
図４において、入力信号ＩＮ，ＩＮＢが、Ｈレベル＝２．４Ｖ、Ｌレベル＝１．６Ｖで振幅する場合の電圧波形を実線で示し、Ｈレベル＝１．４Ｖ、Ｌレベル＝０．６Ｖで振幅する場合の電圧波形を破線で示している。
ここで、入力信号ＩＮ，ＩＮＢがいずれの入力レベル（ＩＮ，ＩＮＢ＝２．４／１．６Ｖ，１．４／０．６Ｖ）であっても、出力信号ＯＵＴ，ＯＵＴＢのＨレベルは約０．８Ｖとなっている。一方、出力信号ＯＵＴ，ＯＵＴＢのＬレベルは、入力レベルに応じて若干の依存性を持つものの、入力レベルが２．４／１．６Ｖである場合は約０．２３Ｖとなり、入力レベルが１．４／０．６Ｖである場合は約０．０４Ｖとなり、その依存は非常に小さいことがわかる。
このように、本実施形態のレベル変換回路１１では、入力信号ＩＮ，ＩＮＢの電圧レベルに対し、依存の非常に小さな出力信号ＯＵＴ，ＯＵＴＢを得ることができる。そして、それら出力信号ＯＵＴ，ＯＵＴＢが差動増幅回路１２に供給されるため、該差動増幅回路１２において、入力信号ＩＮ，ＩＮＢの電圧レベルに応じた特性変動が抑えられる。
図５には、差動増幅回路１２の具体的構成を示している。
差動増幅回路１２には、定電流源１４とＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２とが設けられており、ＰＭＯＳトランジスタＭＰ１のゲートにレベル変換回路１１の出力信号ＯＵＴが供給され、ＰＭＯＳトランジスタＭＰ２のゲートに出力信号ＯＵＴＢが供給される。
差動増幅回路１２には、定電流源１４とＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２とが設けられており、ＰＭＯＳトランジスタＭＰ１のゲートにレベル変換回路１１の出力信号ＯＵＴが供給され、ＰＭＯＳトランジスタＭＰ２のゲートに出力信号ＯＵＴＢが供給される。
定電流源１４は第１電源ＶＤＤに接続され、該定電流源１４の定電流がＰＭＯＳトランジスタＭＰ１，ＭＰ２のソースに供給される。ＰＭＯＳトランジスタＭＰ１のドレインはＮＭＯＳトランジスタＭＮ１のドレインに接続され、ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ１のドレインは、各ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲートに接続され、該各ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースは第２電源ＶＳＳに接続されている。そして、ＰＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの接続点から信号Ｘが出力される。
本実施形態の差動増幅回路１２は、レベル変換回路１１と同じ第１及び第２電源ＶＤＤ，ＶＳＳに接続され、各電源ＶＤＤ，ＶＳＳを動作電源としている。この場合、各電源ＶＤＤ，ＶＳＳの電圧変動による動作特性の悪影響が防止される。
ここで、差動増幅回路１２の電源がレベル変換回路１１の第１及び第２電源と異なる場合（図６（ａ）参照）、ノイズ等による電源電圧の変動が生じると、差動増幅回路１２に入力される出力信号ＯＵＴ，ＯＵＴＢの電圧レベル（入力信号電圧レベル）は、レベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢの電圧レベルに対して変動してしまう。また、外部から供給される各電源についてその規格範囲内で電圧レベルが変動する場合も同様に出力信号ＯＵＴ，ＯＵＴＢのレベル変動が生じてしまう。これに対して、本実施形態のように、レベル変換回路１１と差動増幅回路１２とを同じ第１電源ＶＤＤ及び第２電源ＶＳＳに接続することにより、その変動分が抑制される（図６（ｂ）参照）。
また、本実施形態において、レベル変換回路１１の各ＭＯＳトランジスタＭ１〜Ｍ４は、差動増幅回路１２の各ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２よりもゲート酸化膜を厚くすることにより、ゲート耐圧が高められている。具体的には、レベル変換回路１１の各ＭＯＳトランジスタＭ１〜Ｍ４は２．５Ｖのゲート耐圧を持ち、差動増幅回路１２の各ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は１．２Ｖのゲート耐圧を持つ。
この構成により、レベル変換回路１１における各ＭＯＳトランジスタＭ１〜Ｍ４のゲートに、高電位側の第１電源ＶＤＤの電圧レベル（＝１．２Ｖ）よりも高い電圧レベル（＝２．４Ｖ）の入力信号ＩＮ，ＩＮＢが供給される場合でも、該入力信号ＩＮ，ＩＮＢをその振幅に応じた電圧レベルに変換することが可能となっている。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）レベル変換回路１１における第１のＭＯＳトランジスタＭ１と第４のＭＯＳトランジスタＭ４のゲートに入力信号ＩＮを入力し、第２のＭＯＳトランジスタＭ２と第３のＭＯＳトランジスタＭ３のゲートに前記入力信号ＩＮの逆相の入力信号ＩＮＢを入力するようにした。このように、信号レベルが相補関係を有する入力信号ＩＮ，ＩＮＢをレベル変換回路１１に入力する場合、従来回路のように単一の入力信号ＩＮを入力する場合と異なり、レベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢは一定の電圧レベルで振幅する。また、出力信号ＯＵＴ，ＯＵＴＢの差電圧も従来回路と比較して大きくなる。従って、このレベル変換回路１１を用いることにより、差動増幅回路１２を的確に動作させることができる。
（１）レベル変換回路１１における第１のＭＯＳトランジスタＭ１と第４のＭＯＳトランジスタＭ４のゲートに入力信号ＩＮを入力し、第２のＭＯＳトランジスタＭ２と第３のＭＯＳトランジスタＭ３のゲートに前記入力信号ＩＮの逆相の入力信号ＩＮＢを入力するようにした。このように、信号レベルが相補関係を有する入力信号ＩＮ，ＩＮＢをレベル変換回路１１に入力する場合、従来回路のように単一の入力信号ＩＮを入力する場合と異なり、レベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢは一定の電圧レベルで振幅する。また、出力信号ＯＵＴ，ＯＵＴＢの差電圧も従来回路と比較して大きくなる。従って、このレベル変換回路１１を用いることにより、差動増幅回路１２を的確に動作させることができる。
（２）レベル変換回路１１において、ＭＯＳトランジスタＭ１，Ｍ３のゲート長とゲート幅との比をトランジスタＭ２，Ｍ４のゲート長とゲート幅との比と等しくしたので、電圧レベルが異なる入力信号ＩＮ，ＩＮＢが入力される場合にも、出力信号ＯＵＴ，ＯＵＴＢの電圧レベルをほぼ一定に維持することができる。従って、レベル変換回路１１を用いることにより、差動増幅回路１２の入力レベルの変動が防止されるため、差動増幅回路１２の出力信号Ｘの遅延時間や電圧レベルなどの回路特性の変動を抑制することができる。
（３）レベル変換回路１１と差動増幅回路１２とを同じ第１電源ＶＤＤ及び第２電源ＶＳＳに接続したので、差動増幅回路１２側から見た、電源変動によるレベル変換回路１１の出力信号ＯＵＴ，ＯＵＴＢのレベル変動を抑えることができる。
（４）レベル変換回路１１において、各ＭＯＳトランジスタＭ１〜Ｍ４のゲート耐圧を、第１電源ＶＤＤの電圧レベルよりも高くしたので、より広範囲の電圧レベルの入力信号をレベル変換することが可能となる。また、レベル変換回路１１において、各ＭＯＳトランジスタＭ１〜Ｍ４のゲート耐圧を高める場合、各ＭＯＳトランジスタにおけるゲート酸化膜厚を均一に厚くすればよい。この場合、ゲート耐圧を高めることによる回路特性への影響は少ない。
（５）レベル変換回路１１に相補の入力信号ＩＮ，ＩＮＢが入力されることにより、各ＭＯＳトランジスタＭ１〜Ｍ４のオン抵抗は、直列接続された一方のＭＯＳトランジスタが高く、他方のＭＯＳトランジスタが低くなる。つまり、レベル変換回路１１では、入力信号ＩＮ，ＩＮＢの信号レベルが反転しても、オン抵抗が高いＭＯＳトランジスタとオン抵抗が低いＭＯＳトランジスタとの直列回路が常に形成されることとなる。従って、レベル変換回路１１は、その消費電流を低減する上で好ましい構成である。
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図７には、本実施形態のレベル変換回路１１ａと差動増幅回路１２ａとを示している。
以下、本発明を具体化した第２実施形態を説明する。
図７には、本実施形態のレベル変換回路１１ａと差動増幅回路１２ａとを示している。
本実施形態のレベル変換回路１１ａは、上記第１実施形態と同様に第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４を備える。各ＭＯＳトランジスタＭ１〜Ｍ４の導電型は、第１実施形態とは異なりＰ型である。
このレベル変換回路１１ａにおいても、第１実施形態と同様に、高電位側の第１電源ＶＤＤと低電位側の第２電源ＶＳＳとの間には、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とが直列に接続されるとともに、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４とが直接に接続されている。また、各ＭＯＳトランジスタＭ１〜Ｍ４は、バックゲートがソースに接続されている。
差動増幅回路１２ａには、ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２と定電流源１４ａとが設けられている。差動増幅回路１２ａにおいて、ＮＭＯＳトランジスタＭＮ１のゲートにレベル変換回路１１ａの出力信号ＯＵＴが供給され、ＮＭＯＳトランジスタＭＮ２のゲートに出力信号ＯＵＴＢが供給される。ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースは互いに接続され、その接続点が定電流源１４ａを介して第２電源ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ１のドレインはＰＭＯＳトランジスタＭＰ１のドレインに接続され、ＮＭＯＳトランジスタＭＮ２のドレインはＰＭＯＳトランジスタＭＰ２のドレインに接続される。さらに、ＰＭＯＳトランジスタＭＰ１のドレインは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートに接続され、各ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソースが第１電源ＶＤＤに接続されている。そして、ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレインとの接続点から信号Ｘが出力される。
また、本実施形態のレベル変換回路１１ａでは、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２の利得定数βを等しくし、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４の利得定数βを等しくしている。
上記の式（２）の利得定数βを、さらに詳しく表すと、次式（９）のようになる。
β＝Ｗ／Ｌ×εox×μ／ｔox ・・・（９）
ここで、εoxはゲート酸化膜誘電率、μは平均表面移動度、ｔoxはゲート酸化膜厚である。
β＝Ｗ／Ｌ×εox×μ／ｔox ・・・（９）
ここで、εoxはゲート酸化膜誘電率、μは平均表面移動度、ｔoxはゲート酸化膜厚である。
これらεox，μ，ｔoxの値は製造プロセスによって決定される。本実施形態では、半導体集積回路１０の設計時に、これらの値を操作することにより、第１及び第２のＭＯＳトランジスタＭ１，Ｍ２の利得定数βを等しく形成し、第３及び第４のＭＯＳトランジスタＭ３，Ｍ４の利得定数βを等しく形成する。このように利得定数βを等しくすると、レベルシフト後の出力信号ＯＵＴ，ＯＵＴＢにおいて、入力信号ＩＮ，ＩＮＢのレベル変動に起因する変動分が抑制される。
また、各ＭＯＳトランジスタＭ１〜Ｍ４の微細化を図ったレベル変換回路１１ａを設計する場合、各ＭＯＳトランジスタＭ１〜Ｍ４のチャネル長変調定数が無視できなくなる。チャネル長変調定数は、ＭＯＳトランジスタの飽和領域で現れるドレイン・ソース間の抵抗成分に起因するものであり、上記の式（１）は、このチャネル長変調定数λを加味すると、次式（１０）のように表される。
ＩDS＝β／２×(ＶGS −ＶT )2×（１＋λ×ＶDS） ・・・（１０）
従って、各ＭＯＳトランジスタＭ１〜Ｍ４の微細化を図る場合において、ＭＯＳトランジスタＭ１，Ｍ２のチャネル長変調定数λを等しくし、ＭＯＳトランジスタＭ３，Ｍ４のチャネル長変調定数λを等しくすると、出力信号ＯＵＴ，ＯＵＴＢのレベル変動が抑制される。
従って、各ＭＯＳトランジスタＭ１〜Ｍ４の微細化を図る場合において、ＭＯＳトランジスタＭ１，Ｍ２のチャネル長変調定数λを等しくし、ＭＯＳトランジスタＭ３，Ｍ４のチャネル長変調定数λを等しくすると、出力信号ＯＵＴ，ＯＵＴＢのレベル変動が抑制される。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）レベル変換回路１１ａにおいて、第１及び第２のＭＯＳトランジスタＭ１，Ｍ２の利得定数βを等しくし、第３及び第４のＭＯＳトランジスタＭ３，Ｍ４の利得定数βを等しくした。このように利得定数βを等しくすると、上記第１実施形態と同様に、レベルシフト後の出力信号ＯＵＴ，ＯＵＴＢにおいて、入力信号ＩＮ，ＩＮＢのレベル変動に起因する変動分を抑制することができる。この場合、入力信号ＩＮ，ＩＮＢのレベルが変動しても、それに依存しない出力信号ＯＵＴ，ＯＵＴＢが差動増幅回路１２ａに供給されるため、差動増幅回路１２ａを的確に動作させることができる。
（１）レベル変換回路１１ａにおいて、第１及び第２のＭＯＳトランジスタＭ１，Ｍ２の利得定数βを等しくし、第３及び第４のＭＯＳトランジスタＭ３，Ｍ４の利得定数βを等しくした。このように利得定数βを等しくすると、上記第１実施形態と同様に、レベルシフト後の出力信号ＯＵＴ，ＯＵＴＢにおいて、入力信号ＩＮ，ＩＮＢのレベル変動に起因する変動分を抑制することができる。この場合、入力信号ＩＮ，ＩＮＢのレベルが変動しても、それに依存しない出力信号ＯＵＴ，ＯＵＴＢが差動増幅回路１２ａに供給されるため、差動増幅回路１２ａを的確に動作させることができる。
（２）差動増幅回路１２ａは、レベル変換回路１１ａと同じ第１及び第２電源ＶＤＤ，ＶＳＳに接続されるため、上記第１実施形態と同様に、各電源ＶＤＤ，ＶＳＳの電圧変動による動作特性の影響を抑制することができる。
（３）各ＭＯＳトランジスタＭ１〜Ｍ４は、バックゲートがソースに接続されるので、各ＭＯＳトランジスタＭ１〜Ｍ４における閾値電圧ＶTのバックゲート電圧に対する依存をなくすことができる。この場合、上記の式（４）の正確性が高められ、差動増幅回路１２ａの特性変動を確実に抑制できる。
（４）レベル変換回路１１ａにおいて、ＭＯＳトランジスタＭ１，Ｍ２のチャネル長変調定数λを等しくし、ＭＯＳトランジスタＭ３，Ｍ４のチャネル長変調定数λを等しくすることにより、出力信号ＯＵＴ，ＯＵＴＢのレベル変動をより確実に抑制することができる。
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
図８には、本実施形態のレベル変換回路１１と差動増幅回路１２とを示す。
以下、本発明を具体化した第３実施形態を説明する。
図８には、本実施形態のレベル変換回路１１と差動増幅回路１２とを示す。
本実施形態のレベル変換回路１１と差動増幅回路１２とは異なる電源に接続されている。具体的に、レベル変換回路１１は、高電位側の第１電源（＝２．５Ｖ）と低電位側の第２電源（＝０Ｖ）に接続されている。一方、差動増幅回路１２は、高電位側の第３電源（＝１．２Ｖ）と低電位側の第２電源（＝０Ｖ）に接続されている。
レベル変換回路１１と差動増幅回路１２の具体的な回路構成は、上記第１実施形態と同じである。レベル変換回路１１における第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４のゲート耐圧は２．５Ｖであり、差動増幅回路１２における複数のＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２（図５参照）のゲート耐圧は１．２Ｖである。
また、本実施形態では、レベル変換回路１１と差動増幅回路１２との間に、Ｎ型の第５及び第６のＭＯＳトランジスタＭ５，Ｍ６が設けられており、レベル変換回路１１の出力信号が各ＭＯＳトランジスタＭ５，Ｍ６を介して差動増幅回路１２に供給される。具体的には、レベル変換回路１１における第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２との接続点は、第５のＭＯＳトランジスタＭ５を介して差動増幅回路１２の非反転入力端子に接続される。また、第３のＭＯＳトランジスタＭ３と第４のＭＯＳトランジスタＭ４との接続点は、第６のＭＯＳトランジスタＭ６を介して差動増幅回路１２の反転入力端子に接続されている。第５及び第６のＭＯＳトランジスタＭ５，Ｍ６のゲートは、差動増幅回路１２の高電位側の第３電源（＝１．２Ｖ）に接続されている。
このように、レベル変換回路１１と差動増幅回路１２との間にＭＯＳトランジスタＭ５，Ｍ６を設けることにより、差動増幅回路１２のＭＯＳトランジスタのゲート耐圧を越える信号ＯＵＴ，ＯＵＴＢが差動増幅回路１２に供給されることが防止される。
図９には、本実施形態の動作波形図を示している。ここでは、Ｈレベル＝２．４Ｖ、Ｌレベル＝０．５Ｖで振幅する相補の入力信号ＩＮ，ＩＮＢがレベル変換回路１１に入力される。この場合、レベル変換回路１１は、入力信号ＩＮ，ＩＮＢをその振幅に応じた電圧レベルにレベルシフトし、Ｈレベルが１．９Ｖである出力信号ＯＵＴＬ，ＯＵＴＬＢを出力する。Ｈレベルの出力信号ＯＵＴＬ，ＯＵＴＬＢは、第５及び第６のＭＯＳトランジスタＭ５，Ｍ６を介して電圧値が降下された出力信号ＯＵＴとして差動増幅回路１２に供給される。具体的に、ＭＯＳトランジスタＭ５，Ｍ６のゲート電圧は１．２Ｖであるため、出力信号ＯＵＴ，ＯＵＴＢのＨレベルは、そのゲート電圧（＝１．２Ｖ）から閾値電圧ＶＴＨだけ低い電圧レベルとなる。
このように、第５及び第６のＭＯＳトランジスタＭ５，Ｍ６を設けることにより、差動増幅回路１２に供給される信号ＯＵＴ，ＯＵＴＢの電圧レベルが１．２Ｖ−ＶＴＨ以下となる。従って、差動増幅回路１２の入力レベルが該差動増幅回路１２のＭＯＳトランジスタＭＰ１，ＭＰ２のゲート耐圧を越えることはない。
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。
図１０に示すように、本実施形態のレベル変換回路１１ｂには、第１実施形態における第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４に加えて、第７及び第８のＭＯＳトランジスタＭ７，Ｍ８が設けられている。該各ＭＯＳトランジスタＭ７，Ｍ８の導電型は、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４と同じＮ型である。
以下、本発明を具体化した第４実施形態を説明する。
図１０に示すように、本実施形態のレベル変換回路１１ｂには、第１実施形態における第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４に加えて、第７及び第８のＭＯＳトランジスタＭ７，Ｍ８が設けられている。該各ＭＯＳトランジスタＭ７，Ｍ８の導電型は、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４と同じＮ型である。
第１及び第４のＭＯＳトランジスタＭ１，Ｍ４のゲートに第７のＭＯＳトランジスタＭ７のドレインが接続され、該ＭＯＳトランジスタＭ７のソースが第２電源ＶＳＳに接続されている。また、第２及び第３のＭＯＳトランジスタＭ２，Ｍ３のゲートに第８のＭＯＳトランジスタＭ８のドレインが接続され、該ＭＯＳトランジスタＭ８のソースが第２電源ＶＳＳに接続されている。そして、第７及び第８のＭＯＳトランジスタＭ７，Ｍ８のゲートには電流制限信号ＩＮＰが供給される。
具体的に、半導体集積回路１０の出荷試験時にＨレベルの電流制限信号ＩＮＰがレベル変換回路１１ｂに供給されると、第７及び第８のＭＯＳトランジスタＭ７，Ｍ８がオンする。このとき、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４がオフ状態となり、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４に流れる電流が停止される。このようにすれば、レベル変換回路１１ｂの非活性時に、該回路１１ｂの電流を削減することができる。
これ以外の電流削減方法として、ＭＯＳトランジスタＭ１，Ｍ２及びトランジスタＭ３，Ｍ４に直列にＭＯＳトランジスタを設け、レベル変換回路の電流経路を遮断する方法もある。この場合には、ＭＯＳトランジスタの追加によってレベル変換回路の特性悪化を招いてしまうが、本実施形態のレベル変換回路１１ｂのように、ＭＯＳトランジスタＭ７，Ｍ８を設ける場合には、回路特性が悪化することもない。
（第５実施形態）
以下、本発明を具体化した第５実施形態を説明する。
図１１に示すように、本実施形態のレベル変換回路１１ｃには、第１及び第４のＭＯＳトランジスタＭ１，Ｍ４に加えて、第９及び第１０のＭＯＳトランジスタＭ９，Ｍ１０が設けられている。該各ＭＯＳトランジスタＭ９，Ｍ１０の導電型は、前記第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４と同じＰ型である。
以下、本発明を具体化した第５実施形態を説明する。
図１１に示すように、本実施形態のレベル変換回路１１ｃには、第１及び第４のＭＯＳトランジスタＭ１，Ｍ４に加えて、第９及び第１０のＭＯＳトランジスタＭ９，Ｍ１０が設けられている。該各ＭＯＳトランジスタＭ９，Ｍ１０の導電型は、前記第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４と同じＰ型である。
第１及び第４のＭＯＳトランジスタＭ１，Ｍ４のゲートに第９のＭＯＳトランジスタＭ９のドレインが接続され、該ＭＯＳトランジスタＭ９のソースが第１電源ＶＤＤに接続されている。また、第２及び第３のＭＯＳトランジスタＭ２，Ｍ３のゲートに第１０のＭＯＳトランジスタＭ１０のドレインが接続され、該ＭＯＳトランジスタＭ１０のソースが第１電源ＶＤＤに接続されている。そして、第９及び第１０のＭＯＳトランジスタＭ９，Ｍ１０のゲートには電流制限信号ＩＮＰが供給される。
このレベル変換回路１１ｃにおいて、Ｌレベルの電流制限信号ＩＮＰが供給されると、第９及び第１０のＭＯＳトランジスタＭ９，Ｍ１０がオンする。このとき、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４がオフ状態となり、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４に流れる電流が停止される。このようにすれば、レベル変換回路１１ｃの非活性時に、該回路１１ｃの電流を削減することができる。また、レベル変換回路１１ｃの回路特性が悪化することもない。
（第６実施形態）
以下、本発明を具体化した第６実施形態を説明する。
図１２には本実施形態のレベル変換回路１１ｄを示し、図１３にはその動作波形図を示す。
以下、本発明を具体化した第６実施形態を説明する。
図１２には本実施形態のレベル変換回路１１ｄを示し、図１３にはその動作波形図を示す。
本実施形態のレベル変換回路１１ｄは、第１１及び第１２のＭＯＳトランジスタＭ１１，Ｍ１２、インバータ回路１５を追加した点が第４実施形態のレベル変換回路１１ｂと相違する。第１１及び第１２のＭＯＳトランジスタＭ１１，Ｍ１２の導電型はＰ型である。
第１１のＭＯＳトランジスタＭ１１は、ソースが第１のＭＯＳトランジスタＭ１のドレイン（第１電源ＶＤＤ）に、トレインが第１のＭＯＳトランジスタＭ１のソースに接続されている。また、第１２のＭＯＳトランジスタＭ１２は、ソースが第３のＭＯＳトランジスタＭ３のドレイン（第１電源ＶＤＤ）に、ドレインが第３のＭＯＳトランジスタＭ３のソースに接続されている。各ＭＯＳトランジスタＭ１１，Ｍ１２のゲートには、電流制限信号ＩＮＰがインバータ回路１５を介して逆相信号に反転され供給される。
上記第４実施形態では、Ｈレベルの電流制限信号ＩＮＰによりレベル変換回路１１ｂが非活性化され、第１〜第４のＭＯＳトランジスタＭ１〜Ｍ４がオフされると、該レベル変換回路１１ｂの出力（出力信号ＯＵＴ，ＯＵＴＢ）がハイインピーダンスになる。この場合、次段の差動増幅回路１２において貫通電流が流れるといった問題が懸念される。これに対し、本実施形態のレベル変換回路１１ｂでは、その非活性化時において、レベル変換回路１１ｂの出力（出力信号ＯＵＴ，ＯＵＴＢ）が第１電源ＶＤＤ（＝１．２Ｖ）の電圧レベルに固定される。このようにすると、差動増幅回路１２におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２（図５参照）が確実にオフされるので、貫通電流を防止することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記第１実施形態では、レベル変換回路１１の各ＭＯＳトランジスタＭ１〜Ｍ４について、直列接続された一方のＭＯＳトランジスタＭ１，Ｍ３におけるゲート長とゲート幅との比と他方のトランジスタＭ２，Ｍ４におけるゲート長とゲート幅との比を等しくするものであったが、それに限定されるものではない。具体的に、入力信号ＩＮ，ＩＮＢのレベル変動に応じた入力回路の遅延時間がインターフェース規格の範囲内となるようにゲート幅とゲート長の比を設定するものであればよい。
・上記第１実施形態では、レベル変換回路１１の各ＭＯＳトランジスタＭ１〜Ｍ４について、直列接続された一方のＭＯＳトランジスタＭ１，Ｍ３におけるゲート長とゲート幅との比と他方のトランジスタＭ２，Ｍ４におけるゲート長とゲート幅との比を等しくするものであったが、それに限定されるものではない。具体的に、入力信号ＩＮ，ＩＮＢのレベル変動に応じた入力回路の遅延時間がインターフェース規格の範囲内となるようにゲート幅とゲート長の比を設定するものであればよい。
図１４には、ゲート長Ｌとゲート幅Ｗとの比（Ｗ／Ｌ）と入力回路（レベル変換回路１１と差動増幅回路１２とを含む回路）の遅延時間ｔＰＤとの関係を示している。なおここでは、入力信号ＩＮ，ＩＮＢが１．４／０．６Ｖで振幅する場合のデータと、２．４Ｖ／１．６Ｖで振幅する場合のデータをプロットしている。
図１４に示されるように、第１のＭＯＳトランジスタＭ１におけるゲート長Ｌとゲート幅Ｗとの比Ｗ／Ｌ(M1)が第２のＭＯＳトランジスタＭ２における比Ｗ／Ｌ(M2)と等しい場合（＝１の場合）、入力信号ＩＮ，ＩＮＢのレベル（入力レベル）が変っても遅延時間ｔＰＤはほぼ等しい。同様に、ＭＯＳトランジスタＭ１の比Ｗ／Ｌ(M1)がＭＯＳトランジスタＭ２の比Ｗ／Ｌ(M2)の０．５倍である場合も遅延時間ｔＰＤは等しい。一方、ＭＯＳトランジスタＭ１の比Ｗ／Ｌ(M1)がＭＯＳトランジスタＭ２の比Ｗ／Ｌ(M2)よりも大きくなるほど、入力レベルに応じた遅延時間ｔＰＤの時間差が大きくなる。例えば、ＭＯＳトランジスタＭ１の比Ｗ／Ｌ(M1)がＭＯＳトランジスタＭ２の比Ｗ／Ｌ(M2)の５倍となる場合には、遅延時間ｔＰＤは０．２ｎｓの時間差が生じてしまう。
ここで、入力信号ＩＮ，ＩＮＢが６６６ＭＨｚの周期、５０％のデューティ比の信号であり、５０％±５％の規格範囲内に収めるように入力回路を設計する場合、入力信号の１周期は１．５ｎｓとなり、その５％は７５ｐｓとなる。よって、図１４において、一方の入力レベルを基準（５０％）とし、遅延時間ｔＰＤの時間差が７５ｐｓ以下である場合には、入力レベルが変動しても、５０％±５％の規格範囲内に収めることが可能となる。つまり、ＭＯＳトランジスタＭ１の比Ｗ／Ｌ(M1)がＭＯＳトランジスタＭ２の比Ｗ／Ｌ(M2)の３倍以下となるようレベル変換回路１１を形成すると、半導体集積回路１０のインターフェース規格を満足することができ、入力信号ＩＮ，ＩＮＢのレベルが変動する場合でも、半導体集積回路１０を適切に動作させることができる。なお、このように形成したレベル変換回路１１は、入力信号ＩＮとその逆相の入力信号ＩＮＢを入力するものに限定されるものではなく、逆相の入力信号ＩＮＢの代わりにリファレンス電圧を入力してもよい。
・第６実施形態では、レベル変換回路１１ｂの非活性化時に、その出力を第１電源ＶＤＤに接続する構成としたがこれに限定されるものではなく、差動増幅回路１２の構成によって適宜変更することができる。例えば、図７に示す差動増幅回路１２ａの構成を採用する場合では、レベル変換回路１１ａの出力を第２電源ＶＳＳに接続するように構成する。
・上記各実施形態において、半導体集積回路１０の入力回路としてレベル変換回路１１とその後段に差動増幅回路１２を設けるものであるがこれに限定されるものではなく、レベル変換回路１１の前段に差動増幅回路を追加した入力回路に本発明を適用してもよい。
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４トランジスタの接続点とから出力信号を出力する回路であり、
前記レベル変換回路における第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに前記入力信号の逆相の入力信号が供給されることを特徴とする半導体集積回路。
（付記２）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする付記１に記載の半導体集積回路。
（付記３）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比と等しくしたことを特徴とする付記１に記載の半導体集積回路。
（付記４）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタの利得定数を他方のＭＯＳトランジスタの利得定数と等しくしたことを特徴とする付記１に記載の半導体集積回路。
（付記５）入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに第１の入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに第２の入力信号が供給され、前記第１及び第２のＭＯＳトランジスタの接続点から第１の出力信号を出力するとともに第３及び第４トランジスタの接続点から第２の出力信号を出力する回路であり、
前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする半導体集積回路。
（付記６）前記第２の入力信号は、前記第１の入力信号の逆相信号であることを特徴とする付記５に記載の半導体集積回路。
（付記７）前記差動増幅回路は、前記第１電源と第２電源とに接続され、各電源電圧に基づいて動作することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記８）前記第１〜第４のＭＯＳトランジスタは、バックゲートがソースに接続されることを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記９）前記差動増幅回路は複数のＭＯＳトランジスタを含み、前記レベル変換回路の第１〜第４のＭＯＳトランジスタは、前記差動増幅回路の各ＭＯＳトランジスタよりも高いゲート耐圧を有することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１０）前記差動増幅回路は、前記第１電源と第２電源とに接続され、各電源電圧に基づいて動作する回路であり、
前記差動増幅回路は複数のＭＯＳトランジスタを含み、前記レベル変換回路の第１〜第４のＭＯＳトランジスタは、前記差動増幅回路の各トランジスタよりも高いゲート耐圧を有し、
前記第１電源と第２電源とのうちの高電位側の電源よりも高い電圧レベルの入力信号が前記レベル変換回路に入力されることを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１１）前記第１及び第２のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第５のＭＯＳトランジスタを設けるとともに、前記第３及び第４のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第６のＭＯＳトランジスタを設け、前記第５及び第６のＭＯＳトランジスタのゲートには、前記差動増幅回路を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧を印加することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１２）ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続される第７のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続される第８のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１３）前記第１〜第４のＭＯＳトランジスタの導電型はＮ型であり、
ゲートに電流制限信号が供給され、ソースが前記第１電源と第２電源とのうちの低電位側の電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続されるＮ型の第７のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが前記低電位側の電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続されるＮ型の第８のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１４）前記第１〜第４のＭＯＳトランジスタの導電型はＰ型であり、
ゲートに電流制限信号が供給され、ソースが前記第１電源と第２電源とのうちの高電位側の電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続されるＰ型の第９のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが前記高電位側の電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続されるＰ型の第１０のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
(付記１５)前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続点を、前記第１電源と第２電源との間の所定電圧に固定するための第１１のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとの接続点を、前記第１電源と第２電源との間の所定電圧に固定するための第１２のＭＯＳトランジスタと
を備えたことを特徴とする付記１２〜１４のいずれかに記載の半導体集積回路。
（付記１６）同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４のＭＯＳトランジスタの接続点とから出力信号を出力するレベル変換回路であって、
前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートには入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートには前記入力信号の逆相の入力信号が供給されることを特徴とするレベル変換回路。
（付記１７）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする付記１６に記載のレベル変換回路。
（付記１８）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比と等しくしたことを特徴とする付記１６に記載のレベル変換回路。
（付記１９）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタの利得定数を他方のＭＯＳトランジスタの利得定数と等しくしたことを特徴とする付記１６に記載のレベル変換回路。
（付記１）入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４トランジスタの接続点とから出力信号を出力する回路であり、
前記レベル変換回路における第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに前記入力信号の逆相の入力信号が供給されることを特徴とする半導体集積回路。
（付記２）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする付記１に記載の半導体集積回路。
（付記３）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比と等しくしたことを特徴とする付記１に記載の半導体集積回路。
（付記４）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタの利得定数を他方のＭＯＳトランジスタの利得定数と等しくしたことを特徴とする付記１に記載の半導体集積回路。
（付記５）入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに第１の入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに第２の入力信号が供給され、前記第１及び第２のＭＯＳトランジスタの接続点から第１の出力信号を出力するとともに第３及び第４トランジスタの接続点から第２の出力信号を出力する回路であり、
前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする半導体集積回路。
（付記６）前記第２の入力信号は、前記第１の入力信号の逆相信号であることを特徴とする付記５に記載の半導体集積回路。
（付記７）前記差動増幅回路は、前記第１電源と第２電源とに接続され、各電源電圧に基づいて動作することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記８）前記第１〜第４のＭＯＳトランジスタは、バックゲートがソースに接続されることを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記９）前記差動増幅回路は複数のＭＯＳトランジスタを含み、前記レベル変換回路の第１〜第４のＭＯＳトランジスタは、前記差動増幅回路の各ＭＯＳトランジスタよりも高いゲート耐圧を有することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１０）前記差動増幅回路は、前記第１電源と第２電源とに接続され、各電源電圧に基づいて動作する回路であり、
前記差動増幅回路は複数のＭＯＳトランジスタを含み、前記レベル変換回路の第１〜第４のＭＯＳトランジスタは、前記差動増幅回路の各トランジスタよりも高いゲート耐圧を有し、
前記第１電源と第２電源とのうちの高電位側の電源よりも高い電圧レベルの入力信号が前記レベル変換回路に入力されることを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１１）前記第１及び第２のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第５のＭＯＳトランジスタを設けるとともに、前記第３及び第４のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第６のＭＯＳトランジスタを設け、前記第５及び第６のＭＯＳトランジスタのゲートには、前記差動増幅回路を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧を印加することを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１２）ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続される第７のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続される第８のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１３）前記第１〜第４のＭＯＳトランジスタの導電型はＮ型であり、
ゲートに電流制限信号が供給され、ソースが前記第１電源と第２電源とのうちの低電位側の電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続されるＮ型の第７のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが前記低電位側の電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続されるＮ型の第８のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記１４）前記第１〜第４のＭＯＳトランジスタの導電型はＰ型であり、
ゲートに電流制限信号が供給され、ソースが前記第１電源と第２電源とのうちの高電位側の電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続されるＰ型の第９のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが前記高電位側の電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続されるＰ型の第１０のＭＯＳトランジスタと
を備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
(付記１５)前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続点を、前記第１電源と第２電源との間の所定電圧に固定するための第１１のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとの接続点を、前記第１電源と第２電源との間の所定電圧に固定するための第１２のＭＯＳトランジスタと
を備えたことを特徴とする付記１２〜１４のいずれかに記載の半導体集積回路。
（付記１６）同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４のＭＯＳトランジスタの接続点とから出力信号を出力するレベル変換回路であって、
前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートには入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートには前記入力信号の逆相の入力信号が供給されることを特徴とするレベル変換回路。
（付記１７）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする付記１６に記載のレベル変換回路。
（付記１８）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比と等しくしたことを特徴とする付記１６に記載のレベル変換回路。
（付記１９）前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタの利得定数を他方のＭＯＳトランジスタの利得定数と等しくしたことを特徴とする付記１６に記載のレベル変換回路。
１０ 半導体集積回路
１１，１１ａ〜１１ｄ レベル変換回路
１２，１２ａ 差動増幅回路
β 利得定数
ＩＮ，ＩＮＢ 入力信号
ＩＮＰ 電流制限信号
Ｌ，Ｌ１〜Ｌ４ ゲート長
Ｍ１〜Ｍ１２ 第１〜第１２のＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ 差動増幅回路を構成するＭＯＳトランジスタ
ＯＵＴ，ＯＵＴＢ 出力信号
ＶＤＤ 第１電源
ＶＳＳ 第２電源
Ｗ，Ｗ１〜Ｗ４ ゲート幅
１１，１１ａ〜１１ｄ レベル変換回路
１２，１２ａ 差動増幅回路
β 利得定数
ＩＮ，ＩＮＢ 入力信号
ＩＮＰ 電流制限信号
Ｌ，Ｌ１〜Ｌ４ ゲート長
Ｍ１〜Ｍ１２ 第１〜第１２のＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ 差動増幅回路を構成するＭＯＳトランジスタ
ＯＵＴ，ＯＵＴＢ 出力信号
ＶＤＤ 第１電源
ＶＳＳ 第２電源
Ｗ，Ｗ１〜Ｗ４ ゲート幅
Claims (10)
- 入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４トランジスタの接続点とから出力信号を出力する回路であり、
前記レベル変換回路における第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに前記入力信号の逆相の入力信号が供給されるとともに、
前記第１及び第２のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第５のＭＯＳトランジスタを設けるとともに、前記第３及び第４のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第６のＭＯＳトランジスタを設け、前記第５及び第６のＭＯＳトランジスタのゲートには、前記差動増幅回路を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧を印加することを特徴とする半導体集積回路。 - 前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下としたことを特徴とする請求項１に記載の半導体集積回路。
- 前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比と等しくしたことを特徴とする請求項１に記載の半導体集積回路。
- 前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタの利得定数を他方のＭＯＳトランジスタの利得定数と等しくしたことを特徴とする請求項１に記載の半導体集積回路。
- 入力信号の電圧レベルをレベルシフトして出力するレベル変換回路と、該レベル変換回路の出力信号に基づいて動作する差動増幅回路とが設けられた半導体集積回路であって、
前記レベル変換回路は、同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートに第１の入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートに第２の入力信号が供給され、前記第１及び第２のＭＯＳトランジスタの接続点から第１の出力信号を出力するとともに第３及び第４トランジスタの接続点から第２の出力信号を出力する回路であり、
前記各ＭＯＳトランジスタについて、直列接続された一方のＭＯＳトランジスタのゲート長とゲート幅との比を他方のトランジスタのゲート長とゲート幅との比の３倍以下とするとともに、
前記第１及び第２のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第５のＭＯＳトランジスタを設けるとともに、前記第３及び第４のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第６のＭＯＳトランジスタを設け、前記第５及び第６のＭＯＳトランジスタのゲートには、前記差動増幅回路を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧を印加することを特徴とする半導体集積回路。 - 前記差動増幅回路は、前記第１電源と第２電源とに接続され、各電源電圧に基づいて動作することを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
- 前記第１〜第４のＭＯＳトランジスタは、バックゲートがソースに接続されることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
- 前記差動増幅回路は複数のＭＯＳトランジスタを含み、前記レベル変換回路の第１〜第４のＭＯＳトランジスタは、前記差動増幅回路の各ＭＯＳトランジスタよりも高いゲート耐圧を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
- ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第１及び第４のＭＯＳトランジスタのゲートに接続される第７のＭＯＳトランジスタと、
ゲートに電流制限信号が供給され、ソースが第１電源と第２電源のいずれかの電源に接続され、ドレインが前記第２及び第３のＭＯＳトランジスタのゲートに接続される第８のＭＯＳトランジスタと
を備えたことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。 - 同一導電型の第１〜第４のＭＯＳトランジスタを備え、第１電源と第２電源との間に、第１及び第２のＭＯＳトランジスタが直列に接続されるとともに、第３及び第４のＭＯＳトランジスタが直列に接続され、前記第１及び第２のＭＯＳトランジスタの接続点と第３及び第４のＭＯＳトランジスタの接続点とから出力信号を差動増幅回路に出力するレベル変換回路であって、
前記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタのゲートには入力信号が供給され、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタのゲートには前記入力信号の逆相の入力信号が供給されるとともに、
前記第１及び第２のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第５のＭＯＳトランジスタを設けるとともに、前記第３及び第４のＭＯＳトランジスタの接続点と前記差動増幅回路との間に、前記同一導電型の第６のＭＯＳトランジスタを設け、前記第５及び第６のＭＯＳトランジスタのゲートには、前記差動増幅回路を構成する各ＭＯＳトランジスタのゲート耐圧未満の電圧を印加することを特徴とするレベル変換回路。
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