JP4364018B2 - レベルシフト回路 - Google Patents
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ゲートに第1の電源電圧レベルの入力信号が印加される第1のNチャネル型MOSトランジスタと、ゲートに第1の電源電圧レベルの反転入力信号が印加される第2のNチル型MOSトランジスタと、
ゲートに第2の電源電圧が接続され、前記第1および第2のNチャネル型MOSトランジスタのドレインにそれぞれソースが接続された第3および第4のNチャネル型MOSトランジスタと、
第2の電源電圧を電源とし、ゲートが前記第2のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第三のNチャネル型MOSトランジスタのドレインに接続された第1のPチャネル型MOSトランジスタと、ゲートが前記第1のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第4のNチャネル型MOSトランジスタのドレインに接続された第2のPチャネル型MOSトランジスタとを備え、
前記第3のNチャンネル型MOSトランジスタと第2のPチャンネル型MOSトランジスタのスレショルド電圧、および前記第4のNチャンネル型MOSトランジスタと第1のPチャンネル型MOSトランジスタのスレショルド電圧をそれぞれ同等に設定し、また、前記第1のPチャンネルMOSトランジスタと第3のNチャンネルMOSトランジスタ及び第2のPチャンネルMOSトランジスタと第4のNチャンネルMOSトランジスタの非飽和時における電流駆動能力をそれぞれ同等に設定して、
第1のNチャンネルMOSトランジスタのゲート入力の立ち上がりおよび立ち下がりから、出力とする第1および第2のPチャネル型MOSトランジスタのドレインの立ち上がりおよび立ち下がり時間を揃えた。
VDH 第2の電源(高電圧系電源)
GND 基準電位(グラウンド電位)
Vbias バイアス電位
V1 入力信号
V2 出力信号
A,B,C,D,E,F ノード
MN1,MN2,MN3,MN4,MN5,MN6 Nチャネル型MOSトランジスタ
MP1,MP2,MP3,MP4 Pチャネル型MOSトランジスタ
Tr1,Tr2 Pチャネル型MOSトランジスタ
Tr3,Tr4,Tr5,Tr6 Nチャネル型MOSトランジスタ
QP81,QP82,QP83,QP84 Pチャネル型MOSトランジスタ
QN81,QN82 Nチャネル型MOSトランジスタ
INV1 低電圧側のインバータ回路
INV2 高電圧側のインバータ回路
Claims (3)
- 第1の電源電圧で動作する回路と第2の電源電圧で動作する回路間で、信号振幅をそれぞれの電源電圧に応じた値に変換するレベルシフト回路において、
ゲートに第1の電源電圧レベルの入力信号が印加される第1のNチャネル型MOSトランジスタと、ゲートに第1の電源電圧レベルの反転入力信号が印加される第2のNチル型MOSトランジスタと、
ゲートに第2の電源電圧が接続され、前記第1および第2のNチャネル型MOSトランジスタのドレインにそれぞれソースが接続された第3および第4のNチャネル型MOSトランジスタと、
第2の電源電圧を電源とし、ゲートが前記第2のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第三のNチャネル型MOSトランジスタのドレインに接続された第1のPチャネル型MOSトランジスタと、ゲートが前記第1のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第4のNチャネル型MOSトランジスタのドレインに接続された第2のPチャネル型MOSトランジスタとを備え、
前記第3のNチャンネル型MOSトランジスタと第2のPチャンネル型MOSトランジスタのスレショルド電圧、および前記第4のNチャンネル型MOSトランジスタと第1のPチャンネル型MOSトランジスタのスレショルド電圧をそれぞれ同等に設定し、また、前記第1のPチャンネルMOSトランジスタと第3のNチャンネルMOSトランジスタ及び第2のPチャンネルMOSトランジスタと第4のNチャンネルMOSトランジスタの非飽和時における電流駆動能力をそれぞれ同等に設定して、
第1のNチャンネルMOSトランジスタのゲート入力の立ち上がりおよび立ち下がりから、出力とする第1および第2のPチャネル型MOSトランジスタのドレインの立ち上がりおよび立ち下がり時間を揃えたことを特徴とするレベルシフト回路。 - 第1の電源電圧で動作する回路と第2の電源電圧で動作する回路間で、信号振幅をそれぞれの電源電圧に応じた値に変換するレベルシフト回路において、
ゲートに第1の電源電圧レベルの入力信号が印加される第1のNチャネル型MOSトランジスタと、ゲートに第1の電源電圧レベルの反転入力信号が印加される第2のNチャネル型MOSトランジスタと、
ゲートに第2の電源電圧が接続され、前記第1および第2のNチャネル型MOSトランジスタのドレインにそれぞれソースが接続された第3および第4のNチャネル型MOSトランジスタと、
第2の電源電圧を電源とし、ゲートが前記第2のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第三のNチャネル型MOSトランジスタのドレインに接続された第1のPチャネル型MOSトランジスタと、ゲートが前記第1のNチャネル型MOSトランジスタのドレインに接続され、ドレインが前記第4のNチャネル型MOSトランジスタのドレインに接続された第2のPチャネル型MOSトランジスタと、
前記第2の電源電圧を電源とし、それぞれのドレインがそれぞれ第1および第2のNチャネル型MOSトランジスタのドレインに接続され、それぞれのゲートが互いのドレインに接続された第3および第4のPチャネル型MOSトランジスタを備え、前記第1および第2のPチャネル型MOSトランジスタのうちオフすべき側のトランジスタのゲート電位を第2の電源電圧にプルアップしてリーク電流を抑制したことを特徴とするレベルシフト回路。 - 請求項1または請求項2記載のレベルシフト回路において、
第1の電源電圧よりもNチャネル型MOSトランジスタのスレショルド電圧(Vthn)だけ高い第3の電源電圧をゲートに印加した第5および第6のNチャネル型MOSトランジスタを、それぞれ第1および第2のNチャネル型MOSトランジスタのドレインと第3および第4のNチャンネル型MOSトランジスタとの間に挿入し、第1および第2のNチャネル型MOSトランジスタのドレインにかかる電圧を制限したことを特徴とするレベルシフト回路。
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