JP2005260350A - レベルシフト回路 - Google Patents

Abstract

【課題】高速かつ低消費電力のレベルシフト回路を提供する。
【解決手段】ゲートに第１の電源電圧レベルの入力信号が印加される第１のＮチャネル型ＭＯＳトランジスタＭＮ１と、ゲートに第１の電源電圧レベルの反転入力信号が印加される第２のＮチャネル型ＭＯＳトランジスタＭＮ２と、ゲートに第２の電源電位が接続され、ＭＮ１及びＭＮ２のドレインにソースが接続された第３および第４のＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４と、第２の電源電圧を電源とし、ゲートが前記ＭＮ２のドレインに接続され、ドレインが前記ＭＮ３のドレインに接続された第１のＰチャネル型ＭＯＳトランジスタＭＰ１と、ゲートが前記ＭＮ１のドレインに接続され、ドレインが前記ＭＮ４のドレインに接続された第２のＰチャネル型ＭＯＳトランジスタＭＰ２とを備え、前記ＭＰ１とＭＮ３及びＭＰ２とＭＮ４の非飽和時における電流駆動能力をそれぞれ同程度に設定した。
【選択図】図１

Description

本発明は、レベルシフト回路に係り、特に信号レベルを高速に変換することのできるレベルシフト回路に関する。

レベルシフト回路は、異なる電源電圧で動作する回路間における信号振幅をそれぞれの電源電圧に応じた値に変換する回路である。例えば、微細化された半導体集積回路においては、回路の消費電力低減や素子の信頼度等の観点から低電圧系の電源電圧が用いられる。一方、外部回路との間で信号を入出力する入出力回路においては、従来と同様の電源電圧（高電圧系の電源電圧）が用いられる。このため、集積回路内部の低電圧系電源回路の信号レベルを、高電圧系電源回路の信号レベルに変換するレベルシフト回路が必要となる。

図７は、従来のレベルシフト回路を示す図である。図７において、ＭＰ１およびＭＰ２はＰチャネル型ＭＯＳトランジスタ、ＭＮ１およびＭＮ２はＮチャネル型ＭＯＳトランジスタである。ＩＮＶ１は低電圧系インバータ回路、ＩＮＶ２は高電圧系インバータ回路である。電源ＶＤＨは高電圧系電源、電源ＶＤＬは低電圧系電源である。また、ＧＮＤは基準電位である。通常、高圧系電源ＶＤＨが入出力回路の電圧レベル、低電圧系電源ＶＤＬが内部回路の電圧レベルである。このレベルシフト回路においてはトランジスタＭＰ１およびＭＰ２の信号が正帰還の関係にあり、スタティックラッチを用いたレベルシフト回路を構成する。

次に、このスタティックラッチを用いたレベルシフト回路の動作を説明する。ここで入力信号Ｖ１の初期値をＧＮＤ電位とした場合、回路の各部分の初期電位は、ＩＮＶ１の出力がＶＤＬ電位、ノードＡがＶＤＨ電位、ノードＢがＧＮＤ電位、出力Ｖ２がＶＤＨ電位である。

入力信号Ｖ１がＶＤＬ電位に変化した場合、トランジスタＭＮ１がＯＦＦからＯＮに変化し、インバータＩＮＶ１の出力はＧＮＤ電位に変化し、トランジスタＭＮ２はＯＮからＯＦＦに変化する。このとき、トランジスタＭＰ１はＯＮ状態、トランジスタＭＰ２はＯＦＦ状態にあるため、ノードＡの電位はトランジスタＭＮ１とトランジスタＭＰ１のオン抵抗でＶＤＨ電位を分圧した電位となる。逆にノードＢはトランジスタＭＮ２とトランジスタＭＰ２がオフ状態にあるため以前の電位であるＧＮＤ電位を保っている。この状態でノードＡの電位がトランジスタＭＰ２のスレッショルド電圧Ｖｔｈｐを超えればトランジスタＭＰ２がＯＮ状態となり、ノードＢの電位はＶＤＨ電位に上昇する。

ノードＢの電位がトランジスタＭＰ１のスレッショルド電圧Ｖｔｈｐより小さくなるとトランジスタＭＰ１はＯＦＦ状態となり、ノードＡの電位はトランジスタＭＮ１のＯＮ状態によってＧＮＤ電位となり、レベルシフト回路として安定に動作する。

なお、この回路は、入力信号Ｖ１がＶＤＬ電位からＧＮＤ電位に変化する場合においても上記と同様に安定に動作することができる。

このようなスタティックラッチを用いたレベルシフト回路においては、トランジスタＭＰ１およびＭＰ２を確実にＯＮまたはＯＦＦさせ、ノードＡおよびノードＢの状態を安定的に反転する必要がある。

ここで、入力信号Ｖ１がＧＮＤ電位からＶＤＬ電位に変化した場合を考えると、トランジスタＭＰ２がＯＮするための条件はトランジスタＭＰ１のＯＮ抵抗とトランジスタＭＮ１のオン抵抗による分圧によってトランジスタＭＰ２のゲート電圧をスレショルド電圧Ｖｔｈｐ以上とすることである。

これは、トランジスタＭＰ１とＭＮ１のＯＮ抵抗比、言い換えればトランジスタＭＰ１とＭＮ１の電流供給能力のバランスが重要であることを示している。トランジスタＭＰ１の動作点はソース−ドレイン間電圧がゲート電圧に対して小さい非飽和領域にあるのに対し、トランジスタＭＮ１の動作点は、ＶＤＬ電位に対しＶＤＨ電位は数倍大きいため、ソース−ドレイン間電圧がゲート電圧に比べて大きい飽和領域にある。このため、同一のトランジスタサイズ（チャネル幅）であった場合には明らかにトランジスタＭＰ１の方が高い電流供給能力を持つ。従って、前記条件を満たすためにはトランジスタＭＮ１のサイズをトランジスタＭＰ１のサイズに比べて大きくとる必要がある。また、前記第１の電源電圧と第２の電源電圧の差が大きいほどトランジスタＭＮ１のサイズとトランジスタＭＰ１のサイズの比を大きくする必要がある。これは、トランジスタＭＮ２およびＭＰ２の関係についても同様である。

このように、トランジスタＭＮ１とＭＰ１のサイズの比を大きくすると、トランジスタＭＰ１の電流供給能力に対して大きなサイズのトランジスタＭＮ１が負荷となるため、過渡応答特性が劣化する。しかし、過渡応答特性あるいは消費電力の改善を図るため、ぎりぎりの点でトランジスタＭＮ１およびＭＰ１のサイズを決定する場合、それぞれのトランジスタの製造ばらつきや使用時の電源電圧、温度等に起因して互いのドレイン電流がばらつき、レベルシフト回路自体が動作しなくなるおそれがある。これは、トランジスタＭＮ２とＭＰ２の関係においても同様である。

次に、過渡応答特性について考える。トランジスタＭＮ１とＭＰ１のサイズの比が大きいことに起因し、ノードＡ及びノードＢの立ち上がり時間および立ち下がり時間はそれぞれ異った特性を示す。また、立ち上がり時間および立ち下がり時間の負荷依存性はそれぞれのトランジスタの電流供給能力によって異った特性を示す。レベルシフト回路を安定的かつ高速で動作させることを考えると、トランジスタＭＮ１のサイズを大きくせざるを得ない。その結果、電流供給能力のバランスが崩れ、立ち上がり時間および立下り時間の負荷依存性が異なった特性を示すことになる。

過渡応答特性の劣化のもう一つの原因は、その回路構成にある。この原因を、図７および図８を参照して説明する。図８は図７の回路の動作波形を示す図である。

図８に示すように、入力信号とその反転信号が同時に入力されるものと考える。トランジスタＭＮ１はＯＦＦからＯＮに、トランジスタＭＮ２はＯＮからＯＦＦに変化する。このとき、トランジスタＭＰ２はＯＦＦ状態にあり、ノードＢはフローティング状態となり暫く以前の状態を保つ。

まず、トランジスタＭＮ１のＯＮへの変化によってノードＡの電位の低下が始まる。このときトランジスタＭＰ１はＯＮ状態にあり、トランジスタＭＰ１及びＭＮ１に貫通電流が流れる。ノードＡの電位低下によりトランジスタＭＰ２のゲート電圧がスレッショルド電圧Ｖｔｈｐより大きくなった時点で、トランジスタＭＰ２はＯＦＦからＯＮに変化し、ノードＢの電位上昇が開始される。ノードＢの電位がトランジスタＭＰ１のスレッショルド電圧より小さくなった時点でトランジスタＭＰ１がＯＮからＯＦＦに変化し、トランジスタＭＰ１及びＭＮ１間の貫通電流が止まり、ノードＡは完全にＧＮＤ電位となる。

この回路では、図８に示すように入力信号のレベル変化（ハイレベル−ローレベル）の時間比率（デューティ比）に対して、出力信号のレベル変化のデューティ比が劣化する。このため高速回路においての使用には適さない。

図９は、従来の他のレベルシフト回路を示す図である（例えば特許文献１参照）。図に示すように、レベルシフト回路にＮチャネル型ＭＯＳトランジスタＴｒ５、Ｔｒ６を新たに追加している。これにより、たすきがけになるＮチャネル型ＭＯＳトランジスタＴｒ３，Ｔｒ４がＯＮになる際のゲート電位をＭＯＳトランジスタの能力に関係なくスレショルド電圧Ｖｔｎ以上にして、Ｐチャネル型ＭＯＳトランジスタＴｒ１，Ｔｒ２を極端に大きくすることなく状態を遷移できるようにしている。

図１０は、従来の更に他のレベルシフト回路を示す図である（例えば特許文献２参照）。図に示すように入力信号ａ，ｂを受ける２つのインバータ（ＱＮ８１／ＱＰ８３およびＱＮ８２／ＱＰ８４）の電源を、Ｐチャネル型ＭＯＳトランジスタＱＰ８１およびＱＰ８２により制御している。これにより、低電圧側入力ａがハイレベル（ＶＤＬ電位）となった場合に、トランジスタＱＰ８３のゲート電位がＶＤＬ分だけ減少することになり、ドレイン電流が減少してノードＢの電位を下げやすくなる。このためＮチャネル型ＭＯＳトランジスタＱＮ８１のレイアウトサイズを低減することができる。

図１１は、従来の更に他のレベルシフト回路を示す図である。図１１において、トランジスタＭＰ１、ＭＰ２およびＭＰ３はＰチャネル型ＭＯＳトランジスタ、トランジスタＭＮ１およびＭＮ２はＮチャネル型ＭＯＳトランジスタである。トランジスタＭＰ１、ＭＰ２およびＭＰ３は差動増幅器を構成し、トランジスタＭＮ１およびＭＮ２は前記差動増幅器のカレントミラー型負荷として動作する。ＩＮＶ１は低電圧系インバータ回路であり、ＩＮＶ２は高電圧系インバータ回路である。電源ＶＤＨは高電圧系電源であり、電源ＶＤＬは低電圧系電源である。また、ＧＮＤは基準電位である。Ｖｂｉａｓは電流源を構成するトランジスタＭＰ３の電流値を決めるバイアス電位であるがＧＮＤ電位が使われる場合もある。通常、電源ＶＤＨが入出力回路の高電圧レベル、電源ＶＤＬが内部回路の低電圧レベルである。
特開２００２−１９８８００号公報 米国特許第５，６６６，０７０号明細書

前述したように、従来のレベルシフト回路は、その回路構成自体に起因して、トランジスタのレイアウトサイズの拡大、過渡応答特性（動作特性）の劣化、消費電力（貫通電流）の増大等の各種の課題を総合的に抑制することは困難である。例えば、図９に示す回路においては、レイアウトサイズを縮小することは可能であっても、出力は電源電圧電位間を振り切らないため、出力側のインバータ回路に貫通電流が流れる。また、図１０に示す回路においては、レイアウトサイズを縮小することは可能である。しかし、第１の電源電圧と第２の電源電圧の差が大きい場合には効果は限られる。更に、図１１に示す回路においては、高速化を図ることができる。しかし、常時高電圧側に電源電流が流れるため消費電力が大きくなる。また、回路として対称形でないため差動信号の伝達系として用いる場合には２つのレベルシフト回路を必要とする。

本発明はこれらの問題点に鑑みてなされたもので、高速かつ低消費電力のレベルシフト回路を提供する。

本発明は上記課題を解決するため、次のような手段を採用した。

第１の電源電圧で動作する回路と第２の電源電圧で動作する回路間で、信号振幅をそれぞれの電源電圧に応じた値に変換するレベルシフト回路において、ゲートに第１の電源電圧レベルの入力信号が印加される第１のＮチャネル型ＭＯＳトランジスタと、ゲートに第１の電源電圧レベルの反転入力信号が印加される第２のＮチャネル型ＭＯＳトランジスタと、ゲートに第２の電源電位が接続され、前記第１および第２のＮチャネル型ＭＯＳトランジスタのドレインにそれぞれソースが接続された第３および第４のＮチャネル型ＭＯＳトランジスタと、第２の電源電圧を電源とし、ゲートが前記第２のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第三のＮチャネル型ＭＯＳトランジスタのドレインに接続された第１のＰチャネル型ＭＯＳトランジスタと、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第４のＮチャネル型ＭＯＳトランジスタのドレインに接続された第２のＰチャネル型ＭＯＳトランジスタとを備え、前記第１のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタ及び第２のＰチャンネルＭＯＳトランジスタと第４のＮチャンネルＭＯＳトランジスタの非飽和時における電流駆動能力をそれぞれ同程度に設定した。

本発明は、以上の構成を備えるため、高速かつ低消費電力のレベルシフト回路を提供することができる。

以下、最良の実施形態を添付図面を参照しながら説明する。図１は、本発明の第１の実施形態に係るレベルシフト回路を説明する図である。レベルシフト回路は、ゲートに入力信号が印加される第１のＮチャネルＭＯＳトランジスタＭＮ１と、ゲートに反転入力（入力信号の反転信号）が印加される第２のＮチャネルＭＯＳトランジスタＭＮ２と、ゲートに高電圧電源ＶＤＨが印加され、それぞれのソースが第１および第２のＮチャネル型ＭＯＳトランジスタＭＮ１およびＭＮ２のドレインに接続される第３および第４のＮチャネルＭＯＳトランジスタＭＮ３およびＭＮ４と、ＶＤＨを電源としゲートにはそれぞれ第２および第１のＮチャネル型ＭＯＳトランジスタＭＮ２およびＭＮ１のドレインが接続され、ドレインにはそれぞれ第３および第４のＮチャネル型ＭＯＳトランジスタＭＮ３およびＭＮ４のドレインが接続されている第１および第２のＰチャネル型ＭＯＳトランジスタＭＰ１およびＭＰ２とを備える。

図２は、図１に示すレベルシフト回路の動作を説明する図である。図２において、入力Ｖ１および入力信号の反転信号は、第１及び第２のＮチャネル型ＭＯＳトランジスタＭＮ１およびＭＮ２に入力される。ここで入力電位がＧＮＤからＶＤＬレベルに変化した場合を考える。

第１のＮチャネル型ＭＯＳトランジスタＭＮ１はＯＦＦからＯＮ状態に変化し、第２のＮチャネル型ＭＯＳトランジスタＭＮ２はＯＮからＯＦＦ状態に変化する。このとき、第１のＮチャネル型ＭＯＳトランジスタＭＮ１は飽和領域動作でノードＣの電位を下げようとする。第３のＮチャネル型ＭＯＳトランジスタＭＮ３は自身のゲート−ドレイン間電圧がスレッショルド電圧Ｖｔｈｎを超えるまでＯＦＦ状態にあり、ノードＣの電位は容易に低下することができる。

その後、第３のＮチャネル型ＭＯＳトランジスタＭＮ３は飽和領域動作を開始し、ノードＣは第１のＮチャネル型ＭＯＳトランジスタＭＮ１とのそれぞれの動作状態での電流駆動力の比率、言い換えればそれぞれのＯＮ抵抗の比率で決まる電位まで低下する。ノードＣは第２のＰチャネル型ＭＯＳトランジスタＭＰ２のゲート電位であり、前記第３のＮチャネル型ＭＯＳトランジスタＭＮ３の作用により、第１のＮチャネル型ＭＯＳトランジスタＭＮ１のサイズを小さくしても容易にノードＣの電位を低下させ、レベルシフト回路の状態を反転することができる。

また、第３のＮチャネル型ＭＯＳトランジスタＭＮ３は入力信号の立ち上がりからノードＡが自身のスレッショルド電圧分だけ低下する間ＯＦＦ状態にあり、それ自身のスレッショルド電圧Ｖｔｈｎと第２のＰチャネル型ＭＯＳトランジスタＭＰ２のスレッショルド電圧Ｖｔｈｐが同一であれば、ノードＣに互いのスレッショルド電圧分だけの電位降下が発生した時点で双方が同時にＯＮ状態になり、ノードＡの電位降下とノードＢの電位上昇が同時に開始される。この特性は、本発明のレベルシフト回路に対して差動信号を入力とした場合、ノードＡおよびノードＢから同時にレベル変換された信号を信号のデューティを劣化することなく取り出せることを示している。

ノードＣの電位低下により、第２のＰチャネル型ＭＯＳトランジスタＭＰ２がＯＮ状態となりノードＢの電位を上昇させる。第４のＮチャネル型ＭＯＳトランジスタＭＮ４はＯＮ状態にあり、ノードＢとともにノードＤの電位が上昇し、第１のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電位を小さくし、そのドレイン電流を減じノードＡの電位低下を加速する。これは、ノードＡの電位低下が開始すると同時に第１のＰチャネル型トランジスタＭＰ１のゲート電位を縮小し、レベルシフト回路の状態反転時の貫通電流を減少するものである。

なお、本実施形態におけるレベルシフト回路は回路的に対称性があるため、入力信号がＶＤＬレベルからＧＮＤレベルに変化する場合も同様に動作する。

また、非飽和時における、第１のＰチャネル型ＭＯＳトランジスタＭＰ１と第３のＮチャネル型ＭＯＳトランジスタＭＮ３の駆動能力（電流供給能力）及び第２のＰチャネル型ＭＯＳトランジスタＭＰ２と第４のＮチャネル型ＭＯＳトランジスタＭＮ４の駆動能力をそれぞれ同程度に選ぶことで立ち上がり時間および立下り時間を安定的動作を失うことなく同程度に調整することができる。さらに、第１のＮチャネル型ＭＯＳトランジスタの駆動力を選ぶことで入出力遅延時間を調整することができる。また、前記第１のＰチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタＭＮ３の駆動能力を同程度にできると言うことは、同時にトランジスタサイズを小さくし面積を低減するとともに、遷移時の貫通電流を低減できることを示している。

図３は、ＭＯＳトランジスタの非飽和時における電流駆動能力を説明する図である。電流駆動能力は、例えば、Ｎチャンネル型ＭＯＳトランジスタの場合は、図３（ａ）に示すようにドレインにＶＤＨ／２を、ゲートにＶＤＨを印加した場合におけるドレイン電流ＩＤｎで定義し、Ｐチャンネル型ＭＯＳトランジスタの場合は、図３（ｂ）に示すようにドレインに−ＶＤＨ／２を、ゲートに−ＶＤＨを印加した場合におけるドレイン電流ＩＤｐで定義することができる。

図４は、本発明の第２の実施形態に係るレベルシフト回路を説明する図である。本実施形態は図１に示すレベルシフト回路に、第３および第４のＰチャネル型ＭＯＳトランジスタＭＰ３およびＭＰ４を追加している。

第１の実施形態においては、第３および第４のＮチャネル型ＭＯＳトランジスタＭＮ３およびＭＮ４のスレッショルド電圧Ｖｔｈｎが、第１および第２のＰチャネル型ＭＯＳトランジスタＭＰ１およびＭＰ２のスレッショルド電圧Ｖｔｈｐよりも大きい場合、トランジスタＭＰ１およびＭＰ２が弱いＯＮ状態になり、不要なリーク電流が発生する。プロセス上のばらつき等を考えるとかなりの確率でリーク電流が発生し、ＣＭＯＳ回路の特徴である静止時の電力消費が小さいという特徴が損なわれる。

そこで、第３および第４のＰチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４を追加し、第１および第２のＰチャネル型ＭＯＳトランジスタＭＰ１およびＭＰ２のうち、ＯＦＦすべき側のゲート電位をＶＤＨにプルアップし、不要なリーク電流を除去する。追加した第３および第４のＰチャネル型ＭＯＳトランジスタは、静止時のリークを除去するためであるのでトランジスタサイズは小さくて良く、回路の過渡特性に影響を与えることは無い。

本実施形態におけるレベルシフト回路は、第１のＰチャネル型ＭＯＳトランジスタＭＰ１がＯＮ状態の場合は、第２のＰチャネル型ＭＯＳトランジスタＭＰ２はＯＦＦ状態であり、あるいは逆の状態をとる。第１のＰチャネル型ＭＯＳトランジスタＭＰ１がＯＮ状態であるとき、ノードＡはＶＤＨ電位、ノードＣはＶＤＨ電位よりも第３のＮチャネル型ＭＯＳトランジスタＭＮ３のＶｔｈｎ分だけ低い電位である。

ここで、第３のＰチャネル型ＭＯＳトランジスタＭＰ３を追加すると、このトランジスタはＯＮ状態となり、ノードＣの電位をＶＤＨまで引き上げる役割を果たす。これにより第２のＰチャネル型ＭＯＳトランジスタＭＰ２を完全にカットオフし、不要リークの発生を抑制する。ノードＣに接続されるデバイスのうち、ＧＮＤ電位に駆動するものは第１のＮチャネル型ＭＯＳトランジスタＭＮ１のみであり、前記の状態においてはＯＦＦ状態にあるため、追加される第３のＰチャネル型ＭＯＳトランジスタＭＰ３のトランジスタサイズは小さくて良い。以上述べたことは、第４のＰチャネル型ＭＯＳトランジスタＭＰ４についても同様である。

図５は、本発明の第３の実施形態に係るレベルシフト回路を説明する図である。本実施形態においては、第３の電源電圧（バイアス電圧：Ｖｂｉａｓ）をゲートに印加した第５および第６のＮチャネル型ＭＯＳトランジスタＭＮ５およびＭＮ６を、第１および第２のＮチャネル型ＭＯＳトランジスタＭＮ１およびＭＮ２のドレインとノードＣ及びノードＤの間にそれぞれ挿入する。

第２の電源電圧ＶＤＨが第１の電源電圧ＶＤＬに対して、より高くなり、第１および第２のＮチャネル型ＭＯＳトランジスタＭＮ１およびＭＮ２として前記高電圧のＶＤＨに対応して高耐圧デバイスを使用する場合、トランジスタＭＮ１およびＭＮ２に入力されるゲート電圧が相対的に低くなり、十分な駆動力が得られなくなり安定的な動作ができなくなるおそれがある。

この場合においても、本発明によれば回路定数を選ぶことで十分動作させることができる。しかしながら、高耐圧デバイス（高電圧デバイス）を使用する場合、スレッショルド電圧が高くなり、ＶＤＬレベルの信号振幅でＯＮすることができない場合、あるいは前記駆動力の関係は十分であるがより高速動作を行いたい場合には、ＶＤＬ耐圧デバイス（低電圧デバイス）を使用したい場合がある。

本実施形態においては、第５および第６のＮチャネル型ＭＯＳトランジスタＭＮ５およびＭＮ６を、第１および第２のＮチャネル型ＭＯＳトランジスタＭＮ１およびＭＮ２のドレインとノードＣおよびノードＤの間にそれぞれ挿入する。このときゲートには第３の電位Ｖｂｉａｓ（ ＝ＶＤＬ＋Ｖｔｈｎ）を印加し、ノードＥおよびノードＦを、電位Ｖｂｉａｓから第５および第６のＮチャネル型ＭＯＳトランジスタＭＮ５およびＭＮ６のスレッショルド電位Ｖｔｈｎだけ低下させた電圧以下に保たせる。前記第５および第６のトランジスタの作用により、第１および第２のＮチャネル型ＭＯＳトランジスタを低耐圧デバイスとすることができ、トランジスタサイズを小さくすることができる。

図６は、本発明の第４の実施形態を説明する図である。本実施形態においては、第１の電源電圧ＶＤＨが第２の電源電圧ＶＤＬよりも高い場合の差動信号のレベル変換を示している。図６に示すレベルシフト回路は、前記各実施形態で説明したレベルシフト回路を用いることができる。

従来、第１の電源ＶＤＨの電圧が高く第２の電源電圧ＶＤＬの電圧が低い場合には、スタティックラッチ式のレベルシフト回路はあまり使用されない。しかしながら、前記各実施形態のレベルシフト回路は、ノードＡとノードＢが同時に遷移する特徴を有する。このためスタティックラッチ式のレベルシフト回路を使用しても入力の差動信号に対してデューティのそろった出力を得ることができる。

以上説明したように、本発明の実施形態によれば、入力信号Ｖ１がＧＮＤレベルからＶＤＬレベルに変化し、レベルシフト回路の状態が反転をはじめる時点において、第３のＮチャネル型ＭＯＳトランジスタＭＮ３は、そのドレイン電圧がスレッショルド電圧分低下するまではＯＦＦ状態であり、その後飽和領域で動作する。このため、第１のＮチャネル型ＭＯＳトランジスタＭＮ１の駆動電流による電位降下を大きくし、これは第２のＰチャネル型ＭＯＳトランジスタＭＰ２のゲート電位を大きくし、ＯＮするまでの時間を短縮する作用を有する。この作用により、第１のＮチャネル型ＭＯＳトランジスタＭＮ１はレベルシフト回路の状態反転を開始するための駆動力を大きく取る必要がなくなる。

さらに前記作用は、第３のＰチャネル型ＭＯＳトランジスタＭＰ３のドレイン電位の電位上昇開始までの時間を短縮することで、第１のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電位をより早く小さくし、第１のＰチャネル型ＭＯＳトランジスタＭＰ１のドレイン電位の電位低下を加速する。

第１のＰチャネル型ＭＯＳトランジスタＭＰ１のドレイン電位の低下する過程において第３のＮチャネル型ＭＯＳトランジスタＭＮ３のソース電位はＧＮＤに近く、非飽和領域で動作するため大きな駆動力を持つことからレイアウトサイズを大きくする必要が無い。このとき、第１のＮチャネル型ＭＯＳトランジスタＭＮ１のソース−ドレイン間電圧は低下しているため非飽和領域で動作しており、同様にレイアウトサイズを大きくする必要が無い。また、これらＮチャネル型ＭＯＳトランジスタのサイズを小さくできるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１の負荷が小さくなり過渡応答特性が改善される。

また、第１のＰチャネル型ＭＯＳトランジスタＭＰ１のドレイン電位の低下と第２のＰチャネル型ＭＯＳトランジスタＭＰ２のドレイン電位の上昇、あるいは逆方向の電位変化がほぼ同時に開始されるため、入力信号に対する立ち上がり遅延時間および立下り遅延時間を同等とすることができる。このため、入力の差動対信号をひとつのレベルシフト回路でレベル変換することができる。

さらに、第３および第４のＮチャネル型ＭＯＳトランジスタＭＮ３およびＭＮ４の非飽和時の電流駆動能力と、第１及び第２のＰチャネル型ＭＯＳトランジスタＭＰ１およびＭＰ２の非飽和時の電流駆動能力を同じに調整することで立ち上がり時間および立下り時間を揃えることができる。

また、入力信号を受ける第１のＮチャネル型ＭＯＳトランジスタＭＮ１および反転入力信号を受ける第２のＮチャネル型ＭＯＳトランジスタＭＮ２のサイズを小さく選べるため、スタティックラッチ反転時の貫通電流を減少することができる。更にこの特徴と前記差動対信号をひとつのレベルシフト回路で可能とする特徴を用いることにより消費電力の低減を図ることができる。

すなわち、各実施形態によれば、レイアウトサイズおよび消費電力を増大することなく、より小さな振幅の信号レベルを大きな振幅の信号レベルに変換するためのレベル変換動作を、高速かつ安定に実現することができる。また、入力信号が高速の差動動作信号であった場合においても、この信号をひとつのレベルシフト回路によりレベル変換することができる。

本発明の第１の実施形態に係るレベルシフト回路を説明する図である。 図１に示すレベルシフト回路の動作を説明する図である。 ＭＯＳトランジスタの非飽和時における電流駆動能力を説明する図である。 第２の実施形態に係るレベルシフト回路を説明する図である。 第３の実施形態に係るレベルシフト回路を説明する図である。 第４の実施形態を説明する図である。 従来のレベルシフト回路を示す図である。 図７の回路の動作波形を示す図である。 従来の他のレベルシフト回路を示す図である。 従来の更に他のレベルシフト回路を示す図である。 従来の更に他のレベルシフト回路を示す図である。

符号の説明

ＶＤＬ 第１の電源（低電圧系電源）
ＶＤＨ 第２の電源（高電圧系電源）
ＧＮＤ 基準電位（グラウンド電位）
Ｖｂｉａｓ バイアス電位
Ｖ１ 入力信号
Ｖ２ 出力信号
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ ノード
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６ Ｎチャネル型ＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ Ｐチャネル型ＭＯＳトランジスタ
Ｔｒ１，Ｔｒ２ Ｐチャネル型ＭＯＳトランジスタ
Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６ Ｎチャネル型ＭＯＳトランジスタ
ＱＰ８１，ＱＰ８２，ＱＰ８３，ＱＰ８４ Ｐチャネル型ＭＯＳトランジスタ
ＱＮ８１，ＱＮ８２ Ｎチャネル型ＭＯＳトランジスタ
ＩＮＶ１ 低電圧側のインバータ回路
ＩＮＶ２ 高電圧側のインバータ回路

Claims (5)

1. 第１の電源電圧で動作する回路と第２の電源電圧で動作する回路間で、信号振幅をそれぞれの電源電圧に応じた値に変換するレベルシフト回路において、
   ゲートに第１の電源電圧レベルの入力信号が印加される第１のＮチャネル型ＭＯＳトランジスタと、ゲートに第１の電源電圧レベルの反転入力信号が印加される第２のＮチャネル型ＭＯＳトランジスタと、
   ゲートに第２の電源電圧が接続され、前記第１および第２のＮチャネル型ＭＯＳトランジスタのドレインにそれぞれソースが接続された第３および第４のＮチャネル型ＭＯＳトランジスタと、
   第２の電源電圧を電源とし、ゲートが前記第２のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第三のＮチャネル型ＭＯＳトランジスタのドレインに接続された第１のＰチャネル型ＭＯＳトランジスタと、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第４のＮチャネル型ＭＯＳトランジスタのドレインに接続された第２のＰチャネル型ＭＯＳトランジスタとを備え、
   前記第１のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタ及び第２のＰチャンネルＭＯＳトランジスタと第４のＮチャンネルＭＯＳトランジスタの非飽和時における電流駆動能力をそれぞれ同程度に設定したことを特徴とするレベルシフト回路。
2. 第１の電源電圧で動作する回路と第２の電源電圧で動作する回路間で、信号振幅をそれぞれの電源電圧に応じた値に変換するレベルシフト回路において、
   ゲートに第１の電源電圧レベルの入力信号が印加される第１のＮチャネル型ＭＯＳトランジスタと、ゲートに第１の電源電圧レベルの反転入力信号が印加される第２のＮチャネル型ＭＯＳトランジスタと、
   ゲートに第２の電源電圧が接続され、前記第１および第２のＮチャネル型ＭＯＳトランジスタのドレインにそれぞれソースが接続された第３および第４のＮチャネル型ＭＯＳトランジスタと、
   第２の電源電圧を電源とし、ゲートが前記第２のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第三のＮチャネル型ＭＯＳトランジスタのドレインに接続された第１のＰチャネル型ＭＯＳトランジスタと、ゲートが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第４のＮチャネル型ＭＯＳトランジスタのドレインに接続された第２のＰチャネル型ＭＯＳトランジスタと、
   前記第２の電源電圧を電源とし、それぞれのドレインがそれぞれ第１および第２のＮチャネル型ＭＯＳトランジスタのドレインに接続され、それぞれのゲートが互いのドレインに接続された第３および第４のＰチャネル型ＭＯＳトランジスタを備えたことを特徴とするレベルシフト回路。
3. 請求項１または請求項２記載のレベルシフト回路において、
   第１の電源電圧よりもＮチャネル型ＭＯＳトランジスタのスレショルド電圧（Ｖｔｈｎ）だけ高い第３の電源電圧をゲートに印加した第５および第６のＮチャネル型ＭＯＳトランジスタを、それぞれ第１および第２のＮチャネル型ＭＯＳトランジスタのドレインと第３および第４のＮチャンネル型ＭＯＳトランジスタとの間に挿入し、第１および第２のＮチャネル型ＭＯＳトランジスタのドレインにかかる電圧を制限したことを特徴とするレベルシフト回路。
4. 請求項１ないし請求項３の何れか１記載のレベルシフト回路において、第１および第２のＰチャネル型ＭＯＳトランジスタのドレインから相補型の出力を取り出すことを特徴とするレベルシフト回路。
5. 請求項１ないし請求項４の何れか１記載のレベルシフト回路において、ＰチャンネルＭＯＳトランジスタをＮチャンネルＭＯＳトランジスタで構成し、ＮチャンネルＭＯＳトランジスタをＰチャンネルＭＯＳトランジスタで構成したことを特徴とするレベルシフト回路。
   
   
   
   

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