KR20060045199A - 전압원 선택회로 - Google Patents

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KR20060045199A
KR20060045199A KR1020040092253A KR20040092253A KR20060045199A KR 20060045199 A KR20060045199 A KR 20060045199A KR 1020040092253 A KR1020040092253 A KR 1020040092253A KR 20040092253 A KR20040092253 A KR 20040092253A KR 20060045199 A KR20060045199 A KR 20060045199A
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이정한
윤홍근
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Abstract

스위칭 트랜지스터들의 바디와 소스 간 접합 또는 바디와 드레인 간 접합 사이에 생길 수 있는 누설전류를 줄이고 안정적으로 전원전압들을 선택하여 출력할 수 있는 전압원 선택회로가 개시된다. 전원전압 선택회로는 제어부와 스위칭부를 구비한다. 제어부는 제 1 전압과 제 2 전압 중에서 큰 전압을 최대전압으로 선택하고 선택신호에 응답하여 최대전압 또는 저전압을 갖는 제어신호와 반전 제어신호를 발생시킨다. 스위칭부는 제어신호와 반전 제어신호에 응답하여 제 1 전압과 제 2 전압 중에서 하나를 선택하여 내부 전원전압으로 출력한다. 따라서, 전압원 선택회로는 스위칭 트랜지스터들을 통해 흐르는 누설전류를 줄일 수 있고, 전압원들 중에서 하나를 선택하여 안정화된 출력전압을 발생시킬 수 있다.

Description

전압원 선택회로{VOLTAGE SOURCE SELECTOR}
도 1은 종래 기술에 따른 전압원 선택회로의 일례를 나타내는 회로도이다.
도 2는 반도체 집적회로로 구현된 도 1의 전압원 선택회로 내에 있는 스위칭 트랜지스터들의 단면도이다.
도 3은 본 발명의 하나의 실시예에 따른 전압원 선택회로를 나타내는 회로도이다.
도 4는 도 3의 전압원 선택회로 내에 있는 최대전압 선택회로의 일례를 나타내는 회로도이다.
도 5는 도 3의 전압원 선택회로 내에 있는 레벨 시프터의 일례를 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 제어부
110 : 최대전압 선택회로
120 : 레벨 시프터
200 : 스위칭부
본 발명은 전압원 선택회로에 관한 것으로, 특히 반도체 집적회로 내에서 스위칭 트랜지스터의 바디(body)와 소스 사이에 원치 않은 전류 경로가 형성되는 것을 방지할 수 있는 전압원 선택회로에 관한 것이다.
STN LCD(Super Twisted Nematic Liquid Crystal Display)를 구동하기 위해서는 VIN45와 VIN2라는 전압원들이 필요하다. VIN45는 제 1 부스터에서 발생되는 전압이고, VIN2는 외부에서 인가되는 전압이다. VIN45는 2.4 V 내지 5.4 V의 전압 범위를 가지고 있으며, VIN2는 2.4 V 내지 3.6 V의 전압 범위를 가지고 있다. 이 두 전압원들을 선택하여 사용하기 위해서는 반도체 집적회로 내부에 VIN45와 VIN2를 선택할 수 있는 스위치 회로가 필요하다.
도 1은 종래 기술에 따른 전압원 선택회로의 일례를 나타내는 회로도이고, 도 2는 반도체 집적회로로 구현된 도 1의 전압원 선택회로 내에 있는 스위칭 트랜지스터들의 단면도이다.
도 1과 도 2를 참조하면, 스위칭 트랜지스터들(MP1, MP2)은 각각의 바디(body)(14, 16)가 VIN45 전압원에 연결되어 있다. 도 2를 참조하면, N-WELL(22)이 스위칭 트랜지스터들(MP1, MP2)의 바디(14, 16)가 되고, N-WELL(22)은 N+ 영역을 통해 VIN45 전압원에 연결되어 있다. 레벨 시프터(12)는 선택신호(SEL)에 응답하여 제어신호들(Q, QB)을 발생시킨다. 예를 들어, VIN2가 2.4 V이고, VIN45가 3.6 V일 때, 선택신호(SEL)에 응답하여 제어신호(Q)가 3.6 V이고 제어신호(QB)가 0 V이면, 스위칭 트랜지스터(MP1)는 오프되고 스위칭 트랜지스터(MP2)는 온된다. 따라서, VIN45 전압이 출력전압(VOUT)으로서 출력된다. 한편, VIN2가 2.4 V이고, VIN45가 3.6 V일 때, 선택신호(SEL)에 응답하여 제어신호(Q)가 0 V이고 제어신호(QB)가 3.6 V이면, 스위칭 트랜지스터(MP1)는 온되고 스위칭 트랜지스터(MP2)는 오프된다. 따라서, VIN2 전압이 출력전압(VOUT)으로서 출력된다. 그리고, 스위칭 트랜지스터들(MP1, MP2)은 각각의 바디(body)(14, 16)에는 VIN45 전압원의 전압인 3.6 V가 인가된다. 따라서, 스위칭 트랜지스터들(MP1, MP2) 각각의 바디와 소스들의 접합에는 역방향 바이어스가 걸리게 되므로 전류가 흐르지 않는다.
그런데, VIN2가 먼저 인가되고, VIN45가 나중에 인가되는 경우, 스위칭 트랜지스터(MP1)의 소스는 2.4 V인데, 바디는 이보다 낮은 전압이 인가될 수 있다. 즉, 스위칭 트랜지스터(MP1)의 소스와 바디 간 접합에 순방향 바이어스가 걸릴 수 있다. 따라서, 스위칭 트랜지스터(MP1)를 통해 누설전류가 흐를 수 있다. 또한, 스위칭 트랜지스터들(MP1, MP2) 각각의 드레인과 바디 간 접합에 순방향 바이어스가 걸려 누설전류가 흐를 수 있다. 따라서, 전압원 선택회로의 출력전압이 불안정하게 된다.
따라서, 누설전류가 발생하지 않고 안정화된 출력전압을 발생시킬 수 있는 전압원 선택회로가 요구된다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 안정화된 출력전압을 발생시킬 수 있는 전압원 선택회로를 제공하는 것이다.
본 발명의 다른 목적은 스위칭 트랜지스터들을 통해 흐르는 누설전류를 줄일 수 있는 전압원 선택회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 전압원 선택회로는 제어부와 스위칭부를 구비한다.
제어부는 제 1 전압과 제 2 전압 중에서 큰 전압을 최대전압으로 선택하고 선택신호에 응답하여 상기 최대전압 또는 저전압을 갖는 제어신호와 반전 제어신호를 발생시킨다.
스위칭부는 상기 제어신호와 상기 반전 제어신호에 응답하여 상기 제 1 전압과 상기 제 2 전압 중에서 하나를 선택하여 내부 전원전압으로 출력한다.
상기 스위칭부는 제 1 스위칭 트랜지스터와 제 2 스위칭 트랜지스터를 구비한다. 제 1 스위칭 트랜지스터는 상기 제어신호에 응답하여 상기 제 1 전압을 상기 내부 전원전압으로서 출력한다. 제 2 스위칭 트랜지스터는 상기 반전 제어신호에 응답하여 상기 제 2 전압을 상기 내부 전원전압으로서 출력한다.
상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터는 각각 PMOS 트랜지스터로 구성될 수 있다. 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터의 바디는 각각 상기 최대전압이 인가될 수 있다.
상기 제어부는 최대전압 선택회로와 레벨 시프터를 구비한다. 최대전압 선택회로는 상기 제 1 전압과 상기 제 2 전압 중에서 더 큰 전압을 상기 최대전압으로 선택한다. 레벨 시프터는 상기 선택신호에 응답하여 상기 최대전압 레벨 또는 저전 압 레벨을 갖는 제어신호와 반전 제어신호를 발생시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 하나의 실시예에 따른 전압원 선택회로를 나타내는 회로도이다. 도 3을 참조하면, 전압원 선택회로는 제어부(100)와 스위칭부(200)를 구비한다.
제어부(100)는 제 1 전압(VIN45)과 제 2 전압(VIN2) 중에서 큰 전압을 선택하고, 선택신호(SEL)에 응답하여 이 선택된 전압 또는 저전압을 갖는 제어신호(Q)와 반전 제어신호(QB)를 발생시킨다. 스위칭부(200)는 제어신호(Q)와 반전 제어신호(QB)에 응답하여 제 1 전압(VIN45)과 제 2 전압(VIN2) 중에서 하나를 선택하여 내부 전원전압으로 출력한다.
상기한 바와 같이, 제 1 전압(VIN45)과 제 2 전압(VIN2)은 STN LCD를 구동하기 위해 전압원들이 공급하는 전압들이다. VIN45는 2.4 V 내지 5.4 V의 전압 범위를 가지고 있으며, VIN2는 2.4 V 내지 3.6 V의 전압 범위를 가진다. 일반적으로, VIN45는 VIN2보다 높은 전압을 유지한다. 선택신호(SEL)는 1.8 V일 수 있다.
제어부(100)는 최대전압 선택회로(110), 및 레벨 시프터(120)를 구비한다. 스위칭부(200)는 스위칭 트랜지스터들(MP3, MP4)을 구비한다.
최대전압 선택회로(110)는 제 1 전압(VIN45)과 제 2 전압(VIN2) 중에서 더 큰 전압을 선택하여 최대전압(MVDD)으로서 출력한다. 레벨 시프터(120)는 선택신호(SEL)에 응답하여 최대전압(MVDD)의 레벨 또는 저전압 레벨을 갖는 제어신호(Q)와 반전 제어신호(QB)를 발생시킨다.
스위칭부(200)는 스위칭 트랜지스터들(MP3, MP4)을 구비한다. 스위칭 트랜지스터(MP4)는 제어신호(Q)에 응답하여 제 1 전압(VIN45)을 출력전압(VOUT)으로서 출력한다. 스위칭 트랜지스터(MP3)는 제어신호(QB)에 응답하여 제 2 전압(VIN2)을 출력전압(VOUT)으로서 출력한다. 이 출력전압(VOUT)은 LCD 장치 등을 구동하는 데 사용되는 내부 전원전압이다. 스위칭 트랜지스터들(MP3, MP4) 각각의 바디(body)에는 최대전압(MVDD)이 인가된다.
이하, 도 3의 전압원 선택회로의 동작에 대해 설명한다.
최대전압 선택회로(110)는 제 1 전압(VIN45)과 제 2 전압(VIN2) 중에서 큰 전압을 선택하여 최대전압(MVDD)으로서 출력한다. 레벨 시프터(120)는 선택신호(SEL)에 응답하여 최대전압(MVDD)의 레벨 또는 저전압 레벨을 갖는 제어신호(Q)와 반전 제어신호(QB)를 발생시킨다. 스위칭 트랜지스터(MP4)는 제어신호(Q)에 응답하여 제 1 전압(VIN45)을 출력전압(VOUT)으로서 출력하고, 스위칭 트랜지스터(MP3)는 제어신호(QB)에 응답하여 제 2 전압(VIN2)을 출력전압(VOUT)으로서 출력한다. 스위칭 트랜지스터들(MP3, MP4) 각각의 바디(body)에는 최대전압(MVDD)이 인가되어 있기 때문에, 이들 트랜지스터들(MP3, MP4)의 바디를 통해 누설전류가 흐르지 않는다. 즉, 이들 트랜지스터들(MP3, MP4)의 바디와 소스 또는 바디와 드레인 사이에 순방향 경로가 생기지 않는다.
제어신호(Q)가 논리 "하이"이고 반전 제어신호(QB)가 논리 "로우"이면, 제 2 전압(VIN2)이 출력전압(VOUT)으로서 출력되고, 제어신호(Q)가 논리 "로우"이고 반전 제어신호(QB)가 논리 "하이"이면, 제 1 전압(VIN45)이 출력전압(VOUT)으로서 출 력된다.
도 4는 도 3의 전압원 선택회로 내에 있는 최대전압 선택회로의 일례를 나타내는 회로도이다. 도 4를 참조하면, 상기 최대전압 선택회로(110)는 PMOS 트랜지스터들(MP5, MP6)로 구성된다. PMOS 트랜지스터(MP5)는 제 1 전압(VIN45)에 응답하여 제 2 전압(VIN2)을 최대전압(MVDD)으로서 출력한다. PMOS 트랜지스터(MP6)는 제 2 전압(VIN2)에 응답하여 제 1 전압(VIN45)을 최대전압(MVDD)으로서 출력한다. PMOS 트랜지스터들(MP5, MP6) 각각의 바디(body)(41, 42)에는 최대전압(MVDD)이 인가된다.
이하, 도 4의 최대전압 선택회로의 동작을 설명한다.
제 1 전압(VIN45)이 제 2 전압(VIN2)보다 클 경우, PMOS 트랜지스터(MP5)는 오프되고, PMOS 트랜지스터(MP6)는 온된다. 따라서, 두 전압 중에서 더 큰 전압인 제 1 전압(VIN45)이 최대전압(MVDD)으로서 출력된다. 제 1 전압(VIN45)이 제 2 전압(VIN2)보다 작을 경우, PMOS 트랜지스터(MP5)는 온되고, PMOS 트랜지스터(MP6)는 오프된다. 따라서, 두 전압 중에서 더 큰 전압인 제 2 전압(VIN2)이 최대전압(MVDD)으로서 출력된다. PMOS 트랜지스터들(MP5, MP6) 각각의 바디(body)(41, 42)에는 최대전압(MVDD)이 인가되기 때문에, PMOS 트랜지스터들(MP5, MP6)의 바디를 통해 누설전류가 흐르지 않는다.
도 5는 도 3의 전압원 선택회로 내에 있는 레벨 시프터의 일례를 나타내는 회로도이다. 도 5를 참조하면, 레벨 시프터(120)는 차동증폭부(122)와 인버터들(INV1, INV2, INV3)을 구비한다.
제 1 인버터(INV1)는 선택신호(SEL)를 반전시킨다. 차동증폭부(122)는 선택신호(Q)와 반전된 선택신호(QB)를 수신하여 증폭하고 증폭된 신호를 출력한다. 제 2 인버터(INV2)는 차동증폭부(122)에 의해 증폭된 신호를 반전시키고 최대전압(MVDD)의 레벨을 갖는 반전 제어신호(QB)를 발생시킨다. 제 3 인버터(INV3)는 반전 제어신호(QB)를 반전시키고 최대전압(MVDD)의 레벨을 갖는 제어신호(Q)를 발생시킨다.
차동증폭부(122)는 PMOS 트랜지스터들(MP11 ~ MP14)과 NMOS 트랜지스터들(MN1, MN2)을 구비한다. PMOS 트랜지스터(MP11)는 최대전압(MVDD)이 인가되는 소스를 갖는다. PMOS 트랜지스터(MP12)는 최대전압(MVDD)이 인가되는 소스와 PMOS 트랜지스터(MP11)의 드레인에 연결된 게이트와 PMOS 트랜지스터(MP11)의 게이트에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP13)는 PMOS 트랜지스터(MP11)의 드레인에 연결된 소스를 갖는다. PMOS 트랜지스터(MP14)는 PMOS 트랜지스터(MP12)의 드레인에 연결된 소스와 제 2 인버터(INV2)의 입력단자에 공통 연결된 게이트와 드레인을 갖는다. NMOS 트랜지스터(MN1)는 PMOS 트랜지스터(MP13)의 게이트와 드레인에 공통 연결된 드레인과 선택신호(SEL)가 인가되는 게이트와 접지전압(GND)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 제 2 인버터(INV2)의 입력단자에 연결된 드레인과 제 1 인버터(INV1)의 출력단자에 연결된 게이트와 접지전압(GND)에 연결된 소스를 갖는다.
제 1 인버터(INV1)에는 최대전압(MVDD)보다 작은 전원전압(AVDD)이 공급된다. 전원전압(AVDD)은 선택신호(SEL)와 동일한 레벨의 전압일 수 있다. 제 2 인버 터(INV2)와 제 3 인버터(INV3)에는 최대전압(MVDD)이 전원전압(AVDD)으로서 공급된다. 따라서, 선택신호(SEL)는 차동증폭부(122)에 의해 증폭되고, 인버터들(INV2, INV3)에 의해 최대전압(MVDD) 레벨을 갖는 신호들(Q, QB)로 변환된다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 전압원 선택회로는 스위칭 트랜지스터들을 통해 흐르는 누설전류를 줄일 수 있고, 전압원들 중에서 하나를 선택하여 안정화된 출력전압을 발생시킬 수 있다.

Claims (14)

  1. 제 1 전압과 제 2 전압 중에서 큰 전압을 최대전압으로 선택하고 선택신호에 응답하여 상기 최대전압 또는 저전압을 갖는 제어신호와 반전 제어신호를 발생시키는 제어부;
    상기 제어신호와 상기 반전 제어신호에 응답하여 상기 제 1 전압과 상기 제 2 전압 중에서 하나를 선택하여 내부 전원전압으로 출력하는 스위칭부를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  2. 제 1 항에 있어서, 상기 스위칭부는
    상기 제어신호에 응답하여 상기 제 1 전압을 상기 내부 전원전압으로서 출력하는 제 1 스위칭 트랜지스터; 및
    상기 반전 제어신호에 응답하여 상기 제 2 전압을 상기 내부 전원전압으로서 출력하는 제 2 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  3. 제 2 항에 있어서,
    상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터는 각각 PMOS 트랜지스터로 구성된 것을 특징으로 하는 전원전압 선택회로.
  4. 제 3 항에 있어서,
    상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터의 바디(body)는 각각 상기 최대전압이 인가되는 것을 특징으로 하는 전원전압 선택회로.
  5. 제 1 항에 있어서, 상기 제어부는
    상기 제 1 전압과 상기 제 2 전압 중에서 더 큰 전압을 상기 최대전압으로 선택하는 최대전압 선택회로; 및
    상기 선택신호에 응답하여 상기 최대전압 레벨 또는 저전압 레벨을 갖는 제어신호와 반전 제어신호를 발생시키는 레벨 시프터를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  6. 제 5 항에 있어서, 상기 최대전압 선택회로는
    상기 제 1 전압에 응답하여 상기 제 2 전압을 상기 최대전압으로서 출력하는 제 1 PMOS 트랜지스터; 및
    상기 제 2 전압에 응답하여 상기 제 1 전압을 상기 최대전압으로서 출력하는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  7. 제 6 항에 있어서,
    상기 제 1 PMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 바디는 각각 상기 최대전압이 인가되는 것을 특징으로 하는 전원전압 선택회로.
  8. 제 5 항에 있어서, 상기 레벨 시프터는
    상기 선택신호를 반전시키는 제 1 인버터;
    상기 선택신호와 상기 반전된 선택신호를 수신하여 증폭하고 증폭된 신호를 출력하는 차동증폭부;
    상기 증폭된 신호를 반전시키고 상기 최대전압의 레벨을 갖는 상기 반전 제어신호를 발생시키는 제 2 인버터; 및
    상기 반전 제어신호를 반전시키고 상기 최대전압의 레벨을 갖는 상기 제어신호를 발생시키는 제 3 인버터를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  9. 제 8 항에 있어서,
    상기 제 2 인버터 및 상기 제 3 인버터에는 상기 최대전압이 전원전압으로서 공급되는 것을 특징으로 하는 전원전압 선택회로.
  10. 제 9 항에 있어서,
    상기 제 1 인버터에는 상기 최대전압보다 낮은 전압이 전원전압으로서 공급되는 것을 특징으로 하는 전원전압 선택회로.
  11. 제 10 항에 있어서,
    상기 제 1 인버터에는 상기 선택신호가 전원전압으로서 공급되는 것을 특징 으로 하는 전원전압 선택회로.
  12. 제 8 항에 있어서, 상기 차동증폭부는
    상기 최대전압이 인가되는 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 최대전압이 인가되는 소스와 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스를 갖는 제 3 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 2 인버터의 입력단자에 공통 연결된 게이트와 드레인을 갖는 제 4 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 게이트와 드레인에 공통 연결된 드레인과 상기 선택신호가 인가되는 게이트와 저전원전압에 연결된 소스를 갖는 제 1 NMOS 트랜지스터; 및
    상기 제 2 인버터의 입력단자에 연결된 드레인과 상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 저전원전압에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원전압 선택회로.
  13. 제 12 항에 있어서,
    상기 제 1 내지 제 4 PMOS 트랜지스터들 각각의 바디는 상기 최대전압이 인 가되는 것을 특징으로 하는 전원전압 선택회로.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터들 각각의 바디는 상기 최대전압이 인가되는 것을 특징으로 하는 전원전압 선택회로.
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KR100817058B1 (ko) * 2006-09-05 2008-03-27 삼성전자주식회사 룩업 테이블을 이용한 바디 바이어싱 제어회로 및 이의바디 바이어싱 제어방법
KR100933695B1 (ko) * 2008-04-15 2009-12-24 주식회사 하이닉스반도체 반도체 소자
CN111817693A (zh) * 2019-04-11 2020-10-23 力旺电子股份有限公司 电源开关电路及电压选择电路
CN115167598A (zh) * 2022-07-26 2022-10-11 圣邦微电子(苏州)有限责任公司 电源电压选择电路

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