CN114285402A - 一种高速高稳态电平位移电路 - Google Patents

Abstract

本发明公开一种高速高稳态电平位移电路，属于模拟电路领域。PMOS管MP3、MP4和PMOS管MP5、MP6构成两组瞬态增强结构，利用其可实现当输入低压逻辑控制信号V_IN跳变时输出电平的快速转换。PMOS管MP3、MP4、MP5和MP6在电路稳态时退出工作，降低了电路静态电流。PMOS管MP1和MP2采用正反馈连接形式，可加速输出电平的转换速度，稳定的将处于GND～V_{DD_L}电源域的低压逻辑控制信号转换为GND～V_{DD_H}电源域的高压驱动信号。电流源I1和I2用于在上电过程中确定电路初始状态，防止因低压逻辑控制信号V_IN相对于低电压域模块供电电源V_{DD_L}状态不确定，导致电路中其余MOS管状态无法确定，最终电平位移电路输出也状态不定的问题。

Description

一种高速高稳态电平位移电路

技术领域

本发明涉及模拟集成电路技术领域，特别涉及一种高速高稳态电平位移电路。

背景技术

在高压多电源供电芯片中，电平位移(Level Shift)电路用于实现驱动模块中控制信号在不同电源域之间的转换，其通过将低压逻辑控制信号转换为高压驱动控制信号后，最终实现对高压功率管的开启及关断控制。Level Shift连接低压控制及高压驱动输出电路，为高压多电源供电芯片中关键模块，其决定了整个芯片性能和可靠性上限。传统Level Shift受其设计架构固有缺陷影响，无法在转换速度、静态电流和工作稳定性等多方面达到良好的综合平衡，仅可针对某一特定性能指标进行优化，普遍具有初始状态不定、转换延时大、静态电流高、电路结构复杂和适用电压域受限等问题。

传统电平位移电路架构如图1所示，其采用可加速控制信号转换的交叉耦合形式。V_IN为低压逻辑控制信号，V_{DD_L}为低电压域模块供电电源，V_{DD_H}为高电压域模块供电电源。V_IN利用反向器INV11在MOS管MN11和MN12的栅端产生一对互补的低压逻辑控制信号。

传统交叉耦合架构电平位移电路工作过程为：当V_IN从GND上升至与V_{DD_L}相等时，MN12开启且MN11关断，此时MN12、MP11分别对B、A两点寄生电容进行放电和充电操作，此过程持续至V_OUT2＝GND且V_OUT1＝V_{DD_H}，此时MP12被关断且MP11处于深度线性区。当V_IN从V_{DD_L}下降至与GND相等时，则电路中器件工作状态与以上描述相反，最终MP11被关断且MP12处于深度线性区。

传统交叉耦合架构电平位移电路的缺陷是上拉管(MP11与MP12)和下拉管(MN11和MN12)之间存在竞争。具体表现为当V_{DD_L}不断降低至一个NMOS管开启阈值电压时，MN11和MN12管下拉能力变弱，此时受MP11和MP12上拉管影响，输出将无法依据输入状态进行正确翻转。虽可通过增大下拉管尺寸、增大上拉PMOS管阈值电压绝对值等方式对传统交叉耦合架构电平位移电路进行一定程度优化，但会导致增加电路延时、静态电流和设计工艺复杂度等问题。

发明内容

本发明的目的在于提供一种高速高稳态电平位移电路，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种高速高稳态电平位移电路，包括NMOS管MN1～MN6、PMOS管MP1～MP6、电流源I1～I2以及反向器INV1；其中，

NMOS管MN1的漏端接PMOS管MP1的漏端，NMOS管MN1的栅端接低压逻辑控制信号V_IN；NMOS管MN2的漏端接PMOS管MP2的漏端，NMOS管MN2的栅端接反相器INV1的输出端；NMOS管MN3的漏端接NMOS管MN5的源端，NMOS管MN3的栅端接反相器INV1的输出端；NMOS管MN4的漏端接电流源I2的上端，栅端接低压逻辑控制信号V_IN；

NMOS管MN5的漏端接PMOS管MP4的漏端，NMOS管MN5的栅端接NMOS管MN2的漏端，NMOS管MN5的源端接NMOS管MN3的漏端；

NMOS管MN6的漏端接PMOS管MP6的漏端，NMOS管MN6的栅端接NMOS管MN1的漏端，NMOS管MN6的源端接NMOS管MN4的漏端；

PMOS管MP1的漏端接NMOS管MN1的漏端，PMOS管MP1的栅端接PMOS管MP2的漏端；PMOS管MP2的漏端接NMOS管MN2的漏端，PMOS管MP2的栅端接PMOS管MP1的漏端；PMOS管MP3的漏端接PMOS管MP1的漏端，PMOS管MP3的栅端接PMOS管MP4的栅端；PMOS管MP4的漏端接NMOS管MN5的漏端，PMOS管MP4的栅端接PMOS管MP3的栅端；PMOS管MP5的漏端接NMOS管MN2的漏端，PMOS管MP5的栅端接PMOS管MP6的栅端；PMOS管MP6的漏端接NMOS管MN6的漏端，PMOS管MP6的栅端接PMOS管MP5的栅端；

电流源I1的上端接NMOS管MN1的漏端，下端接低GND；电流源I2的上端接NMOS管MN4的漏端，下端接地GND；反相器INV1的输入端接低压逻辑控制信号V_IN，输出端接NMOS管MN3的栅端。

可选的，所述NMOS管MN1～MN4的源端均接地GND。

可选的，所述PMOS管MP1～MP6的源端均接高电压域模块供电电源V_{DD_H}。

可选的，所述PMOS管MP4的漏端与其自身栅端互连，所述PMOS管MP6的漏端与其自身栅端互连。

在本发明提供的高速高稳态电平位移电路，具有以下有益效果：

(1)电路初始状态明确，且电平转换过程中可保持高稳态，具有高可靠特性；

(2)电路响应速度快，所用瞬态增强结构可减小传输延时，加速信号转换；

(3)电路具有低功耗特性，所用瞬态增强结构在电平位移电路稳态时不工作，可减小静态电流。

附图说明

图1是传统交叉耦合电平位移电路架构示意图；

图2是本发明提供的高速高稳态电平位移电路架构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种高速高稳态电平位移电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提供了一种高速高稳态电平位移电路，其结构如图2所示，包括NMOS管MN1～MN6、PMOS管MP1～MP6、电流源I1～I2以及反向器INV1；其中，NMOS管MN1的漏端接PMOS管MP1的漏端，NMOS管MN1的栅端接低压逻辑控制信号V_IN；NMOS管MN2的漏端接PMOS管MP2的漏端，NMOS管MN2的栅端接反相器INV1的输出端；NMOS管MN3的漏端接NMOS管MN5的源端，NMOS管MN3的栅端接反相器INV1的输出端；NMOS管MN4的漏端接电流源I2的上端，栅端接低压逻辑控制信号V_IN；NMOS管MN5的漏端接PMOS管MP4的漏端，NMOS管MN5的栅端接NMOS管MN2的漏端，NMOS管MN5的源端接NMOS管MN3的漏端；NMOS管MN6的漏端接PMOS管MP6的漏端，NMOS管MN6的栅端接NMOS管MN1的漏端，NMOS管MN6的源端接NMOS管MN4的漏端；所述NMOS管MN1～MN4的源端均接地GND。

PMOS管MP1的漏端接NMOS管MN1的漏端，PMOS管MP1的栅端接PMOS管MP2的漏端；PMOS管MP2的漏端接NMOS管MN2的漏端，PMOS管MP2的栅端接PMOS管MP1的漏端；PMOS管MP3的漏端接PMOS管MP1的漏端，PMOS管MP3的栅端接PMOS管MP4的栅端；PMOS管MP4的漏端接NMOS管MN5的漏端，PMOS管MP4的栅端接PMOS管MP3的栅端；PMOS管MP5的漏端接NMOS管MN2的漏端，PMOS管MP5的栅端接PMOS管MP6的栅端；PMOS管MP6的漏端接NMOS管MN6的漏端，PMOS管MP6的栅端接PMOS管MP5的栅端；所述PMOS管MP1～MP6的源端均接高电压域模块供电电源V_{DD_H}。所述PMOS管MP4的漏端与其自身栅端互连，所述PMOS管MP6的漏端与其自身栅端互连。

电流源I1的上端接NMOS管MN1的漏端，下端接低GND；电流源I2的上端接NMOS管MN4的漏端，下端接地GND；反相器INV1的输入端接低压逻辑控制信号V_IN，输出端接NMOS管MN3的栅端。

PMOS管MP3、MP4和PMOS管MP5、MP6为两组瞬态增强结构，利用其可实现当输入低压逻辑控制信号V_IN跳变时输出电平的快速转换。PMOS管MP3、MP4、MP5和MP6在电路稳态时退出工作，降低了电路静态电流。

PMOS管MP1和MP2采用正反馈连接形式，可加速输出电平的转换速度，稳定的将处于GND～V_{DD_L}电源域的低压逻辑控制信号转换为GND～V_{DD_H}电源域的高压驱动信号。

电流源I1和I2用于在上电过程中确定电路初始状态，防止因低压逻辑控制信号V_IN相对于低电压域模块供电电源V_{DD_L}状态不确定，导致电路中其余MOS管状态无法确定，最终电平位移电路输出也状态不定。假设电路初始不定态为V_OUT1＝V_{DD_H}，V_OUT2＝GND。则此时NMOS管MN6开启，电流源I2通过PMOS管MP5和MP6构成的电流镜对B点进行充电使V_OUT2上升，电流源I1直接对A点放电使V_OUT1下降。最终电路初始状态被固定为V_OUT1＝GND，V_OUT2＝V_{DD_H}，增加了电路应用时的可靠性。

V_IN从GND升至V_{DD_L}时电路状态转换过程：

V_IN＝GND时，V_OUT1＝V_{DD_H}，V_OUT2＝GND。此时电路静态电流由以下三条之路产生，1、处于深线性区的PMOS管MP1和电流源I1；2、处于深线性区的NMOS管MN2和经电流镜MP5、MP6镜像所得电流I2；3、流过NMOS管MN6的电流I2。则V_IN＝GND时，电路总静态电流I_total为：

I_total＝I₁+2I₂ (1)

V_IN从GND升至V_{DD_L}时电路状态转换过程可按V_{DD_H}-|V_th(MP2)|≤V_OUT1<V_{DD_H}、V_ds(MN4)+V_gs(MN6)≤V_OUT1<V_{DD_H}-|V_th(MP2)|和V_OUT1<V_ds(MN4)+V_gs(MN6)分为三个阶段；其中V_th(MP2)为PMOS管MP2的阈值电压、V_ds(MN4)为NMOS管MN4饱和过驱动电压、V_gs(MN6)为NMOS管MN6开启时栅源压差。

当V_{DD_H}-|V_th(MP2)|≤V_OUT1<V_{DD_H}时，NMOS管MN6保持开启状态，PMOS管MP2保持关闭状态，NMOS管MN1、MN4逐渐开启，NMOS管MN2、MN3逐渐关闭。此时V_OUT2的上拉电流I_{OUT2_up}和V_OUT1的下拉电流I_{OUT1_down}分别为：

I_{OUT2_up}＝I_MN4+I₂ (2)

I_MN4为NMOS管MN4开启时电流。

I_{OUT1_down}＝I_MN1+I₁ (3)

I_MN1为NMOS管MN1开启时电流。

当V_ds(MN4)+V_gs(MN6)≤V_OUT1<V_{DD_H}-|V_th(MP2)|时，NMOS管MN6保持开启状态，PMOS管MP2开启，NMOS管MN1、MN4逐渐开启，NMOS管MN2、MN3逐渐关闭。PMOS管MP2开启后，受益于PMOS管MP1和MP2采用的正反馈连接形式电路对B点上拉能力增加，V_OUT2的加速上升可使PMOS管MP1被快速关闭，从而降低A点处上拉电流，防止因PMOS管MP1管上拉能力强于I_{OUT1_down}而导致V_OUT1电位无法降低，出现亚稳态情况。此时V_OUT2的上拉电流I_{OUT2_up}和V_OUT1的下拉电流I_{OUT1_down}分别为：

I_{OUT2_up}＝I_MN4+I₂+I_MP2 (4)

I_MP2为PMOS管MP2开启时电流。

I_{OUT1_down}＝I_MN1+I₁ (5)

当V_OUT1<V_ds(MN4)+V_gs(MN6)时，NMOS管MN6关闭，PMOS管MP2处于深线性区，NMOS管MN1、MN4处于深线性区，NMOS管MN2、MN3逐渐关闭。最终V_OUT2＝V_{DD_H}，V_OUT1＝GND。此时V_OUT2的上拉电流I_{OUT2_up}和V_OUT1的下拉电流I_{OUT1_down}分别为：

I_{OUT2_up}＝I_MP2 (6)

I_{OUT1_down}＝I_MN1+I₁ (7)

由于瞬态增强结构中MP5镜像MP6的电流，则当V_ds(MN4)+V_gs(MN6)≤V_OUT1<V_{DD_H}时节点B处始终存在两股上拉电流，实现了瞬态增强机制，最终使V_OUT2加速上升且V_OUT1加速下降。

V_IN从V_{DD_L}降至GND时电路状态转换过程：

V_IN＝V_{DD_L}时，V_OUT1＝GND，V_OUT2＝V_{DD_H}。此时不存在电源与地之间的电流通路，电路总静态电流I_total为：

I_total＝0 (8)

V_IN从V_DD__L降至GND时电路状态转换过程可按V_DD__H-|V_th(MP1)|≤V_OUT2<V_DD__H、V_ds(MN3)+V_gs(MN5)≤V_OUT2<V_DD__H-|V_th(MP1)|和V_OUT2<V_ds(MN3)+V_gs(MN5)分为三个阶段。其中V_th(MP1)为PMOS管MP1的阈值电压、V_ds(MN3)为NMOS管MN3的饱和过驱动电压、V_gs(MN5)为NMOS管MN5开启时栅源压差。

当V_DD__H-|V_th(MP1)|≤V_OUT2<V_DD__H时，NMOS管MN5保持开启状态，PMOS管MP1保持关闭状态，NMOS管MN1、MN4逐渐关闭，NMOS管MN2、MN3逐渐开启。此时V_OUT1的上拉电流I_{OUT1_up}和V_OUT2的下拉电流I_{OUT2_down}分别为：

I_{OUT1_up}＝I_MP3 (9)

I_MP3为PMOS管MP3开启时电流。

I_{OUT2_down}＝I_MN2 (10)

I_MN2为NMOS管MN2开启时电流。

当V_ds(MN3)+V_gs(MN5)≤V_OUT2<V_DD__H-|V_th(MP1)|时，NMOS管MN5保持开启状态，PMOS管MP1开启，NMOS管MN1、MN4逐渐关闭，NMOS管MN2、MN3逐渐开启。PMOS管MP1开启后，受益于PMOS管MP1和MP2采用的正反馈连接形式电路对A点上拉能力增加，V_OUT1的加速上升可使PMOS管MP2被快速关闭，从而降低B点处上拉电流，防止因PMOS管MP2管上拉能力强于I_{OUT2_down}而导致V_OUT2电位无法降低，出现亚稳态情况。此时V_OUT1的上拉电流I_{OUT1_up}和V_OUT2的下拉电流I_{OUT2_down}分别为：

I_{OUT1_up}＝I_MP3+I_MP1 (11)

I_MP1为PMOS管MP1开启时电流。

I_{OUT2_down}＝I_MN2 (12)

当V_OUT2<V_ds(MN3)+V_gs(MN5)时，NMOS管MN5关闭，PMOS管MP1处于深线性区，NMOS管MN1、MN4逐渐关闭，NMOS管MN2、MN3处于深线性区。最终V_OUT1＝V_{DD_H}，V_OUT2＝GND。此时V_OUT1的上拉电流I_{OUT1_up}和V_OUT2的下拉电流I_{OUT2_down}分别为：

I_{OUT1_up}＝I_MP1 (13)

I_{OUT2_down}＝I_MN2 (14)

由于瞬态增强结构中PMOS管MP3镜像MP4的电流，则当V_ds(MN3)+V_gs(MN5)≤V_OUT2<V_{DD_H}时节点A处始终存在两股上拉电流，实现了瞬态增强机制，最终使V_OUT1加速上升且V_OUT2加速下降。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (4)

1.一种高速高稳态电平位移电路，其特征在于，包括NMOS管MN1～MN6、PMOS管MP1～MP6、电流源I1～I2以及反向器INV1；其中，

NMOS管MN1的漏端接PMOS管MP1的漏端，NMOS管MN1的栅端接低压逻辑控制信号V_IN；NMOS管MN2的漏端接PMOS管MP2的漏端，NMOS管MN2的栅端接反相器INV1的输出端；NMOS管MN3的漏端接NMOS管MN5的源端，NMOS管MN3的栅端接反相器INV1的输出端；NMOS管MN4的漏端接电流源I2的上端，栅端接低压逻辑控制信号V_IN；

NMOS管MN5的漏端接PMOS管MP4的漏端，NMOS管MN5的栅端接NMOS管MN2的漏端，NMOS管MN5的源端接NMOS管MN3的漏端；

NMOS管MN6的漏端接PMOS管MP6的漏端，NMOS管MN6的栅端接NMOS管MN1的漏端，NMOS管MN6的源端接NMOS管MN4的漏端；

PMOS管MP1的漏端接NMOS管MN1的漏端，PMOS管MP1的栅端接PMOS管MP2的漏端；PMOS管MP2的漏端接NMOS管MN2的漏端，PMOS管MP2的栅端接PMOS管MP1的漏端；PMOS管MP3的漏端接PMOS管MP1的漏端，PMOS管MP3的栅端接PMOS管MP4的栅端；PMOS管MP4的漏端接NMOS管MN5的漏端，PMOS管MP4的栅端接PMOS管MP3的栅端；PMOS管MP5的漏端接NMOS管MN2的漏端，PMOS管MP5的栅端接PMOS管MP6的栅端；PMOS管MP6的漏端接NMOS管MN6的漏端，PMOS管MP6的栅端接PMOS管MP5的栅端；

电流源I1的上端接NMOS管MN1的漏端，下端接低GND；电流源I2的上端接NMOS管MN4的漏端，下端接地GND；反相器INV1的输入端接低压逻辑控制信号V_IN，输出端接NMOS管MN3的栅端。

2.如权利要求1所述的高速高稳态电平位移电路，其特征在于，所述NMOS管MN1～MN4的源端均接地GND。

3.如权利要求1所述的高速高稳态电平位移电路，其特征在于，所述PMOS管MP1～MP6的源端均接高电压域模块供电电源V_{DD_H}。

4.如权利要求1所述的高速高稳态电平位移电路，其特征在于，所述PMOS管MP4的漏端与其自身栅端互连，所述PMOS管MP6的漏端与其自身栅端互连。

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