JP2006005869A

JP2006005869A - 半導体装置

Info

Publication number: JP2006005869A
Application number: JP2004182772A
Authority: JP
Inventors: Isao Sano; 功佐野
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-06-21
Filing date: 2004-06-21
Publication date: 2006-01-05

Abstract

【課題】複数の異なる電源や端子の追加を必要とせず、低消費電流で占有面積の小さなレベルシフト回路を有する半導体装置を提供する。
【解決手段】入力信号およびその反転信号を受けるＮチャネルＭＯＳトランジスタＭ１およびＭ２、たすきがけ接続されたＰチャネルＭＯＳトランジスタＭ３およびＭ４、入力信号Ｌの反転信号Ｈを与えるＰチャネルＭＯＳトランジスタＭ５によりレベルシフト回路を構成する。入力信号Ｌの反転信号Ｈを与えるＰチャネルＭＯＳトランジスタＭ５を導入したことにより、複数の異なる電源や端子の追加を必要とせず、低消費電流で占有面積が小さく、高速動作可能なベルシフト回路を有する半導体装置を提供する。
【選択図】図１

Description

本発明は低電圧系レベルの論理信号を高電圧系レベルの論理信号にレベル変換するレベルシフト回路を有する半導体装置に関する。

異なる電源電圧で動作する半導体装置(半導体集積回路)を相互接続するにはレベルシフト機能付き入力バッファ回路が必要となる。低電圧電源ＶＤＤで駆動される第１の半導体装置から高電圧電源ＶＣＣで駆動される第２の半導体装置に信号を伝送するためのレベルシフト回路としては、電源ＶＤＤで駆動されるインバータにより第１の半導体装置から出力されるＶＤＤ系低電圧信号の反転信号を生成し、ＶＤＤ系低電圧信号およびその反転信号を、たすきがけに接続されたＰチャネルＭＯＳトランジスタを有し電源ＶＣＣにより駆動されるバッファ回路に入力するものが知られている（例えば、特許文献１，２を参照）。このような回路の例を図６に示す。図６に示すレベルシフト回路は高電圧電源ＶＣＣで駆動される第２の半導体装置側に設けられるもので、電源ＶＣＣと基準電圧（ＧＮＤ）との間に直列に接続されたＰチャネルＭＯＳトランジスタＭ３とＮチャネルＭＯＳトランジスタＭ１、電源ＶＣＣと基準電圧との間に直列に接続されたＰチャネルＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジスタＭ２、および電源ＶＤＤと基準電圧との間に直列に接続されたＰチャネルＭＯＳトランジスタＭ１０とＮチャネルＭＯＳトランジスタＭ１１を有し、入力端子ＩＮとＮチャネルＭＯＳトランジスタＭ１，Ｍ１０およびＰチャネルＭＯＳトランジスタＭ１１のゲートが接続されている。ＰチャネルＭＯＳトランジスタＭ３のドレインとＮチャネルＭＯＳトランジスタＭ１のドレインとＰチャネルＭＯＳトランジスタＭ４のゲートが接続されていている。また、ＰチャネルＭＯＳトランジスタＭ４のドレインとＮチャネルＭＯＳトランジスタＭ２のドレインとＰチャネルＭＯＳトランジスタＭ３のゲートが出力端子ＯＵＴに接続されている。

ＶＤＤ系低電圧信号が入力端子ＩＮに入力され、この信号がＮチャネルＭＯＳトランジスタＭ１のゲートに入力されるとともにＰチャネルＭＯＳトランジスタＭ１０とＮチャネルＭＯＳトランジスタＭ１１で構成されて低電圧電源ＶＤＤで駆動されるインバータにも入力される。このインバータにより反転されたＶＤＤ系低電圧信号がＮチャネルＭＯＳトランジスタＭ２のゲートに入力される。
この回路の動作は次のようになる。入力端子ＩＮに入力される信号がＬ（ロー、ＧＮＤと同電位）であればＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲートにはそれぞれＬ，Ｈ（ハイ、電源電圧ＶＤＤに等しい）が印加され、入力端子ＩＮに入力される信号がＨ（＝ＶＤＤ）であればＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲートにはＨ（＝ＶＤＤ），Ｌがそれぞれ印加される。すなわち、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲートには常にＬ，Ｈ（＝ＶＤＤ）逆の信号が印加されている。

今、入力端子ＩＮに入力される信号がＬからＨ（＝ＶＤＤ）になった場合を考える。ＮチャネルＭＯＳトランジスタＭ１はゲート入力がＨになったのでオン（導通）してそのドレイン電位はＧＮＤに近づく（完全にＧＮＤ電位となるかはＰチャネルＭＯＳトランジスタＭ３の導通の程度との兼ね合いになる）。一方、ＮチャネルＭＯＳトランジスタＭ２はゲートがＬになったのでオフ（遮断）する。ＰチャネルＭＯＳトランジスタＭ４のゲートはＮチャネルＭＯＳトランジスタＭ１のドレインに接続されていて、上述のようにＮチャネルＭＯＳトランジスタＭ１のドレイン電位がＧＮＤ近い電位となっているのでＰチャネルＭＯＳトランジスタＭ４はオンし始め、ＰチャネルＭＯＳトランジスタＭ４のドレイン電位はＶＣＣに近くなる。このＰチャネルＭＯＳトランジスタＭ４のドレインはＰチャネルＭＯＳトランジスタＭ３のゲートに接続されているため、ＰチャネルＭＯＳトランジスタＭ３はオフし始め、ＰチャネルＭＯＳトランジスタＭ３のドレイン電位はよりＧＮＤに近いものになる。このように、ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が低下する→ＰチャネルＭＯＳトランジスタＭ４の導通が進む→ＰチャネルＭＯＳトランジスタＭ４の電位がＶＣＣに向かって上昇する→ＰチャネルＭＯＳトランジスタＭ３の遮断が進む→ＮチャネルＭＯＳトランジスタＭ１のドレイン電位が低下する、という正帰還がかかるため、出力端子ＯＵＴから出力される出力電圧は急速にＶＣＣに達することになる。入力端子ＩＮに入力される信号がＨ（＝ＶＤＤ）からＬになる場合は逆の正帰還がかかるため、出力端子ＯＵＴから出力される出力電圧は急速にＧＮＤに達することになる。

図６に示すレベルシフト回路は上述のように高電圧電源ＶＣＣで駆動される第２の半導体装置側に設けられるものであるが、ＭＯＳトランジスタＭ１０、Ｍ１１で構成されＶＤＤを電源とするインバータ回路が必要となる。そのため、複数の異なる電源電圧を受け側の第２の半導体装置側に用意する必要があり、端子と配線の増加を引き起こすため現実的でない。さらに、ひとつの半導体装置の中に異なる電源で駆動される回路があると、回路間の分離も問題になる。また、ＭＯＳトランジスタＭ５、Ｍ６を低電圧電源ＶＤＤで駆動される第１の半導体装置側に設けようとすると、一つの信号に対しその信号自身とその反転信号のために２つの端子を第１および第２の半導体装置のそれぞれに設ける必要があり、いたずらに端子数を増やす結果となりためこれも現実的ではない。
このため、図７に示すような入力端子ＩＮの信号をゲートに受けるＮチャネルＭＯＳトランジスタＭ１２、およびＮチャネルＭＯＳトランジスタＭ１２のドレインとＶＣＣ系高電圧の間に接続されるプルアップ抵抗Ｒ１により構成されるレベルシフト回路を採用するのが一般的となっている。
特開平４−８１１２０号公報（第２頁、第１図）特開２００３−１４３００４号公報（第２−６頁、図１−２）

携帯電話など携帯型機器に適用される半導体装置は、その駆動源であるバッテリの動作時間を延ばすため低消費電流化を要求されている。図７に示す従来のレベルシフト回路においては、低消費電流化を図るためにはプルアップ抵抗Ｒ１２の高抵抗化を図る必要がある。しかしプルアップ抵抗Ｒ１２を高抵抗化すると、チップ内の入力バッファ回路部占有面積の増大と、出力端子ＯＵＴから出力される信号のＬ→Ｈ切り替え時間の遅延増大を招くという欠点がある。
また、図６に示すレベルシフト回路については、依然端子数の増加と異なる電源で駆動される回路が一つの半導体装置にあることに起因する分離等の問題が解決されないままとなっている。
本発明は、このような点に鑑みてなされたものであり、複数の異なる電源や端子の追加を必要とせず、低消費電流で占有面積の小さなレベルシフト回路を有する半導体装置を提供することにある。

そこで、上記課題を解決するために、請求項１に係る発明は、それぞれのソースが第1の電源に接続されている第1，第２および第３のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有する半導体装置であって、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする。

請求項２に係る発明は、それぞれのソースが第1の電源に接続されている第1，第２，第３および第４のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に直列に接続された第１および第３のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有しする半導体装置であって、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第４のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする。

請求項３に係る発明は、それぞれのソースが第1の電源に接続されている第1，第２および第３のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に直列に接続された第１および第３のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有する半導体装置であって、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする。

請求項４に係る発明は、それぞれのソースが第1の電源に接続されている第1および第２のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタ、並びに前記第１の電源と前記第２の電源の間に直列に接続された第３および第４のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタを有する半導体装置であって、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＮチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする。

請求項５に係る発明は、それぞれのソースが第1の電源に接続されている第1，第２，第３および第４のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタ、並びに前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第３のＮチャネルＭＯＳトランジスタを有する半導体装置であって、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第４のＰチャネルＭＯＳトランジスタのドレイン，前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする。

オン抵抗の高いＭＯＳトランジスタを用いて完全には相補型でないレベルシフト回路を構成したので、複数の異なる電源や端子の追加を必要とせず、低消費電流で占有面積が小さく、高速動作可能なベルシフト回路を有する半導体装置を提供することができる。

以下、本発明の実施形態について、図面に従い詳細に説明する。

図１は本発明の第１の実施形態を示す回路図であり、図６と共通する部分は同一符号を付してその説明は省略する。図1の回路は図６の回路のＰチャネルＭＯＳトランジスタＭ１０とＮチャネルＭＯＳトランジスタＭ１１を廃し、新たにＰチャネルＭＯＳトランジスタＭ５を設けたものになっている。ＰチャネルＭＯＳトランジスタＭ５のソースは電源ＶＣＣに接続され、そのドレインはＮチャネルＭＯＳトランジスタＭ１のドレイン，ＰチャネルＭＯＳトランジスタＭ３のドレイン，ＮチャネルＭＯＳトランジスタＭ２のゲートおよびＰチャネルＭＯＳトランジスタＭ４のゲートに接続されている。入力端子ＩＮとＰチャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳトランジスタＭ１のゲートが接続されている。その他の接続関係は図６の回路と同じである。
通常、ＭＯＳトランジスタＭ１，Ｍ２のチャネル幅（ゲート幅）は大きく、ＭＯＳトランジスタＭ３、Ｍ４のチャネル幅はＶＣＣ−ＧＮＤ間の無効電流を低減させるために小さく設計される。また、ＰチャネルＭＯＳトランジスタＭ５のチャネル長（ゲート長）は通常のものより大きいものにして、ＰチャネルＭＯＳトランジスタＭ５のオン抵抗を大きなものにしている。

次に、回路の動作について説明する。まず、入力端子ＩＮへの入力信号がＬの場合を考える。この場合、ＮチャネルＭＯＳトランジスタＮ１はそのゲートにＬが印加されるためオフとなり、ＰチャネルＭＯＳトランジスタＭ５は逆にオンとなる。ＭＯＳトランジスタＭ２，Ｍ４のゲートはＰチャネルＭＯＳトランジスタＭ５によりプルアップされるため、ＮチャネルＭＯＳトランジスタＭ２はオンし、ＰチャネルＭＯＳトランジスタＭ４はオフとなり、出力端子ＯＵＴからの出力信号はＬとなる。さらに、出力端子ＯＵＴの電位ＬがＰチャネルＭＯＳトランジスタＭ３のゲートに入力されるのでＭ３はオンし、ＭＯＳトランジスタＭ２，Ｍ４のゲートがＨ（＝ＶＣＣ）で確定し、安定する（Ｍ３がオンするまでは高オン抵抗のＭ４でプルアップされているだけである）。
次に入力端子ＩＮにＨレベル（＝ＶＤＤ）が印加されると、この信号を直接受けるＮチャネルＭＯＳトランジスタＭ１がオンし、ＰチャネルＭＯＳトランジスタＭ５の導通が小さくなる。ＮチャネルＭＯＳトランジスタＭ１がオンすることによりＭＯＳトランジスタＭ２，Ｍ４のゲートのレベルがＬとなり、ＮチャネルＭＯＳトランジスタＭ２がオフすると同時にＰチャネルＭＯＳトランジスタＭ４がオンする。これにより、出力端子ＯＵＴからの出力信号はＨ（＝ＶＣＣ）となる。出力端子ＯＵＴのＨを受けて、ＰチャネルＭＯＳトランジスタＭ３がオフし、回路の動作が安定点に達する。

以上のように、入力端子ＩＮにＮチャネルＭＯＳトランジスタＭ１の閾値電圧以上の振幅をもつ信号を与えれば、本実施例のシフト回路によりＶＣＣレベルにレベルシフトすることができる。
図６の回路におけるＭＯＳトランジスタＭ１，Ｍ６で構成されるインバータの替わりにプルアップ抵抗としてはたらくＰチャネルＭＯＳトランジスタＭ５により入力端子ＩＮに与えられる入力信号Ｌの反転信号Ｈを得るようにしているので（入力信号Ｈに対する反転信号ＬはＮチャネルＭＯＳトランジスタＮ１によって与えられる）、従来技術のＭＯＳトランジスタＭ１，Ｍ６で必要だった電源ＶＤＤを不要とすることができる。ＰチャネルＭＯＳトランジスタＭ５はＮチャネルＭＯＳトランジスタＭ１がオフのときにＮチャネルＭＯＳトランジスタＭ２のゲート電位をＨレベルにプルアップするだけでよいのでＯＮ抵抗を高くすることができる。但し、ＰチャネルＭＯＳトランジスタＭ５が大きなオン抵抗を持つといっても、図７の回路のプルアップ抵抗Ｒ１に比べ占有面積をはるかに小さなものとすることができる。入力端子ＩＮにＨレベルが印加されるとＰチャネルＭＯＳトランジスタＭ５のゲートにもＨレベルが印加されるが、このＨレベルは電源電圧ＶＣＣより低いＶＤＤあるためＰチャネルＭＯＳトランジスタＭ５のゲート・ソース間電位はゼロではなく、ＰチャネルＭＯＳトランジスタＭ５が完全にはオフされず、ゲートがＬレベルのときに比べれば大幅に減少するもののゼロではない電流が流れる。そのためＰチャネルＭＯＳトランジスタＭ５→ＮチャネルＭＯＳトランジスタＭ１という経路で無効電流が流れうるが、上記のようにＰチャネルＭＯＳトランジスタＭ５のオン抵抗が大きなものであり、ゲートにＨレベル（＝ＶＤＤ）が印加される場合はさらに抵抗が大きくなり、無効電流を小さなものに抑えることができる。さらに、たすきがけ接続されたＰチャネルＭＯＳトランジスタＭ３およびＭ４が並列動作するため、高速動作が損なわれることはない。

図２は本発明の第２の実施形態を示す回路図であり、図１と共通する部分は同一符号を付して、その説明は省略する。図２に示す回路は２つの入力端子ＩＮ１，ＩＮ２に入力される２入力信号の論理積（ＡＮＤ）を与えるレベルシフト回路である。本実施の形態は、図1に示す第1の実施の形態に対し、ＮチャネルＭＯＳトランジスタＭ１のソースと基準電位（ＧＮＤ）の間に接続されるＮチャネルＭＯＳトランジスタＭ６、および電源ＶＣＣとＮチャネルＭＯＳトランジスタＭ１のドレインの間に接続されるＰチャネルＭＯＳトランジスタＭ７を追加した構成となっている。入力端子ＩＮ１が図１の入力端子ＩＮに相当し、ＰチャネルＭＯＳトランジスタＭ５のゲートおよびＮチャネルＭＯＳトランジスタＭ１のゲートに接続されている。入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ７のゲートおよびＮチャネルＭＯＳトランジスタＭ６のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭ５，Ｍ７およびＮチャネルＭＯＳトランジスタＭ１、Ｍ６はＣＭＯＳのＮＡＮＤゲートと同じ構成をしている。

この回路の動作は次のようになる。２つの入力端子ＩＮ１，ＩＮ２に入力される２つの入力信号のうち一つでもレベルがＬであると、ＮチャネルＭＯＳトランジスタＭ１のドレインと基準電位（ＧＮＤ）間は遮断され、ＮチャネルＭＯＳトランジスタＭ１のドレインはＰチャネルＭＯＳトランジスタＭ５，Ｍ７によりプルアップされてレベルがＨとなる。また、２つの入力信号のレベルが両方ともＨであると、ＮチャネルＭＯＳトランジスタＭ１およびＭ６が両方ともオンしてＮチャネルＭＯＳトランジスタＭ１のドレインのレベルはＬになる。ＮチャネルＭＯＳトランジスタＭ１のドレインのレベルがＬまたはＨになった後の動作は実施の形態１と同様である。ここで、実施の形態１におけるＰチャネルＭＯＳトランジスタＭ５と同様に、本実施の形態のＰチャネルＭＯＳトランジスタＭ５およびＭ７のオン抵抗は大きいものにしておく。

図３は本発明の第３の実施形態を示す回路図であり、図２と共通する部分は同一符号を付して、その説明は省略する。図３に示す回路も２つの入力端子ＩＮ１，ＩＮ２に入力される２入力信号の論理積（ＡＮＤ）を与えるレベルシフト回路である。本実施の形態は、図２に示す第２の実施の形態に対し、ＰチャネルＭＯＳトランジスタＭ７を省略したものになる。それ以外の構成・接続は図２のものと同じである。本実施の形態において、入力端子ＩＮ１に入力される信号レベルがＨで、入力端子ＩＮ１に入力される信号レベルがＬである場合、ＰチャネルＭＯＳトランジスタＭ５が完全にオフしているとＮチャネルＭＯＳトランジスタＭ１のドレインの電位が不定になってしまい回路としては動作不能になってしまうが、本実施の形態ではそのような不具合は生じない。すなわち、上述のようにＰチャネルＭＯＳトランジスタＭ５のゲートにレベルＨが印加されても、そのレベルＨはＶＣＣより低いＶＤＤであるためＰチャネルＭＯＳトランジスタＭ５が完全にはオフせずプルアップ抵抗の役目を果たすことができる。実施の形態２においてはＰチャネルＭＯＳトランジスタＭ５，７のうち少なくとも一つは完全にオンの状態となっていることと比べると、上記の入力信号の組み合わせについて本実施の形態は実施の形態２よりプルアップ抵抗値が高くはなるが、ＰチャネルＭＯＳトランジスタＭ７の分の占有面積を削減することができる。

図４は本発明の第４の実施形態を示す回路図であり、図１と共通する部分は同一符号を付して、その説明は省略する。図４に示す回路は２つの入力端子ＩＮ１，ＩＮ２に入力される２入力信号の論理和（ＯＲ）を与えるレベルシフト回路である。本実施の形態は、図1に示す第1の実施の形態に対し、ＰチャネルＭＯＳトランジスタＭ５のドレインとＮチャネルＭＯＳトランジスタＭ１のドレインの間に接続されるＰチャネルＭＯＳトランジスタＭ９、およびＮチャネルＭＯＳトランジスタＭ１のドレインと基準電位（ＧＮＤ）の間に接続されるＮチャネルＭＯＳトランジスタＭ８を追加した構成となっている。入力端子ＩＮ１が図１の入力端子ＩＮに相当し、ＰチャネルＭＯＳトランジスタＭ５のゲートおよびＮチャネルＭＯＳトランジスタＭ１のゲートに接続されている。入力端子ＩＮ２はＰチャネルＭＯＳトランジスタＭ９のゲートおよびＮチャネルＭＯＳトランジスタＭ８のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭ５，Ｍ９およびＮチャネルＭＯＳトランジスタＭ１，Ｍ８はＣＭＯＳのＮＯＲゲートと同じ構成をしている。

この回路の動作は次のようになる。２つの入力端子ＩＮ１，ＩＮ２に入力される２つの入力信号のレベルが一つでもＨであると、ＮチャネルＭＯＳトランジスタＭ１のドレインはＮチャネルＭＯＳトランジスタＭ１またはＭ８がオンすることによりレベルがＬとなる。また、２つの入力信号が両方ともレベルがＬであるとＰチャネルＭＯＳトランジスタＭ５およびＭ９が両方ともオンし、ＮチャネルＭＯＳトランジスタＭ１およびＭ８が両方ともオフすることにより、ＮチャネルＭＯＳトランジスタＭ１のドレインのレベルはＨになる。ＮチャネルＭＯＳトランジスタＭ１のドレインのレベルがＬまたはＨになった後の動作は実施の形態１と同様である。ここで、実施の形態１におけるＰチャネルＭＯＳトランジスタＭ５と同様に、本実施の形態のＰチャネルＭＯＳトランジスタＭ５およびＭ９のオン抵抗は大きいものにしておく。

図５は本発明の第５の実施形態を示す回路図であり、図４と共通する部分は同一符号を付して、その説明は省略する。図４に示す回路も２つの入力端子ＩＮ１，ＩＮ２に入力される２入力信号の論理和（ＯＲ）を与えるレベルシフト回路である。本実施の形態は、図４に示す第４の実施の形態における、ＰチャネルＭＯＳトランジスタＭ５およびＭ９の接続関係を、直列から並列に変更したものである。それ以外の構成・接続は図４のものと同じである。
本実施の形態において、入力端子ＩＮ１，ＩＮ２に入力される２つの信号の一方のレベルがＨで他方のレベルがＬであると、ＰチャネルＭＯＳトランジスタＭ９→ＮチャネルＭＯＳトランジスタＭ１、もしくはＰチャネルＭＯＳトランジスタＭ５→ＮチャネルＭＯＳトランジスタＭ８という経路で無効電流が流れるが、ＰチャネルＭＯＳトランジスタＭ５およびＭ９のオン抵抗を大きいものにしておくので無効電流は小さいものにすることができる。また、このような場合、ＮチャネルＭＯＳトランジスタＭ１のドレインのレベルは、実施の携帯４と同様にＬとなる。すなわち、本実施の形態も実施の形態４と同様の動作を行うことができる。

なお、実施の形態２および３で直列に接続されているＮチャネルＭＯＳトランジスタＭ１およびＭ６、実施の形態４で直列に接続されているＰチャネルＭＯＳトランジスタＭ５およびＭ９は、直列接続の順番を入れ替えてもよい。また、各実施の形態における入力端子、出力端子は半導体装置としての入出力端子に限定するものではなく、単なる節点も含むものである。

本発明の第１の実施形態を示す回路図である。本発明の第２の実施形態を示す回路図である。本発明の第３の実施形態を示す回路図である。本発明の第４の実施形態を示す回路図である。本発明の第５の実施形態を示す回路図である。レベルシフト回路に関する第１の従来例であるレベルシフト回路に関する第２の従来例である

符号の説明

ＩＮ，ＩＮ１，ＩＮ２入力端子
ＯＵＴ出力端子
Ｍ１，Ｍ２，Ｍ６，Ｍ８ＮチャネルＭＯＳトランジスタ
Ｍ２，Ｍ３，Ｍ５，Ｍ７，Ｍ９ＰチャネルＭＯＳトランジスタ
ＶＤＤ低電圧電源
ＶＣＣ高電圧電源

Claims

それぞれのソースが第1の電源に接続されている第1，第２および第３のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有し、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする半導体装置。
それぞれのソースが第1の電源に接続されている第1，第２，第３および第４のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に直列に接続された第１および第３のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有し、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第４のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする半導体装置。
それぞれのソースが第1の電源に接続されている第1，第２および第３のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に直列に接続された第１および第３のＮチャネルＭＯＳトランジスタ、並びに前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタを有し、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする半導体装置。
それぞれのソースが第1の電源に接続されている第1および第２のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタ、並びに前記第１の電源と前記第２の電源の間に直列に接続された第３および第４のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタを有し、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第３のＮチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする半導体装置。
それぞれのソースが第1の電源に接続されている第1，第２，第３および第４のＰチャネルＭＯＳトランジスタ、前記第1のＰチャネルＭＯＳトランジスタのドレインと第２の電源の間に接続された第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第２のＮチャネルＭＯＳトランジスタ、並びに前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第２の電源の間に接続された第３のＮチャネルＭＯＳトランジスタを有し、前記第３のＰチャネルＭＯＳトランジスタのゲートおよび前記第1のＮチャネルＭＯＳトランジスタのゲートが第1の端子に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートおよび前記第３のＮチャネルＭＯＳトランジスタのゲートが第３の端子に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記第４のＰチャネルＭＯＳトランジスタのドレイン，前記第３のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＰチャネルＭＯＳトランジスタのゲートおよび前記第２のＮチャネルＭＯＳトランジスタのゲートが接続され、前記第２のＰチャネルＭＯＳトランジスタのドレイン，前記第２のＮチャネルＭＯＳトランジスタのドレインおよび前記第1のＰチャネルＭＯＳトランジスタのゲートが第２の端子に接続されていることを特徴とする半導体装置。