JP2008109591A - 半導体スイッチ集積回路 - Google Patents
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Abstract
【解決手段】第1乃至第3の個別入出端子8〜10の所望する1つと共通入出力端子7とを接続するため第1乃至第3のパススイッチFET11〜13が設けられると共に、アイソレーションを確保するため、第1乃至第3のパススイッチFET11〜13に対応して第1乃至第3のシャントスイッチFET14〜16が設けられており、これら第1乃至第3のシャントスイッチFET14〜16を駆動する第1乃至第3のバッファ46〜48の終段は、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタのみで構成されたものとなっている。
【選択図】図1
Description
高周波スイッチ製品のスイッチ素子としては、PINダイオード、GaAsFET、MOSFETなどが用いられるが、特に、FETスイッチは、消費電流が低減でき、小型化にも適しているという利点がある。
この従来回路は、GaAsFETを用いてSP3T(Single Pole 3 Throw)の高周波スイッチが構成された例であり、FETスイッチ回路部58Aと、制御回路部57Aとに大別されて構成されたものとなっている。
そして、3つの個別入出力端子8A〜10Aと共通入出力端子7Aとを有し、制御回路部57Aの制御により、FETスイッチ回路部58Aの第1乃至第3のパススイッチFET11A〜13Aのいずれかが選択的にON状態とされることで、そのON状態とされた第1乃至第3のパススイッチFET11A〜13Aに対応する第1乃至第3の個別入出力端子8A〜10Aの1つと、共通入出力端子7Aとが接続状態とされるようになっているものである。
最初に、FETスイッチ回路部58Aについて説明すれば、この従来回路におけるFETスイッチ回路部58Aは、共通入出力端子7Aと第1乃至第3の個別入出力端子8A〜10Aとの間に、パススイッチ素子としての第1乃至第3のパススイッチFET11A〜13Aが、それぞれ接続されて設けられている。
また、第1乃至第3のシャントスイッチFET14A〜16Aは、ON状態となると、第1乃至第3のバイパス用内蔵キャパシタ30A〜32Aを介して接地されるため、ON状態のシャントスイッチFETが接続されている第1乃至第3の個別入出力端子8A〜10Aのいずれかと、共通入出力端子7Aとの間の経路は遮断状態とされるようになっている。
第1のパススイッチFET11Aのゲートには、電圧VHを印加してON状態とする一方、第2及び第3のパススイッチFET12A,13Aのゲートには、電圧VLを印加してOFF状態とする。
ここで、VTERMは、共通入出力端子7Aや第1乃至第3の個別入出力端子8A〜10Aなどの高周波信号が通る部分の電圧であり、この従来回路においては、一端が電源電圧印加端子1Aに接続された抵抗器23A、第1乃至3のパススイッチFET11A〜13A並びに第1乃至第3のシャントスイッチFET14A〜16Aのそれぞれのソース・ドレイン間抵抗器24A〜29Aを通じて直流電圧VDDが供給され、ほぼ同電位に維持されるものとなっている。
さらに、VLは、VL<VTERM+Vpを満たしていれば、FETをOFF状態とすることができる。
第2の個別入出力端子9A又は第3の個別入出力端子10Aと共通入出力端子7Aとを接続する場合にも、上述の場合に準じて、FETのゲート電圧を制御することで、所望の信号経路が形成できるようになっている。
このように、従来回路においては、第1乃至第3のパススイッチFET11A〜13A並びに第1乃至第3のシャントスイッチFET14A〜16Aを制御するには、それぞれ個別に制御信号を供給する必要があり、この従来回路の場合、6個の制御信号が必要である。
この制御回路部57Aは、デコーダ回路56Aと、第1乃至第3のインバータ43A〜45Aと、第1乃至第3のバッファ46A〜48Aとを有して構成されたものとなっており、一般的な論理ゲート回路の組み合わせで構成されたものとなっている。
図3においては、第1のインバータ43Aと第1のバッファ46Aの具体的回路構成のみが示されている。
GaAsFETを用いたこの種のスイッチ集積回路におけるデコーダに用いられる論理ゲート回路には、種々の構成方法があるが、通常、抵抗負荷インバータ回路が基本回路となる。
なお、この種の従来回路としては、例えば、特許文献1等に開示されたものがある。
このような捨て電流を低減するには、負荷抵抗値RLを高抵抗値とする必要があるが、その場合、回路面積とのトレードオフとなる。
GaAsFETを用いた集積回路においては、薄膜抵抗、チャネル抵抗等を抵抗素子として使用できるが、このような抵抗素子のシート抵抗を高くすることは難しく、必然的に抵抗素子の面積は大きくなり、そのため、消費電流の低減は、チップコストの増加を招くという問題があった。
少なくとも1つの共通入出力端子と2以上の個別入出力端子を有し、前記共通入出力端子と前記各々の個別入出力端子とが、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタのスイッチ動作により選択的に導通状態とされるよう構成されてなる半導体スイッチ集積回路において、
前記電界効果トランジスタの前記個別入出力端子側の端子を所定電位とするシャントスイッチ用の電界効果トランジスタを設けると共に、当該シャントスイッチ用の電界効果トランジスタのゲートに接続され、当該電界効果トランジスタの動作を制御する回路の終段部分を、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタによるインバータ回路としたものである。
かかる構成において、前記シャントスイッチ用の電界効果トランジスタの一端は、外部端子に接続されて、外部素子の接続を可能に構成しても好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第1の構成例について、図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、FETスイッチ回路部58と、制御回路部57とに大別されて構成されたものとなっており、特に、図1の構成は、SP3T(Single Pole 3 Throw)スイッチの構成例となっている。
第1乃至第3のパススイッチFET11〜13は、ソース(又はドレイン)が相互に接続されて第1のDCカットキャパシタ33を介して共通入出力端子7に接続される一方、第1のパススイッチFET11のドレイン(又はソース)は、第2のDCカットキャパシタ34を介して第1の個別入出力端子8に、第2のパススイッチFET12のドレイン(又はソース)は、第3のDCカットキャパシタ35を介して第2の個別入出力端子9に、第3のパススイッチFET13のドレイン(又はソース)は、第4のDCカットキャパシタ36を介して第3の個別入出力端子10に、それぞれ接続されている。
これら外部素子としての第1乃至第4のDCカットキャパシタ33〜36によって、本発明の実施の形態における半導体スイッチ集積回路と、この半導体スイッチ集積回路に外部において接続される外部回路(図示せず)とは、直流的に遮断されるようになっている。
また、第1のパススイッチFET11のゲートは、第1のパススイッチ用ゲート抵抗器17を介して、後述する制御回路部57の対応するインバータ43に、第2のパススイッチFET12のゲートは、第2のパススイッチ用ゲート抵抗器18を介して、後述する制御回路部57の対応するインバータ44に、第3のパススイッチFET13のゲートは、第3のパススイッチ用ゲート抵抗器19を介して、後述する制御回路部57の対応するインバータ45に、それぞれ接続されている。
また、第1乃至第3のパススイッチFET11〜13のソース(又はドレイン)と第1のDCカットキャパシタ33との接続点には、電圧印加用抵抗器23を介して電源電圧VDDが印加されるようになっている。
本発明の実施の形態において、第1のインバータ43はインバータ用プルダウントランジスタ37とインバータ用負荷抵抗器40とから構成されており、インバータ用プルダウントランジスタ37には、エンハンスメント型FETが用いられている。
そして、インバータ用プルダウントランジスタ37のドレインは、先の第1のパススイッチ用ゲート抵抗器17を介して第1のパススイッチFET11のゲートに接続されたものとなっている。
かかる第1のインバータ43の回路構成は、第2及び第3のインバータ44,45についても、基本的に同一である。
すなわち、バッファ用第1のプルダウントランジスタ38のドレインには、バッファ用負荷抵抗器41を介して電源電圧VDDが印加されるようになっている一方、ソースはグランドに接続され、さらに、ゲートは、デコーダ回路56の第1の内部制御端子4に接続されている。
そして、バッファ用第2のプルダウントランジスタ39は、ドレインが第1のシャントスイッチ用ゲート抵抗器20を介して第1のシャントスイッチFET14のゲートに接続される一方、ソースは、グランドに接続されたものとなっている。
かかる第1のバッファ46の回路構成は、第2及び第3のバッファ回路47,48についても、基本的に同一である。
まず、FETスイッチ回路部58においては、パススイッチFETがON状態(導通状態)となる経路が、高周波信号の通過状態となる一方、パススイッチFETがOFF状態(非導通状態)となる経路は遮断状態となり、スイッチとして機能するようになっている。
また、第1乃至第3のシャントスイッチFET14〜16は、ON状態となると、第1乃至第3のバイパス用内蔵キャパシタ30〜32を介して接地されるため、ON状態のシャントスイッチFETが接続されている第1乃至第3の個別入出力端子8〜10のいずれかと、共通入出力端子7との間の経路は遮断状態とされるようになっている。
ここで、Vpは、FETのピンチオフ電圧であり、デュプレッション型nチャンネルFETの場合には負値となる。したがって、VH=VTERMであればFETは確実に導通することとなる。
通常は、VTERMとして、2〜3V程度を供給すると、GaAsFETの場合には、良好なスイッチとして機能する。
例えば、共通入出力端子7と第1の個別入出力端子8を導通させ、第2及び第3の個別入出力端子9,10を遮断する場合、まず、第1のパススイッチFET11のゲートに、電圧VHを印加してONさせる一方、第2及び第3のパススイッチFET12,13のゲートには、電圧VLを印加してOFF状態とする。
そして、第1乃至3のシャントスイッチFET14〜16は、第1乃至第3のパススイッチFET11〜13の動作状態とは逆の動作状態となるように、それぞれ必要なゲート電圧を印加することとなる。
第1のパススイッチFET11及び第1のシャントスイッチFET14の制御部分について見ると、第1のパススイッチFET11を駆動する第1のインバータ43と、第1のシャントスイッチFET14を駆動する第1のバッファ46のそれぞれの入力側は、共通に接続されてデコーダ回路56から同一の制御信号が印加されるようになっている。したがって、第1のインバータ43から第1のパススイッチFET11に印加される制御信号と、第1のバッファ46から第1のシャントスイッチFET14へ印加される制御信号は、互いに反転した信号となる。これによって、第1のパススイッチFET11は、ON状態となる一方、第1のシャントスイッチFET14は、OFF状態となる。
従来回路においては、第1のシャントスイッチ14AをOFF状態とする場合、制御出力として、電圧VLが印加されるよう構成されていた(図3参照)。
これは、図3に示された従来回路にあっては、プルダウントランジスタ39AをON状態とすることで得られる。一方、本発明の実施の形態における半導体スイッチ集積回路にあっても第1のシャントスイッチFET14をOFF状態とする場合には、同様にバッファ用第2のプルダウントランジスタ39をON状態として電圧VLが第1のシャントスイッチFET14のゲートに印加されるようにする。
第2のバッファ用プルダウントランジスタ39にわずかに流れるリーク電流によって、第1のシャントスイッチFET14のゲート電位は、わずかにVTERMよりも低下し、ON抵抗が増加する場合が考えられるが、第1のシャントスイッチFET14をON状態とするのは、第1のシャントスイッチ14が接続された第1の個別入出力端子8を遮断状態とするためであるので、通過損失に影響を与えるものではない。
これは、第1乃至第3のパススイッチFET11〜13に適用した場合には、高周波電力を通過させた場合に、ゲート電圧が変動し、通過損失特性に悪影響を及ぼす場合があるためである。
なお、高周波電力による影響を受けない状態で使用されることが明確な場合には、第1乃至第3のパススイッチFET11〜13にも適用することは可能である。
上述の構成例においては、SP3Tスイッチの例を示したが、勿論これに限定されるものではなく、多入力、多出力のスイッチ回路にも同様に適用できるものであり、そのような多入力多出力スイッチ回路において特に有効である。
なお、図1に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例は、第1の構成例における第1乃至第3のバイパス用内蔵キャパシタ30〜32を廃し、第1乃至第3のシャントスイッチFET14〜16のドレイン(又はソース)に、この半導体スイッチ集積回路の外部に設けられた第1乃至第3の外部端子59〜61を、それぞれ接続した構成としたものである。
すなわち、この第1乃至第3の外部端子59〜61には、キャパシタ等が接続され、その値を調整することで、半導体スイッチ集積回路のアイソレーションを制御したり、また、共通入出力端子7や第1乃至第3の個別入出力端子8〜10と同様に、DCカットキャパシタを介して負荷抵抗と接続することで、OFF状態となる経路を適正なインピーダンスで終端する場合などに用いることができるものとなっている。
12…第2のパススイッチFET
13…第3のパススイッチFET
14…第1のシャントスイッチFET
15…第2のシャントスイッチFET
16…第3のシャントスイッチFET
38…バッファ用第1のプルダウントランジスタ
39…バッファ用第2のプルダウントランジスタ
41…バッファ用負荷抵抗器
57…制御回路部
58…FETスイッチ回路部
Claims (2)
- 少なくとも1つの共通入出力端子と2以上の個別入出力端子を有し、前記共通入出力端子と前記各々の個別入出力端子とが、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタのスイッチ動作により選択的に導通状態とされるよう構成されてなる半導体スイッチ集積回路において、
前記電界効果トランジスタの前記個別入出力端子側の端子を所定電位とするシャントスイッチ用の電界効果トランジスタを設けると共に、当該シャントスイッチ用の電界効果トランジスタのゲートに接続され、当該電界効果トランジスタの動作を制御する回路の終段部分を、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタによるインバータ回路としたことを特徴とする半導体スイッチ集積回路。 - 前記シャントスイッチ用の電界効果トランジスタの一端は、外部端子に接続されて、外部素子の接続を可能としてなることを特徴とする請求項1記載の半導体スイッチ集積回路。
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