JP2012114729A - 高周波半導体スイッチ回路 - Google Patents
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Abstract
【解決手段】ダイオードスイッチロジック回路100は、共通入出力端子101と個別入出力端子102〜104それぞれとの間の経路のうち少なくとも1つを導通させ且つ制御端子105〜107の各制御電圧を、経路切替用FET段108〜110それぞれのゲートに印加させるとともに、制御端子105〜107の各制御電圧の論理合成電圧を、シャント用FET段111〜113のゲートに印加させ、かつ、論理合成電圧は、1組のシャント用FET段に印加される制御電圧の否定と、残りの組のシャント用FET段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている。
【選択図】図1
Description
携帯電話機に代表されるモバイル通信機器にとって、アンテナの送信及び受信の切り替えなど、高周波の信号伝達経路を切り替えるために、小型で低消費電力の高周波半導体スイッチ回路が望まれている。従来から、高周波特性及び低消費電力に優れたGaAsFET(Gallium Arsenide Field Effect Transistor)をスイッチング素子として用いた高周波半導体スイッチ回路が用いられている。
図14は、特許文献2の図13に示されるような、従来の高周波半導体スイッチ回路の構成例1を示す回路図である。図14の高周波半導体スイッチ回路は、例えば入力された高周波信号の出力経路を切り替えるアンテナスイッチに使用される、高周波用SP3T(Single−Pole Triple−Throw)スイッチであり、共通入出力端子1101と、個別入出力端子1102と、個別入出力端子1103と、個別入出力端子1104とを備える。なお、共通入出力端子1101と個別入出力端子1102との間には高周波信号経路のスイッチングを行う経路切替用FET段1108が接続されている。また、共通入出力端子1101と個別入出力端子1103の間には高周波信号経路のスイッチングを行う経路切替用FET段1109が接続されている。また、共通入出力端子1101と個別入出力端子1104の間には高周波信号経路のスイッチングを行う経路切替用FET段1110が接続されている。
図15は、特許文献2の図14に示されるような、従来の高周波半導体スイッチ回路の構成例2を示す回路図である。図15の高周波半導体スイッチ回路は、高周波信号経路に対して経路切替用FET段とアイソレーション確保用のシャント用FET段とを組み合わせてなる高周波用SP3Tスイッチである。このように、経路切替用FET段とシャント用FET段とを組み合わせることにより、遮断状態の経路切替用FETのキャパシタ成分を介して漏れ出る高周波信号を、導通状態にあるシャント用FETがグランドへ引き込むことができ、高アイソレーションが得られる。つまり、従来の構成例1の問題解決が図られている。
(従来の構成例3)
図17は、特許文献1の図3に示されるような、従来の高周波半導体スイッチ回路の構成例3を示す回路図である。図17に示されるように、制御端子数の増加を避ける最も簡単な方法として、制御端子1305〜1307それぞれにインバータ回路1326〜1328を直列に挿入する方法が挙げられる。インバータ回路は、図18に示すように、入力電圧に対して反転した出力電圧を生成する回路であり、Highレベルの入力電圧が印加されたときにはLowレベルの出力電圧が生成され、Lowレベルの入力電圧が印加されたときはHighレベルの出力電圧を生成する。具体的には、制御端子1305にインバータ回路1326の入力端が接続され、インバータ回路1326の出力端が抵抗群1320を介してシャント用FET段1314の各ゲートに接続される。また、制御端子1306にインバータ回路1327の入力端が接続され、インバータ回路1327の出力端が抵抗群1321を介してシャント用FET段1315の各ゲートに接続される。さらに、制御端子1307にインバータ回路1328の入力端が接続され、インバータ回路1328の出力端が抵抗群1322を介してシャント用FET段1316の各ゲートに接続される。各インバータ回路1326〜1328の電源端は、電源端子1308に接続される。
(従来の構成例4)
図19は、特許文献2の図1に示されるような、従来の高周波半導体スイッチ回路の構成例4を示す回路図である。図19に示されるように、従来の構成例3のような制御端子数の増加並びに電源端子の追加を避けるための最も簡単な方法として、制御端子1405〜1407それぞれにダイオードロジック回路を挿入する方法が挙げられる。なお、ダイオードロジック回路は、化合物半導体基板上に金属−半導体ショットキー接合として形成された複数のダイオードから構成される。
[高周波半導体スイッチ回路の構成]
図1は本発明の実施の形態1に係る高周波半導体スイッチ回路の構成例を示す回路図である。
図1のPN接合ダイオード126〜131、反転制御スイッチ132〜137及びグランド抵抗138〜140は、ダイオードスイッチロジック回路100を構成している。ダイオードスイッチロジック回路100は、図2の真理値表のように動作する。
詳述すると、ダイオードスイッチロジック回路100は、共通入出力端子101と3つの個別入出力端子102〜104それぞれとの間の高周波信号経路のうち少なくとも1つを導通させ且つ残りを遮断させるべく3つの制御端子105〜107それぞれに入力された制御電圧を、3組の経路切替用FET段108〜110それぞれのゲートにゲート抵抗114〜116を介して印加させる。また、3つの制御端子105〜107それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、3組のシャント用FET段111〜112のゲートにゲート抵抗117〜119を介して印加させる。なお、論理合成電圧は、シャント用FET段111〜113のうち出力対象とする1組のシャント用FET段に印加される制御電圧の否定(NOT)と、該1組のシャント用FET段以外である残りの組のシャント用FET段それぞれに印加される制御電圧の論理和(OR)と、の論理積(AND)で生成される。
換言すると、制御端子105の制御電圧(Highレベル)の否定(NOT)であるLowレベルと、制御端子105以外の残りの制御端子106,107の制御電圧(Lowレベル、Lowレベル)の論理和(OR)であるLowレベルと、の論理積(AND)はLowレベルであり、このLowレベルの論理合成電圧がシャント用FET段111のゲートにゲート抵抗117を介して印加される。かかる論理を実現するように、上記の第1のロジック部が構成されている。
図3A、3B、3Cは、ダイオードスイッチロジック回路100に含まれるPN接合ダイオード126〜131をSOS又はSOI基板上に作製する方法を説明するための図である。
図1の高周波半導体スイッチ回路の動作例1として、3本の高周波信号経路のうちの1つを導通状態にする場合を説明する。
次に、図1の高周波半導体スイッチ回路の詳細な動作例2として、3本の高周波信号経路のうちの2つ以上を導通状態にする場合を説明する
例えば、共通入出力端子101と個別入出力端子102との間の高周波信号経路が遮断状態、共通入出力端子101と個別入出力端子103との間の高周波信号経路が導通状態、共通入出力端子101と個別入出力端子104との間の高周波信号経路が導通状態のときを想定する。
シャント用FET段111のゲート電圧は、制御端子105の制御電圧(Lowレベル)の否定(NOT)であるHighレベルと、制御端子105以外の残りの制御端子106,107の制御電圧(Highレベル,Highレベル)の論理和(OR)であるHighレベルと、の論理積(AND)であるHighレベルとなる。従って、経路切替用FET段108が遮断状態となる一方で、経路切替用FET段108に対応するシャント用FET段111は導通状態となる。
図5は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例1を示す回路図である。図5の高周波半導体スイッチ回路では、図1に示した反転制御スイッチ132〜137として、SOS又はSOI半導体基板上で作成したPMOSFET332〜337を用いている。
図6は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例2を示す回路図である。図6の高周波半導体スイッチ回路では、図5で示したPN接合ダイオード126〜131を、ダイオード接続されたNMOSFET426〜431により形成している。
図7は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例3を示す回路図である。図7の高周波半導体スイッチ回路では、図5のダイオードスイッチロジック回路100のPN接合ダイオードの個数が6個から3個に減少し、代わりにNMOSFET541〜546が追加されている。
図8は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例4を示す回路図である。図8の高周波半導体スイッチ回路は、図5の構成を1入力4出力のSP4T(Single−Pole Four−Throw)スイッチに適用した場合を表している。
図9は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例5を示す回路図である。 図9の高周波半導体スイッチ回路は、図5の構成において1つの高周波信号経路のみにアイソレーション確保用のシャント用FET段を接続したSP3Tスイッチの場合を表している。つまり、上記の実施の形態では高周波信号経路それぞれにシャント用FET段を接続していたが、特定の高周波信号経路にシャント用FET段が接続される場合にも適用される。
図10は本発明の実施の形態1に係る高周波半導体スイッチ回路の変形例6を示す回路図である。図10の高周波半導体スイッチ回路では、図5の構成において4つのMOSFETを直列接続して4段の経路切替用FET段及びシャント用FET段が構成される場合を表している。つまり、上記の実施の形態では、各高周波信号経路に設けられた経路切替用FET段及びシャント用FET段を構成するMOSFETが1つの場合を例示したが、2つ以上のMOSFETを直列接続する場合にも適用される。このように、複数のMOSFETを直列接続して経路切替用FET段及びシャント用FET段が構成されることによって、アイソレーション特性や耐圧の向上が図られる。
[高周波半導体スイッチ回路の構成]
図11は本発明の実施の形態2に係る高周波半導体スイッチ回路の構成例を示す回路図である。
図11の高周波半導体スイッチ回路の動作例として、3つの経路のうちのいずれか1つ以上を導通状態にする場合を例に挙げて説明する。
基本的には実施の形態1と同様の変形例を適用できる。
[モバイル通信機器]
図12は本発明の実施の形態3に係る高周波半導体スイッチ回路を含むモバイル通信機器の構成例を示す模式図である。同図に示すモバイル通信機器は、アンテナANTに対して送信受信の切替えを行い、かつ大小異なる2つ以上の電力を扱う装置である。また、同図に示すモバイル通信機器は通信帯域として準マイクロ波帯を用いるものとする。
図13は本発明の実施の形態3の高周波半導体スイッチ回路の構成例を示す回路図である。例えば、高周波用SP3Tスイッチの共通入出力端子101を図12のアンテナANTとして使用し、個別入出力端子102を図12の送信回路TX1側の端子として使用し、個別入出力端子103を図12の受信回路RX1側の端子として使用し、個別入出力端子104を図12の受信回路RX2の側端子として使用した場合とする。
ダイオードスイッチロジック回路100は、図5の回路と同様の動作を行うため、3組の経路切替用FET段108〜110及び3組のシャント用FET段111〜113は図2の真理値表に従った動作を行う。
基本的には実施の形態1と同様の変形例を適用できる。
101、601、701、801 ・・・ 共通入出力端子
102〜104、602〜605、702〜704、802〜804 ・・・ 個別入出力端子
105〜107、606〜609、705〜707、805〜807 ・・・ 制御端子
108〜110、610〜613、708〜710、808〜810、1044 ・・・ 経路切替用FET段
111〜113、614〜617、711、811〜813 ・・・ シャント用FET段
114〜119、618〜625、712〜715、814〜819、1045 ・・・ ゲート抵抗
120〜125、626〜633、716〜719、820〜825、1046 ・・・ 短絡抵抗
126〜131、634〜645、826〜831、1041〜1042 ・・・ ダイオード
132〜137 ・・・ 反転制御スイッチ
332〜337、646〜657、722〜723、832〜837 ・・・ PMOSFET
138〜140、658〜661、724、838〜840、1043 ・・・ グランド抵抗
426〜431 ・・・ ダイオード接続されたNMOSFET
941〜950 ・・・ 直流カット用キャパシタ
Claims (10)
- 半導体基板と、
前記半導体基板上に形成された、1つの共通入出力端子、3つ以上の個別入出力端子、及び前記個別入出力端子に対応した3つ以上の制御端子と、
前記半導体基板上に形成された、前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた3組以上の経路切替用FET段と、
前記半導体基板上に形成された、グランドと前記3つ以上の個別入出力端子のうち少なくとも1つとの間に設けられた1組以上のシャント用FET段と、
前記半導体基板上に形成された、前記1組以上のシャント用FET段それぞれに対応したダイオード及びスイッチを含み、前記3組以上の経路切替用FET段及び前記1組以上のシャント用FET段を制御するダイオードスイッチロジック回路と、
を備え、
前記ダイオードスイッチロジック回路は、
前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも1つを導通させ且つ残りを遮断させるべく前記3つ以上の制御端子それぞれに入力された制御電圧を、前記3組以上の経路切替用FET段それぞれのゲートに印加させ、
前記3つ以上の制御端子それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、前記1組以上のシャント用FET段のゲートに印加させ、
かつ、前記論理合成電圧は、前記3組以上の経路切替用FET段に対応して3組以上のシャント用FET段が設けられるとした場合に、前記1組のシャント用FET段毎に、該1組のシャント用FET段に印加される制御電圧の否定と、該1組のシャント用FET段以外である残りの組のシャント用FET段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている、高周波半導体スイッチ回路。 - 前記ダイオードスイッチロジック回路は、
前記3組以上の経路切替用FET段に対応して前記3組以上のシャント用FET段が設けられるとした場合に、
前記1組のシャント用FET段毎に、
印加対象の制御電圧が入力される前記制御端子以外の残りの前記制御端子それぞれに直列接続された前記ダイオード及び前記スイッチを備え、
前記スイッチは、前記印加対象の制御電圧がHighレベルのときはオフとなり且つLowレベルのときはオンとなる反転制御スイッチで構成され、
前記残りの制御端子に接続されたダイオードのカソード側を短絡させて、その短絡点とグランドとの間に設けられたグランド抵抗を備え、該短絡点の電圧が前記論理合成電圧である、請求項1に記載の高周波半導体スイッチ回路。 - 前記3組以上の経路切替用FET段それぞれのソース−ドレイン間に接続された第1の短絡抵抗と、
前記1組以上のシャント用FET段のソース−ドレイン間に接続された第2の短絡抵抗と、
前記3組以上の経路切替用FET段のドレイン側及びソース側に設けられた第1の直流カット用キャパシタと、
前記1組以上のシャント用FET段のドレイン側及びソース側に設けられた第2の直流カット用キャパシタと、
を備え、前記ダイオードのカソード側の短絡点が、前記第1の短絡抵抗を介して前記3組以上の経路切替用FET段のドレイン側と接続されるとともに、前記3つ以上の制御端子それぞれが、前記第2の短絡抵抗を介して前記1組以上のシャント用FET段のドレイン側と接続されている、請求項2に記載の高周波半導体スイッチ回路。 - 前記3組以上の経路切替用FET段は、複数の経路切替用FETを直列接続して構成され、
前記1組以上のシャント用FET段は、複数のシャント用FETを直列接続して構成され、
前記3組以上の経路切替用FET段のうち少なくとも2組を構成する前記経路切替用FETの一部を共通化するように構成されている、請求項2に記載の高周波半導体スイッチ回路。 - 前記半導体基板はSOI基板又はSOS基板である、請求項1乃至4のいずれか1項に記載の高周波半導体スイッチ回路。
- 前記ダイオードは、前記半導体基板上に形成されたPN接合ダイオードであり、そのアノード側が前記制御端子と接続され、そのカソード側が前記スイッチと接続されている、請求項5に記載の高周波半導体スイッチ回路。
- 前記ダイオードは、ダイオード接続されたNMOSFETであり、そのドレインが前記制御端子と接続され、そのソースが前記スイッチと接続され、そのゲートがそのドレインと接続されている、請求項5に記載の高周波半導体スイッチ回路。
- 前記スイッチは、PMOSFETであり、そのソースが前記ダイオードのカソード側に接続され、そのドレインが前記短絡抵抗と接続され、そのゲートが前記制御端子と接続されている、請求項5に記載の高周波半導体スイッチ回路。
- 前記経路切替用FET段は、複数のMOSFETを直列接続して構成される、請求項5に記載の高周波半導体スイッチ回路。
- 前記シャント用FET段は、複数のMOSFETを直列接続して構成される、請求項5に記載の高周波半導体スイッチ回路。
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