JP2016174240A - 半導体スイッチ - Google Patents

Abstract

【課題】高周波特性を改善する。
【解決手段】実施形態によれば、半導体スイッチは、絶縁層上に設けられた半導体層に設けられ、第ｉ（ｉは１以上でｎ以下の任意の整数、ｎは２以上の整数）番目の入出力ノードと共通ノードとを導通させるか否か切り替える第ｉ番目の第１スイッチと、を備える。第１番目の第１スイッチは、第１番目の入出力ノードと共通ノードとの間に直列接続された複数の第１ＭＯＳＦＥＴを有する。第１ＭＯＳＦＥＴのそれぞれは、複数の第１ゲート電極と、第２ゲート電極と、第１拡散領域と、第１拡散領域と同じ導電型の第２拡散領域と、を有する。第１ゲート電極は、半導体層上に並列に設けられ、第１の方向に延びる。第２ゲート電極は、半導体層上に設けられ、第１ゲート電極の第１の方向の一端部に接続され、第２の方向に延びる。第２拡散領域は、第２ゲート電極に対して第１ゲート電極とは反対側に位置する半導体層の表面に設けられる。
【選択図】図１

Description

本発明の実施形態は、半導体スイッチに関する。

携帯電話機等の携帯端末の高周波回路部においては、送信回路及び受信回路が高周波信号用スイッチ回路（半導体スイッチ）を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低コスト化及び小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換わりつつある。

但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコン基板は半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている。

このような高周波信号用スイッチ回路において要求される高周波特性として、２次高調波歪がある。例えばＧＳＭ（Global System for Mobile communications：登録商標）においては、８００ＭＨｚ帯から９００ＭＨｚ帯において、入力電力が３５ｄＢｍ時の２次高調波歪として、−４５ｄＢｍ以下が要求される。

また、１．５ＧＨｚ帯を用いるＧＰＳ（Global positioning system）機能が搭載された携帯端末においては、６９８ＭＨｚ〜７９８ＭＨｚの周波数帯において、入力電力が２６ｄＢｍ時の２次高調波歪として、−８４ｄＢｍ以下と更に厳しい要求が課せられる。

さらに、高周波信号用スイッチ回路において要求される他の高周波特性として、最大許容入力電力もある。

特開２００９−２７４８７号公報 特表昭６１−５０２９２２号公報

本発明が解決しようとする課題は、高周波特性を改善できる半導体スイッチを提供することである。

実施形態によれば、半導体スイッチは、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層と、前記半導体層に設けられ、第ｉ（ｉは１以上でｎ以下の任意の整数、ｎは２以上の整数）番目の入出力ノードと共通ノードとを導通させるか否か切り替える第ｉ番目の第１スイッチと、を備える。前記第１番目の第１スイッチは、前記第１番目の入出力ノードと前記共通ノードとの間に直列接続された複数の第１ＭＯＳＦＥＴを有する。前記複数の第１ＭＯＳＦＥＴのそれぞれは、複数の第１ゲート電極と、第２ゲート電極と、ソース領域又はドレイン領域としての第１拡散領域と、前記第１拡散領域と同じ導電型の第２拡散領域と、を有する。前記複数の第１ゲート電極は、前記半導体層上に並列に設けられ、第１の方向に延びる。前記第２ゲート電極は、前記半導体層上に設けられ、前記複数の第１ゲート電極の前記第１の方向の一端部に接続され、前記第１の方向と交差する第２の方向に延びる。前記第１拡散領域は、前記複数の第１ゲート電極間の前記半導体層の表面に設けられている。前記第２拡散領域は、前記第２ゲート電極に対して前記複数の第１ゲート電極とは反対側に位置する前記半導体層の表面に設けられている。

第１の実施形態に係る半導体スイッチの回路図である。 第１番目のスルースイッチの第１ＭＯＳＦＥＴのレイアウトを概略的に示す平面図である。 図２における半導体層と第１及び第２ゲート電極を示す平面図である。 図３のＡ−Ａ線に沿った縦断面図である。 比較例の半導体スイッチの回路図である。 図５のＭＯＳＦＥＴのレイアウトを概略的に示す平面図である。 図６における半導体層と第１及び第２ゲート電極とを示す平面図である。 図７のＢ−Ｂ線に沿った縦断面図である。 オン状態のスルースイッチのＭＯＳＦＥＴで発生する２次高調波歪を調べるためのシミュレーション用回路の回路図である。 図９の回路によって得られた２次高調波歪のシミュレーション結果である。 第２の実施形態に係る半導体スイッチの回路図である。 第３の実施形態に係る半導体スイッチの回路図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチ１の回路図である。半導体スイッチ１は、ＳＯＩ基板に設けられたＳＰｎＴ（Single-Pole n-Throw）スイッチである（ｎは２以上の整数）。図１に示すように、半導体スイッチ１は、第１番目から第ｎ番目のスルースイッチ（第１スイッチ）ＴＳ１〜ＴＳ［ｎ］と、第１番目から第ｎ番目のシャントスイッチ（第２スイッチ）ＳＳ１〜ＳＳ［ｎ］と、を備える。

第ｉ（ｉは１以上でｎ以下の任意の整数）番目のスルースイッチＴＳ［ｉ］は、制御信号Ｃｏｎ［ｉ］に基づいて、第ｉ番目の高周波信号端子（第ｉ番目の入出力ノード）ＲＦ［ｉ］とアンテナ端子（共通ノード）ＡＮＴとを導通させるか否か切り替える。

アンテナ端子ＡＮＴには、例えばアンテナが接続される。高周波信号端子ＲＦ１〜ＲＦｎには、例えば、高周波信号を送信する送信回路又は高周波信号を受信する受信回路が接続される。

第ｉ番目のシャントスイッチＳＳ［ｉ］は、制御信号Ｃｏｎ［ｉ］／に基づいて、第ｉ番目の高周波信号端子ＲＦ［ｉ］と基準電位ノードと導通させるか否か切り替える。基準電位ノードには基準電位（接地電位）が供給される。なお本明細書において、制御信号Ｃｏｎ［ｉ］／は制御信号Ｃｏｎ［ｉ］の論理反転信号を意味しており、他の信号における記号「／」も同様である。また、本明細書におけるノードとは、ポートや端子等の物理的な信号接続点だけでなく、同一電位の信号配線またはパターン上の任意の点も含む概念である。

第１番目のスルースイッチＴＳ１は、複数の第１ＭＯＳＦＥＴ Ｔ１と、複数の抵抗Ｒｇｇ１と、複数の抵抗Ｒｄｓ１と、を有する。後述するように、本実施形態の特徴の１つは、第１ＭＯＳＦＥＴ Ｔ１の素子構造（レイアウト）にある。

複数の第１ＭＯＳＦＥＴ Ｔ１は、高周波信号端子ＲＦ１とアンテナ端子ＡＮＴとの間に直列接続されている。

抵抗Ｒｇｇ１は、複数の第１ＭＯＳＦＥＴ Ｔ１のそれぞれのゲートに接続された一端と、制御信号Ｃｏｎ１が供給される他端と、を有する。

抵抗Ｒｄｓ１は、複数の第１ＭＯＳＦＥＴ Ｔ１のそれぞれのドレインとソースとの間に接続されている。

複数の第１ＭＯＳＦＥＴ Ｔ１のボディは、フローティングになっている。

第２番目から第ｎ番目のスルースイッチＴＳ２〜ＴＳ［ｎ］は、それぞれ同様の構成を有している。即ち、第ｊ（ｊは２以上でｎ以下の任意の整数）番目のスルースイッチＴＳ［ｊ］は、複数の第２ＭＯＳＦＥＴ Ｔ２と、複数の抵抗Ｒｇｇ２と、複数の抵抗Ｒｄｓ２と、複数の第１ダイオードＤ１と、を有する。第２ＭＯＳＦＥＴ Ｔ２の素子構造は、第１ＭＯＳＦＥＴ Ｔ１の素子構造とは異なる。

複数の第２ＭＯＳＦＥＴ Ｔ２は、第ｊ番目の高周波信号端子ＲＦ［ｊ］とアンテナ端子ＡＮＴとの間に直列接続されている。

抵抗Ｒｇｇ２は、複数の第２ＭＯＳＦＥＴ Ｔ２のそれぞれのゲートに接続された一端と、制御信号Ｃｏｎ［ｊ］が供給される他端と、を有する。

抵抗Ｒｄｓ２は、複数の第２ＭＯＳＦＥＴ Ｔ２のそれぞれのドレインとソースとの間に接続されている。

第１ダイオードＤ１は、ＰＮ接合ダイオードであり、複数の第２ＭＯＳＦＥＴ Ｔ２のそれぞれのボディとゲートとの間に接続されている。第１ダイオードＤ１のアノードがボディに接続されている。

第１番目から第ｎ番目のシャントスイッチＳＳ１〜ＳＳ［ｎ］のそれぞれは、スルースイッチＴＳ２と同様の構成を有している。即ち、第ｉ番目のシャントスイッチは、複数の第３ＭＯＳＦＥＴ Ｔ３と、複数の抵抗Ｒｇｇ３と、複数の抵抗Ｒｄｓ３と、複数の第２ダイオードＤ２と、を有する。

複数の第３ＭＯＳＦＥＴ Ｔ３は、第ｉ番目の高周波信号端子ＲＦ［ｉ］と基準電位ノードとの間に直列接続されている。

抵抗Ｒｇｇ３は、複数の第３ＭＯＳＦＥＴ Ｔ３のそれぞれのゲートに接続された一端と、制御信号Ｃｏｎ［ｉ］／が供給される他端と、を有する。

抵抗Ｒｄｓ３は、複数の第３ＭＯＳＦＥＴ Ｔ３のそれぞれのドレインとソースとの間に接続されている。

第２ダイオードＤ２は、ＰＮ接合ダイオードであり、複数の第３ＭＯＳＦＥＴ Ｔ３のそれぞれのボディとゲートとの間に接続されている。第２ダイオードＤ２のアノードがボディに接続されている。

例えば、第１から第３ＭＯＳＦＥＴ Ｔ１〜Ｔ３はＮ型であり、その閾値電圧Ｖｔｈは０Ｖ程度である。例えば、制御信号Ｃｏｎ１のハイレベル（オン電圧）は３．５Ｖであり、そのローレベル（オフ電圧）は−１．５Ｖである。例えば、制御信号Ｃｏｎ２〜Ｃｏｎ［ｎ］、Ｃｏｎ１／〜Ｃｏｎ［ｎ］／のハイレベルは３．５Ｖであり、そのローレベルは−３Ｖである。制御信号Ｃｏｎ１のローレベルの値が他の制御信号のローレベルの値と異なる理由は後述する。

各第１ＭＯＳＦＥＴ Ｔ１のゲート幅は、例えば４ｍｍである。ゲート幅４ｍｍという大きいサイズを実現するため、以下のように、第１ＭＯＳＦＥＴ Ｔ１はマルチフィンガー型でレイアウトされる。

図２は、第１番目のスルースイッチＴＳ１の第１ＭＯＳＦＥＴ Ｔ１のレイアウトを概略的に示す平面図である。図３は、図２における半導体層１３と第１及び第２ゲート電極Ｇ１，Ｇ２を示す平面図である。図４は、図３のＡ−Ａ線に沿った縦断面図である。

図４に示すように、半導体スイッチ１は、シリコン等の支持基板１１と、支持基板１１上に設けられた絶縁層１２と、絶縁層１２上に設けられたシリコン等の半導体層（ＳＤＧ層）１３と、を備える。支持基板１１、絶縁層１２及び半導体層１３は、ＳＯＩ基板を構成している。

複数の第１ＭＯＳＦＥＴ Ｔ１のそれぞれは、複数の第１ゲート電極Ｇ１と、第２ゲート電極Ｇ２と、ソース領域又はドレイン領域としての複数の第１拡散領域１５と、第２拡散領域１６と、複数の第１配線１７と、第２配線１８と、コンタクト１９，２０と、第３配線２１と、を有する。

複数の第１ゲート電極Ｇ１は、酸化膜１４を介して半導体層１３上に並列に設けられ、第１の方向ｄ１に延びる。図示する例では、説明を明確化するために９本の第１ゲート電極Ｇ１を示しているが、これに限らない。

第２ゲート電極Ｇ２は、酸化膜１４を介して半導体層１３上に設けられ、複数の第１ゲート電極Ｇ１の第１の方向ｄ１の一端部に接続され、第２の方向ｄ２に延びる。第２の方向ｄ２は、第１の方向ｄ１と交差している。第２ゲート電極Ｇ２は、ゲート引き出し部として機能する。第２ゲート電極Ｇ２の端部に、図１の抵抗Ｒｇｇ１が接続される（図示せず）。第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２は、例えばポリシリコンからなり、一体的に形成されている。

半導体層１３は、第２ゲート電極Ｇ２より第１の方向ｄ１側に延びている。

第１及び第２ゲート電極Ｇ１，Ｇ２の下方の半導体層１３は、第１ＭＯＳＦＥＴ Ｔ１のボディであり、Ｐ型である。

第１拡散領域１５は、Ｎ型であり、複数の第１ゲート電極Ｇ１間の半導体層１３の表面に設けられている。

第２拡散領域１６は、第２ゲート電極Ｇ２に対して複数の第１ゲート電極Ｇ１とは反対側に位置する半導体層１３の表面に設けられ、第２の方向ｄ２に延びている。第２拡散領域１６は、平面視で第２ゲート電極Ｇ２に隣接し、第１拡散領域１５と同じ導電型である。

このように、第１及び第２ゲート電極Ｇ１，Ｇ２の下方に位置していない半導体層１３の表面は、Ｎ型の第１拡散領域１５又は第２拡散領域１６になっている。

複数の第１配線１７は、複数の第１拡散領域１５上に設けられて第１の方向ｄ１に延びている。各第１配線１７は、コンタクト１９によって、対応する第１拡散領域１５に電気的に接続されている。

第２配線１８は、例えば、ドレイン配線であり、第２拡散領域１６上に設けられ、複数の第１配線１７の一端部に１つおきに接続され、第２の方向ｄ２に延びる。第１配線１７及び第２配線１８は、例えば、金属からなり、一体的に形成されている。

コンタクト２０は、第２拡散領域１６と第２配線１８とを電気的に接続する。

第３配線２１は、例えば、ソース配線であり、第２配線１８に接続された第１配線１７とは異なる複数の第１配線１７を接続し、第２の方向ｄ２に延びる。第１配線１７及び第３配線２１は、一体的に形成されている。

図示は省略するが、複数の第１ＭＯＳＦＥＴ Ｔ１の半導体層１３は、それぞれ分かれて設けられている。

このように、第１ＭＯＳＦＥＴ Ｔ１の第２ゲート電極Ｇ２の下方に半導体層１３が存在しているので、第１及び第２ゲート電極Ｇ１，Ｇ２に所定の正電圧が印加されると、第２ゲート電極Ｇ２の下方の半導体層１３にもＮ型のチャネルが生じる。この時、第２拡散領域１６は、第１拡散領域１５とほぼ等電位になる。即ち、第２ゲート電極Ｇ２が設けられた領域１００が真性ＦＥＴになっている。従って、第２ゲート電極Ｇ２と、支持基板１１の裏面の電位である基準電位との間に対地容量Ｃｇｇは存在しない。

そのため、抵抗Ｒｇｇ１を大きくするほど、スルースイッチＴＳ１が導通している時に発生する２次高調波歪ＨＤ２を低減することができる。その理由について、比較例の半導体スイッチ１Ｘと比較して以下に説明する。

図５は、比較例の半導体スイッチ１Ｘの回路図である。図５に示すように、スルースイッチＴＳ１Ｘは、図１のスルースイッチＴＳ１と同様の構成であるが、ＭＯＳＦＥＴ Ｔ１Ｘの素子構造が異なる。スルースイッチＴＳ２Ｘ〜ＴＳ［ｎ］Ｘ及びシャントスイッチＳＳ１Ｘ〜ＳＳ［ｎ］Ｘは、スルースイッチＴＳ１Ｘと同様の構成である。

図６は、図５のＭＯＳＦＥＴ Ｔ１Ｘのレイアウトを概略的に示す平面図である。図７は、図６における半導体層１３と第１及び第２ゲート電極Ｇ１，Ｇ２とを示す平面図である。図８は、図７のＢ−Ｂ線に沿った縦断面図である。

図６〜８に示すように、ゲート引き出し部として機能する第２ゲート電極Ｇ２は、半導体層１３の外側に設けられ、半導体層１３と重ならない点が、第１の実施形態と異なる。従って、第１の実施形態と異なり、第２ゲート電極Ｇ２と、支持基板１１の裏面の電位である基準電位との間に対地容量Ｃｇｇが存在している。この対地容量Ｃｇｇは、以下に説明するように２次高調波歪ＨＤ２に悪影響をもたらす。

図９は、オン状態のスルースイッチのＭＯＳＦＥＴ Ｔ１０で発生する２次高調波歪ＨＤ２を調べるためのシミュレーション用回路の回路図である。

ＭＯＳＦＥＴ Ｔ１０のゲートには、抵抗Ｒｇｇを介してオン電圧Ｖｏｎ（＝３．５Ｖ）が印加されている。また、ゲートには前述の対地容量Ｃｇｇが付加されている。

ＭＯＳＦＥＴ Ｔ１０のソースとドレインとの間には、抵抗Ｒｄｓが接続されている。ＭＯＳＦＥＴ Ｔ１０のソースには、信号源ＲＦＳから電力Ｐｉｎの高周波信号が供給される。ＭＯＳＦＥＴ Ｔ１０のドレインには、負荷ＲＬが接続されている。この回路により、ＭＯＳＦＥＴ Ｔ１０のドレインの出力信号ＯＵＴにおける２次高調波歪ＨＤ２をシミュレーションする。

図１０は、図９の回路によって得られた２次高調波歪ＨＤ２のシミュレーション結果である。図１０では、対地容量Ｃｇｇ毎に、２次高調波歪ＨＤ２と抵抗Ｒｇｇとの関係を示している。

シミュレーションに用いたＭＯＳＦＥＴ Ｔ１０の主な素子定数は、以下の通りである。
ゲート酸化膜厚＝９ｎｍ
ゲート長＝０．２５μｍ
ゲート幅＝４ｍｍ
閾値Ｖｔｈ＝０Ｖ

また、高周波信号の電力Ｐｉｎは２６ｄＢｍ、高周波信号の周波数ｆｉｎは７００ＭＨｚであり、信号源ＲＦＳと負荷ＲＬのインピーダンスは５０Ωである。

図１０に示す結果から、対地容量Ｃｇｇ＝０ｆＦの時、２次高調波歪ＨＤ２は、
ＨＤ２（ｄＢｍ）＝定数−２０ｌｏｇ（Ｒｇｇ）
で表されることが分かる。

よって、対地容量Ｃｇｇ＝０ｆＦであれば、抵抗Ｒｇｇを大きくするほど２次高調波歪ＨＤ２を改善することができる。

しかしながら、比較例では、前述のように有限の対地容量Ｃｇｇが存在するため、図１０に示すように、抵抗Ｒｇｇを大きくしても２次高調波歪ＨＤ２は一定値以下には改善されない。例えば、対地容量Ｃｇｇ＝５ｆＦの時、２次高調波歪ＨＤ２は約−９５．６ｄＢｍで飽和する。比較例の構成における実際の対地容量Ｃｇｇは、例えば５ｆＦ程度である。

図１０では、１つのＭＯＳＦＥＴ Ｔ１０によるシミュレーション結果を示しているが、実際のスルースイッチにおいては、例えば１６段のＭＯＳＦＥＴが直列接続される。

直列接続段数をＮとすると、２次高調波歪ＨＤ２は、次式で表される。
ＨＤ２（ｄＢｍ）＝定数＋２０ｌｏｇ（Ｎ）
よって、Ｎ＝１６、Ｃｇｇ＝５ｆＦでは、
ＨＤ２＝−９５．６＋２４．１＝−７１．５ｄＢｍ
となる。この値は、ＧＰＳ機能が搭載された携帯端末において要求される−８４ｄＢｍを満たしていない。

このように、比較例では、ＭＯＳＦＥＴ Ｔ１Ｘのゲートに対地容量Ｃｇｇが存在するために、２次高調波歪ＨＤ２を改善することが困難である。

これに対して、本実施形態では、対地容量Ｃｇｇは実質的に０であるため、図１０のシミュレーション結果から明らかなように、抵抗Ｒｇｇを大きくするほど２次高調波歪ＨＤ２を改善することができる。

また、前述のように、スルースイッチＴＳ１以外のスルースイッチＴＳ２〜ＴＳ［ｎ］及びシャントスイッチＳＳ１〜ＳＳ［ｎ］においては、第２及び第３ＭＯＳＦＥＴ Ｔ２，Ｔ３のそれぞれのボディ・ゲート間に第１ダイオードＤ１又は第２ダイオードＤ２が接続されている。

これにより、スルースイッチＴＳ１がオン状態の時、オフ状態になっているスルースイッチＴＳ２〜ＴＳ［ｎ］及びシャントスイッチＳＳ１〜ＳＳ［ｎ］で発生する高調波歪（以下、オフ歪と称する）を無視できるほど小さくできる。その理由について以下に説明する。

オフ歪が発生する原因は、オフ時のＭＯＳＦＥＴのボディに存在する蓄積電荷（ホール）にある。オフ時のＭＯＳＦＥＴでは、Ｐ型のボディとＮ型のソースとの間にＰＮ接合が形成され、Ｐ型のボディとＮ型のドレインとの間にＰＮ接合が形成される。即ち、ソース・ドレイン間に２つの寄生ダイオードが逆直列接続された状態となる。これらのダイオードは非線形素子であるため、歪源となる。

しかし、本実施形態の図１の構成では、第２ＭＯＳＦＥＴ Ｔ２又は第３ＭＯＳＦＥＴ Ｔ３のゲートに負のオフ電圧が印加されると、ボディの蓄積電荷は第１ダイオードＤ１又は第２ダイオードＤ２を介して引き抜かれ、上記の寄生ダイオードはほぼ消失する。よって、理想的には、オフ時の歪源は存在しないようになる。

従って、本実施形態では、抵抗Ｒｇｇ１を大きくすることでスルースイッチＴＳ１の２次高調波歪ＨＤ２を際限なく小さくでき、かつ、他のスルースイッチＴＳ２〜ＴＳ［ｎ］及びシャントスイッチＳＳ１〜ＳＳ［ｎ］のオフ歪は無視できるほど小さい。そのため、スルースイッチＴＳ１が導通している時の２次高調波歪ＨＤ２をより改善できる。従って、例えば、スルースイッチＴＳ１が導通している時の２次高調波歪ＨＤ２によってＧＰＳの信号に影響を与えないので、ＧＰＳ機能が搭載された携帯電話端末に半導体スイッチ１を用いることができる。

なお、スルースイッチＴＳ２〜ＴＳ［ｎ］及びシャントスイッチＳＳ１〜ＳＳ［ｎ］の構成では、オン状態の２次高調波歪ＨＤ２を改善することはできない。

ところで、第１ダイオードＤ１又は第２ダイオードＤ２が接続されているスルースイッチＴＳ２〜ＴＳ［ｎ］及びシャントスイッチＳＳ１〜ＳＳ［ｎ］においては、オフ時の第２及び第３ＭＯＳＦＥＴ Ｔ２，Ｔ３の１段当たりの最大許容電圧振幅が向上する。そのため、第２及び第３ＭＯＳＦＥＴ Ｔ２，Ｔ３の接続段数をスルースイッチＴＳ１よりも少なくできる。従って、半導体スイッチ１のサイズを小さくできる。

さらに、制御信号Ｃｏｎ１以外の制御信号のオフ電圧を制御信号Ｃｏｎ１のオフ電圧よりも低く（負側に大きい値に）することにより、オフ時の第２及び第３ＭＯＳＦＥＴ Ｔ２，Ｔ３の１段当たりの最大許容電圧振幅がより向上するため、接続段数をより少なくすることができる。従って、半導体スイッチ１のサイズをより小さくできる。

即ち、スルースイッチＴＳ１の第１ＭＯＳＦＥＴ Ｔ１の接続段数をＮ１、制御信号Ｃｏｎ１のオフ電圧をＶｏｆｆ１とし、スルースイッチＴＳ２〜ＴＳ［ｎ］およびシャントスイッチＳＳ１〜ＳＳ［ｎ］のそれぞれの第２及び第３ＭＯＳＦＥＴ Ｔ２，Ｔ３の接続段数をＮ２、制御信号Ｃｏｎ１以外の制御信号のオフ電圧をＶｏｆｆ２とした時、Ｎ１＞Ｎ２に設定してもよく、Ｎ１＞Ｎ２且つＶｏｆｆ１＞Ｖｏｆｆ２に設定してもよい。例えば、Ｎ１＝１６、Ｎ２＝８、Ｖｏｆｆ１＝−１．５Ｖ、Ｖｏｆｆ２＝−３Ｖに設定してもよい。

つまり、スルースイッチＴＳ１の複数の第１ＭＯＳＦＥＴ Ｔ１の数Ｎ１は、スルースイッチＴＳ［ｊ］の複数の第２ＭＯＳＦＥＴ Ｔ２の数Ｎ２より多く、且つ、シャントスイッチＳＳ［ｉ］の複数の第３ＭＯＳＦＥＴ Ｔ３の数Ｎ２より多くてもよい。

また、複数の第１ＭＯＳＦＥＴ Ｔ１が非導通になる時のゲート電圧Ｖｏｆｆ１は、複数の第２ＭＯＳＦＥＴ Ｔ２が非導通になる時のゲート電圧Ｖｏｆｆ２より高く、且つ、複数の第３ＭＯＳＦＥＴ Ｔ３が非導通になる時のゲート電圧Ｖｏｆｆ２より高くてもよい。

以上で説明したように、本実施形態によれば、第２ゲート電極Ｇ２の下方に半導体層１３が設けられているので、第２ゲート電極Ｇ２の対地容量Ｃｇｇを削減できる。従って、スルースイッチＴＳ１が導通している時の２次高調波歪ＨＤ２を改善できる。つまり、高周波特性を改善できる。

なお、第２配線１８のコンタクト２０は設けられていなくてもよい。また、シャントスイッチＳＳ１〜ＳＳ［ｎ］は設けられていなくてもよい。このような構成でも、以上と同様の効果が得られる。

また、スルースイッチＴＳ２〜ＴＳ［ｎ］の少なくとも何れかは、スルースイッチＴＳ１と同じ構成であってもよい。これにより、複数の高周波信号経路において２次高調波歪ＨＤ２を改善できる。

（第２の実施形態）
第２の実施形態は、最大許容入力電力を向上できる半導体スイッチ１Ａに関する。

前述した比較例の半導体スイッチ１Ｘにおいて最大許容入力電力を向上するためには、ＭＯＳＦＥＴ Ｔ１Ｘの接続段数を増やすことが有効であるが、半導体スイッチ１Ｘの面積が増大する。そこで第２の実施形態では、半導体スイッチ１Ａの面積の増大を抑制しつつ、最大許容入力電力を向上する。

図１１は、第２の実施形態に係る半導体スイッチ１Ａの回路図である。図１１では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図１１に示すように、半導体スイッチ１Ａは、第１番目から第ｎ番目のスルースイッチ（第１スイッチ）ＴＳ１Ａ〜ＴＳ［ｎ］Ａと、第１番目から第ｎ番目のシャントスイッチ（第２スイッチ）ＳＳ１Ａ〜ＳＳ［ｎ］Ａと、を備える。

スルースイッチＴＳ１Ａは、第１番目から第ｐ（ｐは４以上の整数）番目の第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］と、第１番目から第ｐ番目の第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔと、複数の抵抗Ｒｇｇ１と、複数の抵抗Ｒｄｓ１と、を有する。

第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］は、アンテナ端子ＡＮＴと高周波信号端子ＲＦ１との間に直列接続されている。第１番目から第ｐ番目の第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］は、アンテナ端子ＡＮＴ側からこの順に接続されている。第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］は、それぞれ略同じ特性を有する。

第ｘ（ｘは１以上でｐ以下の任意の整数）番目の第１抵抗Ｒｂ［ｘ］Ｔは、第ｘ番目の第１ＭＯＳＦＥＴ Ｔ１［ｘ］のボディと、第１番目の第１ボディ制御線ＢＬ１Ｔとの間に接続されている。第１ボディ制御線ＢＬ１Ｔには、ボディ制御信号Ｃｏｎ１Ｂが供給される。

第ｘ番目の第１抵抗Ｒｂ［ｘ］Ｔの抵抗値をＲｂ［ｘ］Ｔとして、ｋを３以上ｐ未満の整数として、
Ｒｂ１Ｔ＞Ｒｂ２Ｔ＞・・・＞Ｒｂ［ｋ］Ｔ≧Ｒｂ［ｋ＋１］Ｔ≧・・・≧Ｒｂ［ｐ］Ｔの関係を満たす。

つまり、第１抵抗Ｒｂ１Ｔの抵抗値Ｒｂ１Ｔは、第１抵抗Ｒｂ［ｐ］Ｔの抵抗値Ｒｂ［ｐ］Ｔより大きい。

スルースイッチＴＳ２Ａ〜ＴＳ［ｎ］Ａの各構成も、スルースイッチＴＳ１Ａの構成と同様である。

シャントスイッチＳＳ１Ａは、第１番目から第ｐ番目の第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］と、第１番目から第ｐ番目の第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓと、複数の抵抗Ｒｇｇ１と、複数の抵抗Ｒｄｓ１と、を有する。

第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］は、高周波信号端子ＲＦ１と基準電位ノードとの間に直列接続されている。第１番目から第ｐ番目の第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］は、高周波信号端子ＲＦ１側からこの順に接続されている。第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］は、それぞれ略同じ特性を有する。

第ｘ番目の第２抵抗Ｒｂ［ｘ］Ｓは、第ｘ番目の第２ＭＯＳＦＥＴ Ｓ１［ｘ］のボディと、第１番目の第２ボディ制御線ＢＬ１Ｓとの間に接続されている。第２ボディ制御線ＢＬ１Ｓには、ボディ制御信号Ｃｏｎ１Ｂ／が供給される。

第ｘ番目の第２抵抗Ｒｂ［ｘ］Ｓの抵抗値をＲｂ［ｘ］Ｓとして、
Ｒｂ１Ｓ＞Ｒｂ２Ｓ＞・・・＞Ｒｂ［ｋ］Ｓ≧Ｒｂ［ｋ＋１］Ｓ≧・・・≧Ｒｂ［ｐ］Ｓの関係を満たす。

つまり、第２抵抗Ｒｂ１Ｓの抵抗値Ｒｂ１Ｓは、第２抵抗Ｒｂ［ｐ］Ｓの抵抗値Ｒｂ［ｐ］Ｓより大きい。

シャントスイッチＳＳ２Ａ〜ＳＳ［ｎ］Ａの各構成も、シャントスイッチＳＳ１Ａの構成と同様である。

上記構成により、半導体スイッチ１Ａの最大許容入力電力を大きくできる。その理由を以下に説明する。

オン状態に制御するスルースイッチＴＳ［ｘ］Ａの第１ボディ制御線ＢＬ［ｘ］Ｔには、例えば基準電位のボディ制御信号Ｃｏｎ［ｘ］Ｂが供給される。オン状態に制御するシャントスイッチＳＳ［ｘ］Ａの第２ボディ制御線ＢＬ［ｘ］Ｓには、例えば基準電位のボディ制御信号Ｃｏｎ［ｘ］Ｂ／が供給される。オフ状態に制御するスルースイッチＴＳ［ｘ］Ａの第１ボディ制御線ＢＬ［ｘ］Ｔには、負電位のボディ制御信号Ｃｏｎ［ｘ］Ｂが供給される。オフ状態に制御するシャントスイッチＳＳ［ｘ］Ａの第２ボディ制御線ＢＬ［ｘ］Ｓには、負電位のボディ制御信号Ｃｏｎ［ｘ］Ｂ／が供給される。

即ち、第２の実施形態の特徴の１つは、オフ状態の第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］、及び、オフ状態の第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のボディに負電位が供給される点にある。以後、本方式をボディ電位制御型と称する。ボディ電位制御型では、ボディ制御信号Ｃｏｎ１Ｂ〜Ｃｏｎ［ｎ］Ｂ，Ｃｏｎ１Ｂ／〜Ｃｏｎ［ｎ］Ｂ／が負電位の時、ボディの蓄積電荷（ホール）が引き抜かれるため、ドレイン・ソース間耐圧が改善する。ボディから蓄積電荷を除去できれば、ドレイン・ソース間耐圧が向上することは自明である。

しかしながら、本実施形態と異なり、第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔ及び第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓのそれぞれの抵抗値が等しいと仮定した場合には、ボディ電位制御型にも問題がある。

例えばＧＳＭでは、入力電力の最大値は３５ｄＢｍ程度である。アンテナのインピーダンスが理想的に５０Ωの場合、この時の電圧振幅は約１７．７８Ｖである。

アンテナのインピーダンスは５０Ωから外れることがあり、その反射係数の最大値は一般に０．６と想定される。これにより、電圧振幅または電流振幅は最大で１．６倍となる。

よって、オフ状態のスルースイッチ及びシャントスイッチは、
１７．７８Ｖ×１．６≒２８．４Ｖ
まで耐えられる必要がある。

このような大きな電圧振幅が印加されてもオフ状態を維持させるために、前述のように第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］は多段接続されている。

接続段数を８とすると、１段当たりの第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴに印加される電圧は、均等に分圧されると仮定できれば、
２８．４／８＝３．５５Ｖ
となる。よって、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のそれぞれのドレイン耐圧が３．５５Ｖ以上あれば、耐えられる。

しかしながら、多段接続された第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］は、全てが均等に動作するわけではない。ゲートやボディがＡＣ（交流）的に完全にフローティング状態であれば、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のそれぞれは原理的には同一の動作を行う。しかし、実際にはゲートおよびボディは有限の抵抗によって一定電位に接続されているので、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のそれぞれは同一の動作を行わない。

ここで、スルースイッチＴＳ１Ａがオフ状態のときの、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］のそれぞれのボディ電位について考える。このとき、シャントスイッチＳＳ１Ａはオン状態なので、高周波信号端子ＲＦ１は近似的に接地されていることになる。

接続段数ｐを８とし、アンテナ端子ＡＮＴの電圧振幅を２８．４Ｖとすれば、第８番目の第１ＭＯＳＦＥＴ Ｔ１８のドレインの電圧振幅は３．５５Ｖとなる。

よって、正弦波の高周波信号が正のピーク値に達したときの第８番目の第１ＭＯＳＦＥＴ Ｔ１８のドレインと第１ボディ制御線ＢＬ１Ｔとの間の電圧は、ボディ制御信号Ｃｏｎ１Ｂを−３Ｖとすれば、
３．５５−（−３）＝６．５５Ｖ
となる。

一方、第１番目の第１ＭＯＳＦＥＴ Ｔ１１のドレインには、２８．４Ｖが印加されているので、第１番目の第１ＭＯＳＦＥＴ Ｔ１１のドレインと第１ボディ制御線ＢＬ１Ｔとの間の電圧は、
２８．４−（−３）＝３１．４Ｖ
となる。

以上の考察から、アンテナ端子ＡＮＴに近い第１ＭＯＳＦＥＴほど、ドレイン−ボディ間の電圧が高くなる。そのため、第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔのそれぞれの抵抗値が等しいと仮定した場合には、アンテナ端子ＡＮＴに近い第１ＭＯＳＦＥＴほど、ボディから強く蓄積電荷が引き抜かれることが分かる。これは一見、都合の良いことのように思われるが、ドレイン−ボディ間の電圧がある限界を超えると、ドレイン−ボディ間でブレークダウンが引き起こされてしまう。結果として、最大許容入力電力が低下する。全ての第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔを大きくすれば、このようなブレークダウンを起こり難くできるが、半導体スイッチ１Ａの面積が増大してしまう。

このことは、スルースイッチＴＳ１Ａがオン状態であり、シャントスイッチＳＳ１Ａがオフ状態である場合の第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］についても同様である。この場合、高周波信号端子ＲＦ１に近い第２ＭＯＳＦＥＴほど、ドレイン−ボディ間の電圧が高くなる。

本実施形態によれば、アンテナ端子ＡＮＴに近い第１ＭＯＳＦＥＴほど、そのボディに接続された第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔの抵抗値が大きいので、各第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］のドレイン−ボディ間の電圧を略均等にできる。そのため、各第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］のボディからの蓄積電荷の引き抜き能力を略均等にできる。

同様に、高周波信号端子ＲＦ１〜ＲＦ［ｎ］に近い第２ＭＯＳＦＥＴほど、そのボディに接続された第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓの抵抗値が大きいので、各第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のドレイン−ボディ間の電圧を略均等にできる。そのため、各第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のボディからの蓄積電荷の引き抜き能力を略均等にできる。

よって、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のそれぞれのドレイン−ボディ間のブレークダウンが起こり難いので、最大許容入力電力を改善することができる。

また、第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔの抵抗値、及び、第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓの抵抗値の全てを大きくする必要がないので、半導体スイッチ１Ａの面積の増大を抑制できる。

なお、第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔの抵抗値は、前述の関係を満たせばよいので、一部が等しくてもよい。例えば、ｋ＝３の場合、Ｒｂ１Ｔ＞Ｒｂ２Ｔ＞Ｒｂ３Ｔ＝Ｒｂ４Ｔ＝・・・＝Ｒｂ［ｐ］Ｔであってもよい。この場合、第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔの全ての抵抗値を異なる値に設定する場合よりも、設計が容易である。第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓについても同様である。

（第３の実施形態）
第３の実施形態は、ＭＯＳＦＥＴのボディへ負電位を供給するための回路構成が、第２の実施形態と異なる。

図１２は、第３の実施形態に係る半導体スイッチ１Ｂの回路図である。図１２では、図１１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図１２に示すように、半導体スイッチ１Ｂは、第１番目から第ｎ番目のスルースイッチ（第１スイッチ）ＴＳ１Ｂ〜ＴＳ［ｎ］Ｂと、第１番目から第ｎ番目のシャントスイッチ（第２スイッチ）ＳＳ１Ｂ〜ＳＳ［ｎ］Ｂと、を備える。

スルースイッチＴＳ１Ｂは、図１１のスルースイッチＴＳ１Ａの構成に加え、第１番目から第ｐ番目の第１ダイオードＤ３を更に有する。第１ダイオードＤ３は、それぞれ略同じ特性を有する。

第ｘ番目の第１ダイオードＤ３及び第ｘ番目の第１抵抗Ｒｂ［ｘ］Ｔは、第ｘ番目の第１ＭＯＳＦＥＴ Ｔ１［ｘ］のボディとゲートとの間に直列接続されている。第ｘ番目の第１抵抗Ｒｂ［ｘ］Ｔは、第ｘ番目の第１ＭＯＳＦＥＴ Ｔ１［ｘ］のボディ側に接続されている。第ｘ番目の第１ダイオードＤ３のアノードは、第ｘ番目の第１ＭＯＳＦＥＴ Ｔ１［ｘ］のボディ側に位置している。

第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔの抵抗値Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔは、第２の実施形態と同一に設定されている。

スルースイッチＴＳ２Ｂ〜ＴＳ［ｎ］Ｂの各構成も、スルースイッチＴＳ１Ｂの構成と同様である。

シャントスイッチＳＳ１Ｂは、図１１のシャントスイッチＳＳ１Ａの構成に加え、第１番目から第ｐ番目の第２ダイオードＤ４を更に有する。第２ダイオードＤ４は、それぞれ略同じ特性を有する。

第ｘ番目の第２ダイオードＤ４及び第ｘ番目の第２抵抗Ｒｂ［ｘ］Ｓは、第ｘ番目の第２ＭＯＳＦＥＴ Ｓ１［ｘ］のボディとゲートとの間に直列接続されている。第ｘ番目の第２抵抗Ｒｂ［ｘ］Ｓは、第ｘ番目の第２ＭＯＳＦＥＴ Ｓ１［ｘ］のボディ側に接続されている。第ｘ番目の第２ダイオードＤ４のアノードは、第ｘ番目の第２ＭＯＳＦＥＴ Ｓ１［ｘ］のボディ側に位置している。

第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓの抵抗値Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓは、第２の実施形態と同一に設定されている。

シャントスイッチＳＳ２Ｂ〜ＳＳ［ｎ］Ｂの各構成も、シャントスイッチＳＳ１Ｂの構成と同様である。

オン状態に制御するスルースイッチＴＳ［ｘ］Ｂには、正電位の制御信号Ｃｏｎ［ｘ］が供給される。オン状態に制御するシャントスイッチＳＳ［ｘ］Ｂには、正電位の制御信号Ｃｏｎ［ｘ］／が供給される。オフ状態に制御するスルースイッチＴＳ［ｘ］Ｂには、負電位の制御信号Ｃｏｎ［ｘ］が供給される。オフ状態に制御するシャントスイッチＳＳ［ｘ］Ｂには、負電位の制御信号Ｃｏｎ［ｘ］／が供給される。

上記の構成により、負電位の制御信号Ｃｏｎ１〜Ｃｏｎ［ｎ］，Ｃｏｎ１／〜Ｃｏｎ［ｎ］／が供給されたスルースイッチＴＳ１Ｂ〜ＴＳ［ｎ］Ｂ及びシャントスイッチＳＳ１Ｂ〜ＳＳ［ｎ］Ｂにおいて、第１ＭＯＳＦＥＴ Ｔ１１〜Ｔ１［ｐ］及び第２ＭＯＳＦＥＴ Ｓ１１〜Ｓ１［ｐ］のボディには第１ダイオードＤ３又は第２ダイオードＤ４を介して負電位が印加される。

従って、第２の実施形態と同様に、最大許容入力電力を改善することができる。

また、本実施形態によれば、第１ダイオードＤ３又は第２ダイオードＤ４を介してボディの電圧が制御されるので、ボディ制御線を設ける必要がなく、ボディ制御電圧を供給する必要もない。よって、第２の実施形態よりも構成及び制御を簡略化することができる。

なお、第１番目から第ｐ番目の第１ダイオードＤ３と第１番目から第ｐ番目の第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔとの接続位置を逆にして、ボディ側に第１ダイオードＤ３が接続され、ゲート側に第１抵抗Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔが接続されてもよい。同様に、第１番目から第ｐ番目の第２ダイオードＤ４と第１番目から第ｐ番目の第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓとの接続位置を逆にして、ボディ側に第２ダイオードＤ４が接続され、ゲート側に第２抵抗Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓが接続されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１Ａ，１Ｂ 半導体スイッチ
ＴＳ１〜ＴＳ［ｎ］，ＴＳ１Ａ〜ＴＳ［ｎ］Ａ，ＴＳ１Ｂ〜ＴＳ［ｎ］Ｂ スルースイッチ（第１スイッチ）
ＳＳ１〜ＳＳ［ｎ］，ＳＳ１Ａ〜ＳＳ［ｎ］Ａ，ＳＳ１Ｂ〜ＳＳ［ｎ］Ｂ シャントスイッチ（第２スイッチ）
ＲＦ１〜ＲＦｎ 高周波信号端子（入出力ノード）
ＡＮＴ アンテナ端子（共通ノード）
Ｔ１，Ｔ１１〜Ｔ１［ｐ］ 第１ＭＯＳＦＥＴ
Ｔ２，Ｓ１１〜Ｓ１［ｐ］ 第２ＭＯＳＦＥＴ
Ｔ３ 第３ＭＯＳＦＥＴ
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
１１ 支持基板
１２ 絶縁層
１３ 半導体層
１５ 第１拡散領域
１６ 第２拡散領域
１７ 第１配線
１８ 第２配線
１９，２０ コンタクト
２１ 第３配線
Ｒｂ１Ｔ〜Ｒｂ［ｐ］Ｔ 第１抵抗
Ｒｂ１Ｓ〜Ｒｂ［ｐ］Ｓ 第２抵抗
ＢＬ１Ｔ〜ＢＬ［ｎ］Ｔ 第１ボディ制御線
ＢＬ１Ｓ〜ＢＬ［ｎ］Ｓ 第２ボディ制御線
Ｄ３ 第１ダイオード
Ｄ４ 第２ダイオード

Claims (14)

1. 支持基板と、
   前記支持基板上に設けられた絶縁層と、
   前記絶縁層上に設けられた半導体層と、
   前記半導体層に設けられ、第ｉ（ｉは１以上でｎ以下の任意の整数、ｎは２以上の整数）番目の入出力ノードと共通ノードとを導通させるか否か切り替える第ｉ番目の第１スイッチと、を備え、
   前記第１番目の第１スイッチは、前記第１番目の入出力ノードと前記共通ノードとの間に直列接続された複数の第１ＭＯＳＦＥＴを有し、
   前記複数の第１ＭＯＳＦＥＴのそれぞれは、
   前記半導体層上に並列に設けられ、第１の方向に延びる複数の第１ゲート電極と、
   前記半導体層上に設けられ、前記複数の第１ゲート電極の前記第１の方向の一端部に接続され、前記第１の方向と交差する第２の方向に延びる第２ゲート電極と、
   前記複数の第１ゲート電極間の前記半導体層の表面に設けられたソース領域又はドレイン領域としての第１拡散領域と、
   前記第２ゲート電極に対して前記複数の第１ゲート電極とは反対側に位置する前記半導体層の表面に設けられた、前記第１拡散領域と同じ導電型の第２拡散領域と、を有する半導体スイッチ。
2. 前記第ｊ（ｊは２以上でｎ以下の任意の整数）番目の第１スイッチは、
   前記第ｊ番目の入出力ノードと前記共通ノードとの間に直列接続された複数の第２ＭＯＳＦＥＴと、
   前記複数の第２ＭＯＳＦＥＴのそれぞれのボディとゲートとの間に接続された第１ダイオードと、
   を有する請求項１に記載の半導体スイッチ。
3. 前記半導体層に設けられ、前記第ｉ番目の入出力ノードと基準電位ノードとを導通させるか否か切り替える第ｉ番目の第２スイッチを備え、
   前記第ｉ番目の第２スイッチは、
   前記第ｉ番目の入出力ノードと前記基準電位ノードとの間に直列接続された複数の第３ＭＯＳＦＥＴと、
   前記複数の第３ＭＯＳＦＥＴのそれぞれのボディとゲートとの間に接続された第２ダイオードと、
   を有する請求項２に記載の半導体スイッチ。
4. 前記第１番目の第１スイッチの前記複数の第１ＭＯＳＦＥＴの数は、前記第ｊ番目の第１スイッチの前記複数の第２ＭＯＳＦＥＴの数より多く、且つ、前記第ｉ番目の第２スイッチの前記複数の第３ＭＯＳＦＥＴの数より多い、請求項３に記載の半導体スイッチ。
5. 前記複数の第１ＭＯＳＦＥＴが非導通になる時のゲート電圧は、前記複数の第２ＭＯＳＦＥＴが非導通になる時のゲート電圧より高く、且つ、前記複数の第３ＭＯＳＦＥＴが非導通になる時のゲート電圧より高い、請求項３又は請求項４に記載の半導体スイッチ。
6. 前記複数の第１ＭＯＳＦＥＴのそれぞれは、
   前記複数の第１拡散領域のそれぞれの上に設けられて前記第１の方向に延びる第１配線と、
   前記第２拡散領域上に設けられ、前記複数の第１配線の一端部に１つおきに接続され、前記第２の方向に延びる第２配線と、
   前記第２拡散領域と前記第２配線とを接続するコンタクトと、
   を有する請求項１から請求項５の何れかに記載の半導体スイッチ。
7. 第ｉ（ｉは１以上でｎ以下の任意の整数、ｎは２以上の整数）番目の入出力ノードと共通ノードとを導通させるか否か切り替える第ｉ番目の第１スイッチを備え、
   前記第１番目の第１スイッチは、
   前記共通ノードと前記第１番目の入出力ノードとの間に直列接続された第１番目から第ｐ（ｐは４以上の整数）番目の第１ＭＯＳＦＥＴと、
   前記第ｘ（ｘは１以上でｐ以下の任意の整数）番目の第１ＭＯＳＦＥＴのボディと、第１番目の第１ボディ制御線との間に接続された第ｘ番目の第１抵抗と、を有し、
   前記第１番目から第ｐ番目の第１ＭＯＳＦＥＴは、前記共通ノード側からこの順に接続され、
   前記第１番目の第１抵抗の抵抗値は、前記第ｐ番目の第１抵抗の抵抗値より大きい、半導体スイッチ。
8. 前記第ｘ番目の第１抵抗の抵抗値をＲｂ［ｘ］Ｔとして、
   ｋを３以上ｐ未満の整数として、
   Ｒｂ１Ｔ＞Ｒｂ２Ｔ＞・・・＞Ｒｂ［ｋ］Ｔ≧Ｒｂ［ｋ＋１］Ｔ≧・・・≧Ｒｂ［ｐ］Ｔの関係を満たす、請求項７に記載の半導体スイッチ。
9. 前記第ｉ番目の入出力ノードと基準電位ノードとを導通させるか否か切り替える第ｉ番目の第２スイッチを備え、
   前記第１番目の第２スイッチは、
   前記第１番目の入出力ノードと前記基準電位ノードとの間に直列接続された第１番目から第ｐ番目の第２ＭＯＳＦＥＴと、
   前記第ｘ番目の第２ＭＯＳＦＥＴのボディと、第１番目の第２ボディ制御線との間に接続された第ｘ番目の第２抵抗と、を有し、
   前記第１番目から第ｐ番目の第２ＭＯＳＦＥＴは、前記第１番目の入出力ノード側からこの順に接続され、
   前記第１番目の第２抵抗の抵抗値は、前記第ｐ番目の第２抵抗の抵抗値より大きい、請求項７又は請求項８に記載の半導体スイッチ。
10. 前記第ｘ番目の第２抵抗の抵抗値をＲｂ［ｘ］Ｓとして、
    Ｒｂ１Ｓ＞Ｒｂ２Ｓ＞・・・＞Ｒｂ［ｋ］Ｓ≧Ｒｂ［ｋ＋１］Ｓ≧・・・≧Ｒｂ［ｐ］Ｓの関係を満たす、請求項９に記載の半導体スイッチ。
11. 第ｉ（ｉは１以上でｎ以下の任意の整数、ｎは２以上の整数）番目の入出力ノードと共通ノードとを導通させるか否か切り替える第ｉ番目の第１スイッチを備え、
    前記第１番目の第１スイッチは、
    前記共通ノードと前記第１番目の入出力ノードとの間に直列接続された第１番目から第ｐ（ｐは４以上の整数）番目の第１ＭＯＳＦＥＴと、
    前記第ｘ（ｘは１以上でｐ以下の任意の整数）番目の第１ＭＯＳＦＥＴのボディとゲートとの間に直列接続された、第ｘ番目の第１ダイオード及び第ｘ番目の第１抵抗と、を有し、
    前記第１番目から第ｐ番目の第１ＭＯＳＦＥＴは、前記共通ノード側からこの順に接続され、
    前記第１番目の第１抵抗の抵抗値は、前記第ｐ番目の第１抵抗の抵抗値より大きい、半導体スイッチ。
12. 前記第ｘ番目の第１抵抗の抵抗値をＲｂ［ｘ］Ｔとして、
    ｋを３以上ｐ未満の整数として、
    Ｒｂ１Ｔ＞Ｒｂ２Ｔ＞・・・＞Ｒｂ［ｋ］Ｔ≧Ｒｂ［ｋ＋１］Ｔ≧・・・≧Ｒｂ［ｐ］Ｔの関係を満たす、請求項１１に記載の半導体スイッチ。
13. 前記第ｉ番目の入出力ノードと基準電位ノードとを導通させるか否か切り替える第ｉ番目の第２スイッチを備え、
    前記第１番目の第２スイッチは、
    前記第１番目の入出力ノードと前記基準電位ノードとの間に直列接続された第１番目から第ｐ番目の第２ＭＯＳＦＥＴと、
    前記第ｘ番目の第２ＭＯＳＦＥＴのボディとゲートとの間に直列接続された、第ｘ番目の第２ダイオード及び第ｘ番目の第２抵抗と、を有し、
    前記第１番目から第ｐ番目の第２ＭＯＳＦＥＴは、前記第１番目の入出力ノード側からこの順に接続され、
    前記第１番目の第２抵抗の抵抗値は、前記第ｐ番目の第２抵抗の抵抗値より大きい、請求項１１又は請求項１２に記載の半導体スイッチ。
14. 前記第ｘ番目の第２抵抗の抵抗値をＲｂ［ｘ］Ｓとして、
    Ｒｂ１Ｓ＞Ｒｂ２Ｓ＞・・・＞Ｒｂ［ｋ］Ｓ≧Ｒｂ［ｋ＋１］Ｓ≧・・・≧Ｒｂ［ｐ］Ｓの関係を満たす、請求項１３に記載の半導体スイッチ。

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