JP2009231582A - 化合物半導体スイッチ回路装置 - Google Patents

Abstract

【課題】スイッチＭＭＩＣのスイッチング素子を構成するＦＥＴに櫛状パターンのゲート電極を採用した場合、線形性には優れるが、高調波歪み特性が良好でなく、特にハイパワー用途に適用するには限界があった。
【解決手段】櫛状パターンのゲート電極を有する第１ＦＥＴと、曲折パターンのゲート電極を有する第２ＦＥＴを組み合わせて多段接続し、スイッチング素子を構成する。櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）は線形性に優れ、曲折パターンのゲート電極のＦＥＴ（第２ＦＥＴ）は高調波歪み特性に優れている。これらを適宜組み合わせて直列接続することにより、線形性と高調波歪み特性がいずれも良好なスイッチＭＭＩＣを提供できる。特にＳＰｎＴスイッチＭＭＩＣの共通入力端子に最も近いＦＥＴを第１ＦＥＴにすると好適である。
【選択図】 図２

Description

本発明は、化合物半導体スイッチ回路装置に係り、特に高調波歪みの少ない化合物半導体スイッチ回路装置に関する。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている（例えば特許文献１参照。）。

図６は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した２つのスイッチング素子からなるスイッチＭＭＩＣを示す。

化合物半導体基板に第１および第２スイッチング素子ＳＷ１、ＳＷ２となる２つのＦＥＴ群を配置する。各ＦＥＴ群は３つのＦＥＴを直列に多段接続したものである。各ＦＥＴ群のゲート電極にはそれぞれ、コントロール抵抗ＣＲ１、コントロール抵抗ＣＲ２が接続されている。また共通入力端子ＩＮ、および出力端子ＯＵＴ１、ＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１およびＣ２が基板の周辺に設けられている。

第２層目の金属層による配線は各ＦＥＴのゲート電極を形成するゲート金属層２２０であり、第３層目の金属層による配線は各素子の接続およびパッドの形成を行うパッド金属層２３０である。第１層目の金属層であるオーミック金属層は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図６では、パッド金属層と重なるために図示されていない。

第１スイッチング素子ＳＷ１のＦＥＴ１−１〜ＦＥＴ１−３、および第２スイッチング素子ＳＷ２のＦＥＴ２−１〜ＦＥＴ２−３は全て同様の構成である。例えば、ＦＥＴ１−１は上側から伸びる櫛状のパッド金属層２３０が共通入力端子パッドＩに接続されるソース電極２３５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）が設けられる。

また下側から伸びる櫛状のパッド金属層２３０がＦＥＴ１−１のドレイン電極２３６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）が設けられる。

ソース電極２３５およびドレイン電極２３６は点線で示すチャネル領域２５２上で櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２２０で形成される櫛状のゲート電極２２１が配置されている。
特開２００５−３４０５５０号公報（第２１頁 第１０図）

移動体通信では、隣接周波数の干渉は避けられない。上記のＭＭＩＣにも基本周波数を入力すると２倍、３倍・・・の周波数成分が出力される。この成分がそれぞれ、２次高調波、３次高調波であり、受信感度を悪化させる不必要な信号である。つまり、高調波歪み特性は、ハイパワースイッチにおいては重要な要因である。

図６の如くゲート電極２２１を櫛状パターンにしたＦＥＴは線形性に優れているが、その反面、高調波ひずみ特性が良好ではないことが知られている。これは、特にハイパワー用途の場合、オフ側となるスイッチング素子において高周波信号が漏れるためであり、その理由として以下のことが考えられる。

例えば、第１スイッチング素子ＳＷ１がオフ側で第２スイッチング素子ＳＷ２がオン側の場合、入力端子パッドＩに連続するソース電極２３５はオン側とオフ側のスイッチング素子とで共通であり、入力端子パッドＩに最も近いオフ側のＦＥＴ（ＦＥＴ１−１）のソース電極２３５にも高周波信号が伝播する。このとき、オフ側の丸印の領域では櫛歯を束ねるゲート電極２２１の下方において、基板２５１に広がる空乏層によって、基板２５１を介して伝播する高周波信号を遮断することができる。

これに対して、オフ側のＦＥＴの破線丸印で示した櫛歯の先端部分では、矢印で示した信号の伝播方向において近接するソース電極２３５とドレイン電極２３６間に、ゲート電極２２１が配置されない。従ってオフ時にＧａＡｓ基板２５１内に空乏層が広がらず、高周波信号を遮断することができない。

更に、交差部ＣＰ’では、ソース電極２３５（またはドレイン電極２３６）は、その下方のゲート電極２２１と、窒化膜を介して交差して延在している（後に詳述する）。つまり、ゲート電極２２１下方では空乏層によって基板を介して漏れる高周波信号は遮断できるが、基板の表面においてはソース電極２３５（またはドレイン電極２３６）を通過する高周波信号が窒化膜を介してゲート電極２２１に漏れ、これによっても２次高調波が悪化すると考えられる。

交差部ＣＰ’の面積を決定するゲート電極幅を変化させて２次高調波レベルを測定した結果によれば、ゲート電極２２１の幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰ’の面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。

しかしゲート電極幅が低減するとオフ時に基板２５１に広がる空乏層幅も狭くなるため、基板２５１内の信号の遮断効果も低減してしまう。

このように、従来の櫛状パターンのゲート電極構造ではパワー特性（高い最大入力電力を得られる特性）と高調波歪み特性を両立させるには限界があった。

本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板と、該化合物半導体基板に複数設けられ、それぞれＦＥＴを直列に多段接続したスイッチング素子と、前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する入力端子パッドと、前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が接続する複数の出力端子パッドと、前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子のゲート電極が接続する複数の制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、前記ＦＥＴは、前記ソース電極または前記ドレイン電極と前記ゲート電極の一部とが交差する第１ＦＥＴと、前記ソース電極及び前記ドレイン電極と前記ゲート電極とが交差しない第２ＦＥＴを含み、前記スイッチング素子は前記一端に前記第１ＦＥＴが配置されることを特徴とすることにより、解決するものである。

本発明に依れば、ゲート電極が櫛状パターンを有するＦＥＴ（第１ＦＥＴ）と曲折パターンを有するＦＥＴ（第２ＦＥＴ）とを多段接続したＦＥＴ群でスイッチング素子を構成することにより、オフ側のスイッチング素子において従来より少ない段数（多段接続数）で、線形性と高調波歪み特性が共に良好なスイッチ回路装置を実現できる。

特に、共通入力端子パッドに近いＦＥＴのゲート電極を櫛状パターンとすることにより、中電力および大電力入力時にも線形性に優れ、且つ高調波歪みの少ないスイッチ回路装置を提供できる。

また、ＦＥＴの多段接続数の減少によりチップサイズを小さくすることができ、コストの低減および小型化パッケージへの搭載が可能となる。

更に、線形性と高調波歪み特性は、第１ＦＥＴと第２ＦＥＴの接続数、および直列接続の配置により所望の特性を適宜選択できる利点を有する。

図１から図５を参照し、本発明の実施の形態を詳細に説明する。

本実施形態の化合物半導体スイッチ回路装置は、化合物半導体基板と、スイッチング素子と、入力端子パッドと、出力端子パッドと、制御端子パッドと、から構成され、スイッチング素子は、それぞれ異なるパターンのゲート電極を有する第１ＦＥＴおよび第２ＦＥＴが多段接続されたＦＥＴ群である。

本実施形態では化合物半導体スイッチ回路装置として、ＦＥＴを３段に直列接続した２つのスイッチング素子からなるＳＰＤＴ（Single Pole Double Throw）スイッチＭＭＩＣ（monolithic microwave integrated circuits）（以下スイッチＭＭＩＣ）を例に説明する。

図１は、スイッチＭＭＩＣの一例を示す回路図である。

スイッチＭＭＩＣは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２と、共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２を有する。

第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２は、それぞれ３つ（３段）のＦＥＴが直列接続したＦＥＴ群である。すなわち第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のソースＳ及びドレインＤが直列接続し、第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のソースＳ及びドレインＤが直列接続する。

尚、スイッチＭＭＩＣにおいては、ソースＳおよびドレインＤは等価である。従って以下の説明におけるソースＳ（ソース電極）およびドレインＤ（ドレイン電極）は、これらを入れ替えても同様である。

第１スイッチング素子ＳＷ１の一端のＦＥＴ（ＦＥＴ１−１）および第２スイッチング素子ＳＷ２の一端のＦＥＴ（ＦＥＴ２−１）のソースＳは、共通の入力端子（共通入力端子）ＩＮに接続し、第１スイッチング素子ＳＷ１の他端のＦＥＴ（ＦＥＴ１−３）および第２スイッチング素子ＳＷ２の他端のＦＥＴ（ＦＥＴ２−３）のドレインＤは、それぞれ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続する。

また、第１スイッチング素子ＳＷ１の３つのＦＥＴのゲートはコントロール抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続する。また第２スイッチング素子ＳＷ２の３つのＦＥＴのゲートも他のコントロール抵抗ＣＲ２を介して第２制御端子Ｃｔｌ２に接続する。

コントロール抵抗ＣＲ１、ＣＲ２は、交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲ１、ＣＲ２の抵抗値はそれぞれ５ＫΩ〜２０ＫΩ程度である。

図１のＳＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。

第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群（スイッチング素子）がオンして、共通入力端子ＩＮに印加された入力信号を第１出力端子ＯＵＴ１または第２出力端子ＯＵＴ２に伝達するようになっている。

すなわち、第１制御端子Ｃｔｌ１に例えば３Ｖ、第２制御端子Ｃｔｌ２に０Ｖのバイアス信号を印加することにより共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に信号を通過させ、第１制御端子Ｃｔｌ１に０Ｖ、第２制御端子Ｃｔｌ２に３Ｖのバイアス信号を印加することにより共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に信号を通過させる。

図２は、上記のスイッチＭＭＩＣを化合物半導体基板の１チップに集積化した平面図である。

スイッチＭＭＩＣは、化合物半導体基板１１にスイッチを行う第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を配置する。第１スイッチング素子ＳＷ１はＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のソース電極およびドレイン電極を直列に接続したＦＥＴ群である。また第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のソース電極およびドレイン電極を直列に接続したＦＥＴ群である。

また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２にそれぞれ対応する共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣ１、第２制御端子パッドＣ２が基板の周辺に設けられている。

第１および第２スイッチング素子ＳＷ１、ＳＷ２を構成する６つのＦＥＴのゲート電極にはそれぞれ、不純物領域からなるコントロール抵抗ＣＲ１、ＣＲ２が接続する。第１スイッチング素子ＳＷ１のコントロール抵抗ＣＲ１は第１制御端子パッドＣ１に接続し、第２スイッチング素子ＳＷ２のコントロール抵抗ＣＲ２は第２制御端子パッドＣ２に接続する。

基板１１にオーミックに接続する第１層目の金属層はオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成する。尚オーミック金属層は、図２では、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０と重なるために図示されていない。第２層目金属層は各ＦＥＴのゲート電極２１ａ、２１ｂを形成するゲート金属層（例えばＰｔ／Ｍｏ）２０であり、第３層目の金属層は各ＦＥＴの接続およびパッドの形成を行うパッド金属層３０である。

第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下第１スイッチング素子ＳＷ１について説明する。

スイッチＭＭＩＣの動作領域１２は、ここでは、不純物領域であるチャネル領域１２ｃとチャネル領域表面に設けられた高濃度不純物領域のソース領域およびドレイン領域（不図示）が配置される。動作領域１２はチャネル領域１２ｃと同じ範囲の領域である。ソース領域およびドレイン領域には短冊状のソース電極およびドレイン電極（不図示）が接続する。

ＦＥＴ１−１は上側から伸びる櫛状の３本のパッド金属層３０により、共通入力端子パッドＩに接続されるソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状の３本のパッド金属層３０によりＦＥＴ１−１のドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。

櫛状のソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された櫛状パターンのゲート電極２１ａがチャネル領域とショットキー接合を形成している。櫛状パターンのゲート電極２１ａは、ソース電極３５の櫛歯の延在方向（第１方向）に沿って延在する櫛歯部２１１ａと、複数の櫛歯部２１１ａの一端を束ねて第１方向と交差する方向（第２方向）に延在する配線部２１２ａとからなる。ゲート電極２１ａは動作領域１２外でコントロール抵抗ＣＲ１の取り出し電極に接続する。

ＦＥＴ１−２は上側から伸びる櫛状の３本のパッド金属層３０によりソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。ソース電極３５はＦＥＴ１−１のドレイン電極３６と接続する。また下側から伸びる櫛状の３本のパッド金属層３０によりドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置される。

両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成された曲折パターンのゲート電極２１ｂが配置されている。曲折パターンのゲート電極２１ｂは、ソース電極３５の櫛歯の延在方向に沿った第１方向及び、櫛歯の延在方向に交差する第２方向に延在する。つまり、１本のゲート電極２１ｂの一端がコントロール抵抗ＣＲ１に接続し、他端まで連続して延在するいわゆるメアンダ形状となっている。

ＦＥＴ１−３は上側から伸びる櫛状の３本のパッド金属層３０により、ＦＥＴ１−２のドレイン電極３６と接続するソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状の３本のパッド金属層３０により第１出力端子パッドＯ１に接続するドレイン電極３６が形成される。ドレイン電極３６の下にはオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。

櫛状のソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された曲折パターンのゲート電極２１ｂが配置されている。曲折パターンのゲート電極２１ｂは、ＦＥＴ１−２と同様である。

本実施形態では、ＳＰＤＴスイッチＭＭＩＣを構成するそれぞれのスイッチング素子（例えば第１スイッチング素子ＳＷ１）は複数（例えば３段）のＦＥＴを直列接続したＦＥＴ群である。そして、ＦＥＴ群は、異なるパターンのゲート電極２１ａ、２１ｂを有するＦＥＴを組み合わせて構成される。

具体的には、ＦＥＴ１−１としてゲート電極２１ａが櫛状パターンの第１ＦＥＴを配置し、ＦＥＴ１−２およびＦＥＴ１−３としてゲート電極２１ｂが曲折パターン（メアンダパターン）の第２ＦＥＴを配置している。

第１ＦＥＴは、入力電力に対して挿入損失の劣化が少なく、すなわち線形性が良い反面、オフ側で使用する場合に高周波信号が漏れ易く、高調波歪み特性が良好ではない。

図３および図４を参照して説明する。図３及び図４は、例えば第２スイッチング素子ＳＷ２がオン側で高周波信号が入力端子ＩＮから出力端子ＯＵＴ２に伝播する場合に、オフ側となる第１スイッチング素子ＳＷ１の１つのＦＥＴ（ＦＥＴ１−１）の一部を抜粋した図である。図３が平面図、図４（Ａ）、（Ｂ）、（Ｃ）がそれぞれ図３のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線の断面図である。

尚、ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）のいずれでも良いが、ここでは主にＨＥＭＴに用いられる基板構造の場合を例に説明する。

図３を参照して、例えば、第１スイッチング素子ＳＷ１がオン側で第２スイッチング素子ＳＷ２がオフ側の場合、入力端子パッドＩに連続するソース電極３５はオン側とオフ側のスイッチング素子で共通であり、入力端子パッドＩに最も近いＦＥＴ（ＦＥＴ１−１）のソース電極３５には矢印の如く高周波信号が伝播する。

図４（Ａ）を参照して、ＨＥＭＴの基板１１は、半絶縁性ＧａＡｓ基板１１１上にノンドープのバッファ層１１２と、ｎ＋型の電子供給層（例えばＡｌＧａＡｓ層）１１３、スペーサ層１１４、チャネル（電子走行）層（例えばノンドープＩｎＧａＡｓ層）１１５、スペーサ層１１６、ｎ＋型の電子供給層(例えばＡｌＧａＡｓ層)１１７、障壁層（例えばノンドープＡｌＧａＡｓ層）１１８、高濃度のｎ型のキャップ層（例えばＧａＡｓ層）１１９を順次積層してなる。

障壁層１１８は所定の耐圧とピンチオフ電圧を確保し、キャップ層１１９には、ソース電極１５、ドレイン電極１６、または抵抗の取出し電極等の金属層が接続し、これにより、オーミック性を向上させている。

ＨＥＭＴでは、基板１１に不純物（例えばボロン：Ｂ）を高濃度に注入した絶縁化領域１００を所望のパターンで設けることにより、ｎ＋型キャップ層１１９またはそれより下層のｎ型の基板１１を互いに分離して、これらを不純物領域としている。

例えば、図２では点線で囲まれた内側にｎ＋型のキャップ層１１９またはｎ型の障壁層１１８が残存するように、それ以外の領域に絶縁化領域１００を形成している。これにより、キャップ層１１９が残存した領域は、例えば高濃度のｎ型（ｎ＋型）のソース領域、ドレイン領域となり、あるいはまた各電極パッド周辺や第１スイッチング素子ＳＷと第２スイッチング素子ＳＷ２間の高濃度（ｎ＋型）の不純物領域となる。各電極パッド周辺や、スイッチング素子間の高濃度の不純物領域はアイソレーション向上のために配置される。

また、ゲート電極２１ａ、２１ｂが配置されるチャネル領域１２ｃでは、キャップ層１１９も除去され、ｎ型の障壁層１１８が露出した比較的低濃度のｎ型不純物領域となっている。

ＦＥＴ（ＦＥＴ１−１）のソース電極３５に矢印の如く高周波信号が伝播した場合、丸印で示したゲート電極２１ａの配線部２１２ａの下方では基板１１内に十分な空乏層８０が広がる。これにより、基板１１を介して伝播する高周波信号を遮断することができる（図４（Ａ））。

これに対して、破線丸印で示した櫛歯の先端部分では、信号の伝播方向（矢印）において近接するソース電極３５とドレイン電極３６間には、ゲート電極２１ａが配置されない（図４（Ｂ））。従ってオフ時にＧａＡｓ基板１１内に空乏層が広がらず、これだけでは高周波信号を遮断することができない。

また絶縁化領域１００は、イオン注入にて形成しているため不純物濃度勾配があり、特にＨＥＭＴではダブルへテロ構造のため、完全にチャネルを絶縁できない。

更に、図４（Ｃ）の如く、交差部ＣＰでは、ソース電極３５（またはドレイン電極３６）が、チャネル領域１２ｃ上に設けられた１層目のソース電極１５（またはドレイン電極）と接続すべく、配線部２１２ａ上に窒化膜６０を介して延在している。つまり、配線部２１２ａ下方では基板１１に広がる空乏層８０によって、基板１１を介して漏れる高周波信号は遮断できるが、基板１１の表面で、ソース電極３５（またはドレイン電極３６）を通過する高周波信号が窒化膜６０を介して配線部２１２ａに漏れ、これによっても２次高調波が悪化すると考えられる。

既述の如く、交差部ＣＰの面積を決定する配線部２１２ａのゲート電極幅ｄｇ幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰの面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。

しかしゲート電極幅ｄｇが低減するとオフ時に基板１１に広がる空乏層８０幅も狭くなるため、基板１１１内の信号の遮断効果も低減してしまう。

一方、第２ＦＥＴでは、ソース電極３５およびドレイン電極３６にゲート電極２１ｂとの交差部が存在しない（図２参照）。このため、オフ側で使用する場合に高周波信号が漏れにくく、高調波歪み特性が良好である。

また、曲折したパターンによって、チャネル領域１２ｃ内のいずれの領域においてもソース電極３５とドレイン電極３６間にはゲート電極２１ｂが配置されている。従って、図４（Ａ）の断面図と同様にオフ時には基板１１に空乏層８０が十分に広がり、基板１１を介して漏れる高周波信号を防止できる。

そこで、本実施形態では、これら第１ＦＥＴおよび第２ＦＥＴを組み合わせて多段接続し、スイッチング素子を構成することにより、線形性と高調波歪み特性のいずれも良好なスイッチング素子を提供できる。

これにより、多段接続数を低減して最大入力電力を向上させることができるため、チップサイズを小型化でき、コスト低減および小型パッケージへの搭載が可能になる。

図２では、スイッチング素子の１段目（ＦＥＴ１−１）に櫛状パターンの第１ＦＥＴを採用し、２段目（ＦＥＴ１−２）および３段目（ＦＥＴ１−３）に曲折パターンの第２ＦＥＴを採用した場合を例に示した。しかし第１ＦＥＴおよび第２ＦＥＴの組み合わせや接続順は図示したものに限らない。

線形性と高調波歪み特性は、第１ＦＥＴおよび第２ＦＥＴの組み合わせによって適宜選択が可能であるので、線形性をより高めるには第１ＦＥＴの接続数を多くし、高調波歪み特性を良好にするには第２ＦＥＴの接続数を増加させればよい。

但し、共通入力端子パッドＩに近いＦＥＴには、櫛状パターンの第１ＦＥＴを配置することが望ましい。これは記述の如く高周波信号の伝播経路に対して直交する方向に伸びるゲート電極２１ａの配線部２１２ａによって、基板１１に空乏層８０を広げ、高周波信号の漏れを防止できるからである（図４（Ａ）参照）。

このように、少なくとも共通入力端子パッドＩに最も近い１段目のＦＥＴに第１ＦＥＴを配置し、それより下段のＦＥＴには第１ＦＥＴがある場合、共通入力端子パッドＩに近いほうに第１ＦＥＴを配置する。

図５には、これらの組み合わせの一例を示す。尚、図５は例えば第１スイッチング素子ＳＷ１の第１ＦＥＴ５１、第２ＦＥＴ５２接続例を示すものであり、ゲート電極２１ａ、２１ｂのパターンの概略を示す平面図である。

例えば図５（Ａ）は、第１スイッチング素子ＳＷ１のＦＥＴの多段接続数が３段の場合で、共通入力端子ＩＮ側の１段目および２段目に第１ＦＥＴ５１を接続し、３段目に第２ＦＥＴ５２を接続した場合である。

尚、配線部２１２ａはその幅ｄｇ１が広い方が、オフ時に基板内に十分な空乏層を広げることができる。従って、本実施形態では、ゲート電極２１ａの配線部２１２ａはその幅ｄｇ１を例えば３〜５μｍ程度とし、櫛歯部２１１ａの幅ｄｇ２は０．４μｍ程度とする。曲折パターンのゲート電極２１ｂの幅ｄｇ３も０．４μｍ程度である。

配線部２１２ａの幅ｄｇ１が広すぎると、基板表面においてソース電極３５およびドレイン電極３６との交差部ＣＰの面積も大きくなり、ゲート電極２１ａと、これと交差するソース電極３５およびドレイン電極３６間の窒化膜（図４（Ｃ）参照）を介してゲート電極２１ａに漏れる信号も発生する。

しかし、本実施形態では、櫛状パターンの第１ＦＥＴ５１の下段に、高周波信号の漏れにくい曲折パターンの第２ＦＥＴ５２を配置するため、例えば第１出力端子ＯＵＴ１に漏れる高周波信号を防止することができる。

また、図５（Ｂ）は、多段接続数が２段の場合であり、１段目が第１ＦＥＴ５１であり、２段目が第２ＦＥＴ５２である。

更に図５（Ｃ）は、多段接続数が３段の場合であり、１段目と３段目に第１ＦＥＴ５１を接続し、２段目に第２ＦＥＴ５２を接続した場合である。この場合は図５（Ａ）と比較して、線形性に劣るため図５（Ａ）の方が望ましい。

尚多段接続数は、４段以上であっても同様に実施できる。更に、ＳＰＤＴスイッチＭＭＩＣの場合を例に説明したが、スイッチング素子の数が３、４・・ｎのＳＰ３Ｔ、ＳＰ４Ｔ・・ＳＰｎＴのＭＭＩＣであっても、同様に実施でき、同様の効果が得られる。

また本実施形態では、ＨＥＭＴに採用される基板１１を例に説明したが、各半導体層は上記の例に限らない。さらにＧａＡｓ基板にｎ型不純物の注入などによって不純物領域を設けた化合物半導体基板であっても同様に実施できる。

更に、第１ＦＥＴの櫛歯部はその先端が、隣り合うソース電極またはドレイン電極方向に曲折していてもよい。

本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための平面図である。 従来技術を説明する平面図である。

符号の説明

１１ 化合物半導体基板
１２ 動作領域
１２ｃ チャネル領域
２０ ゲート金属層
２１ ゲート電極
２１ａ ゲート電極（櫛状パターン）
２１１ａ 櫛歯部
２１２ａ 配線部
２１ｂ ゲート電極（曲折パターン）
３０ パッド金属層
３５ ソース電極
３６ ドレイン電極
５１ 第１ＦＥＴ
５２ 第２ＦＥＴ
２２０ ゲート金属層
２２１ ゲート電極
２３０ パッド金属層
２３５ ソース電極
２３６ ドレイン電極
２５１ 基板
２５２ 動作領域
ＩＮ 共通入力端子
Ｃｔｌ１ 第１制御端子
Ｃｔｌ２ 第２制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
Ｉ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２制御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
ＣＲ１、ＣＲ２ コントロール抵抗
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＣＰ、ＣＰ’ 交差部
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン

Claims (6)

1. 化合物半導体基板と、
   該化合物半導体基板に複数設けられ、それぞれＦＥＴを直列に多段接続したスイッチング素子と、
   前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する入力端子パッドと、
   前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が接続する複数の出力端子パッドと、
   前記化合物半導体基板に設けられ、それぞれの前記スイッチング素子のゲート電極が接続する複数の制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、
   前記ＦＥＴは、前記ソース電極または前記ドレイン電極と前記ゲート電極の一部とが交差する第１ＦＥＴと、前記ソース電極及び前記ドレイン電極と前記ゲート電極とが交差しない第２ＦＥＴを含み、
   前記スイッチング素子は前記一端に前記第１ＦＥＴが配置されることを特徴とする化合物半導体スイッチ回路装置。
2. 前記第１ＦＥＴを複数段連続して接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
3. 前記第１ＦＥＴの前記ゲート電極は第１方向に延在する櫛歯部と該櫛歯部の一端を束ねて第２方向に延在する配線部とからなる櫛状パターンであることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
4. 前記第２ＦＥＴの前記ゲート電極は第１方向及び第２方向に連続して延在する曲折パターンであることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
5. 前記ソース電極および前記ドレイン電極は、第１方向に延在する櫛歯部を有する櫛状パターンであり、前記第１方向に延在する前記ゲート電極に沿って配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
6. 前記入力端子パッドと前記出力端子パッド間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。

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