KR100742067B1 - 반도체 장치 - Google Patents

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산요덴키가부시키가이샤
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Abstract

질화막 상의 배선끼리, 또는 질화막 상의 배선과 불순물 영역(동작 영역, 저항, 주변 불순물 영역), 배선과 게이트 금속층이 근접하는 영역에서는, 배선을 전파하는 고주파 신호가, 용량 성분으로 되는 질화막을 통과하여, 반절연 기판에서의 공핍층의 변화로서 상대측에 누설되는 문제가 있었다. 질화막 상의 배선끼리, 또는 질화막 상의 배선과 불순물 영역(동작 영역, 저항, 주변 불순물 영역) 또는 배선과 게이트 금속층이 인접하는 간극의 영역의 기판에, 섬 형상으로 부유 불순물 영역을 형성한다. 부유 불순물 영역은 플로팅 전위로서, 질화막 상의 배선으로부터 기판으로 연장되는 공핍층을 차단한다. 따라서, 질화막 상의 배선끼리, 또는 질화막 상의 배선과 불순물 영역(동작 영역, 저항, 주변 불순물 영역) 또는 질화막 상의 배선과 게이트 금속층이 인접하는 영역에서 질화막 상의 배선으로부터 기판으로 연장되는 공핍층을 통하여 고주파 신호가 상대측에 누설되는 것을 방지할 수 있다.
공핍층, 누설, 질화막, 주변 불순물 영역, 배선

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 회로도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 본 발명을 설명하기 위한 단면도.
도 10은 본 발명을 설명하기 위한 단면도.
도 11은 본 발명을 설명하기 위한 단면도.
도 12는 본 발명을 설명하기 위한 단면도.
도 13은 본 발명을 설명하는 회로도.
도 14는 본 발명을 설명하는 평면도.
도 15는 본 발명을 설명하는 단면도.
도 16은 종래 기술을 설명하기 위한 평면도.
도 17은 종래 기술을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 기판
15, 215 : 소스 전극
16, 216 : 드레인 전극
17, 217 : 게이트 전극
20 : 게이트 금속층
25 : 패드 금속층
31 : GaAs 기판
32 : 버퍼층
33 : 전자 공급층
34 : 스페이서층
35 : 채널층
36 : 장벽층
37 : 캡층
50 : 절연화 영역
100 : 불순물 영역
100a : 주변 불순물 영역
100b 100b1, b2, b3, b4 : 저항
100c : 동작 영역
120 : 게이트 배선
130, 330 : 배선
200 : 부유 불순물 영역
210 : 반절연 기판
212 : 동작 영역
220 : 게이트 금속층
225 : 패드 금속층
260 : 질화막
IN : 공통 입력 단자
Ctl-1 Ctl-2 : 제어 단자
OUT1, OUT2 : 출력 단자
I : 공통 입력 단자 패드
C1 : 제1 제어 단자 패드
C2 : 제2 제어 단자 패드
O1 : 제1 출력 단자 패드
O2 : 제2 출력 단자 패드
<특허 문헌1> 일본 특개평9-181642호
<특허 문헌1> 일본 특원2003-042419호
본 발명은, 반도체 장치, 특히 인서션 로스를 저감한 반도체 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많고, 안테나의 절환 회로나 송수신의 전환 회로 등에, 이들의 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특허 문헌 1). 그 소자로서는, 고주파를 취급하기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 경우가 많고, 이것에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 16은, 다단 접속의 화합물 반도체 스위치 회로 장치의 일례를 도시하는 도면이다. 이 회로는, SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 스위치 회로 장치로서, FET를 복수단에 직렬 접속하여 하이 파워를 실현하는 것이다.
GaAs 기판에 스위치를 행하는 2개의 FET군 F1, FET군 F2를 배치한다. FET군 F1은 예를 들면 FET1-1, FET1-2를 직렬로 접속한 것이다. FET군 F2는, FET2-1, FET2-2를 직렬로 접속한 것이다. 각 FET 군을 구성하는 4개의 게이트 전극에는 각각, 불순물 영역으로 이루어지는 저항 R1-1, R1-2, R2-1, R2-2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 전극 패드 I, O1, O2, C1, C2가 기판의 주변에 형성되어 있다. 또한, 점선으로 나타낸 제2층째의 금속층(청구범위의 제3 금속층에 해당함)은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(220)이고, 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(225)이다. 제1층째의 금속층(청구범위의 제1 금속층에 해당함)은 기판에 오믹 접속되는 오믹 금속층(AuGe/Ni/Au)으로, 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 취출 전극을 형성하지만, 도 16에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
FET군 F1 및 FET군 F2는 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이므로, 이하 FET군 F1에 대하여 설명한다. FET1-1은 상측으로부터 뻗은 빗살 형상의 8개의 패드 금속층(225)이 공통 입력 단자 패드 I에 접속되는 소스 전극(215)(혹은 드레인 전극(216))으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 뻗은 빗살 형상의 9개의 패드 금속층(225)이 FET1-1의 드레인 전극(216)(혹은 소스 전극(215))으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(220)에 의해 형성되는 게이트 전극(217)이 16개의 빗살 형상으로 배치되어 있다.
FET1-2는 상측으로부터 뻗은 빗살 형상의 8개의 패드 금속층(225)이 소스 전극(215)(혹은 드레인 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 뻗은 빗살 형상의 9개의 패드 금속층(225)이, 출력 단자 패드 O1에 접속되는 드레인 전극(216)(혹은 소스 전극) 으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(220)으로 형성되는 게이트 전극(217)이 16개의 빗살 형상으로 배치되어 있다.
동작 영역(212)은, 일점쇄선의 영역에 형성된 불순물 영역으로서, 고농도의 불순물 영역으로 이루어지는 소스 영역 및 드레인 영역을 포함한다. 소스 영역, 드레인 영역은 각각 소스 전극(215), 드레인 전극(216)과 접속하고, 게이트 전극(217)은 동작 영역(212)의 일부와 쇼트키 접속하고 있다(예를 들면 특허 문헌2의 명세서에서 도 11 참조).
도 17에, 도 16의 h-h 선(i-i 선도 마찬가지임)의 단면도를 도시한다. 이들의 영역에서는, 도면과 같이 질화막(260) 상에, 패드 금속층(225)에 의한 배선(330)이 배치되어 있다. 즉, 일반적으로는 고주파 신호가 전파되는 배선(330)과 반절연 기판(210)은, 질화막(260)에 의해 절연되어 있다고 생각되어진다.
그러나, 실제로는 이러한 패턴에서 고주파 신호의 누설이 발생하여, 스위치 회로 장치의 인서션 로스(삽입 손실)의 증가나, 아이솔레이션이 악화되는 것을 알았다.
이것은, 패드 금속층(225)(배선(330))에 고주파 신호가 전파되는 경우, 질화막(260)이 용량 성분으로 되어, 고주파 신호가 질화막(260)을 통과하기 때문이다. 즉 고주파 신호가 반절연 기판(210)에 도달하면, 그것에 따른 공핍층이 기판(210) 내에 발생하여, 인접하는 배선이나 소자(FET의 동작 영역)에 고주파 신호가 누설되 어, 아이솔레이션의 악화나 인서션 로스의 증가를 야기한다.
본 발명은 전술한 여러 사정을 감안하여 이루어진 것으로, 첫째, 화합물 반도체 기판 상에 형성되고, 불순물 영역으로 이루어지는 동작 영역과, 상기 기판 상에 형성된 절연막과, 상기 절연막 상에 형성되고, 상기 동작 영역에 접속되는 금속층과, 상기 기판 상에 형성되고, 상기 동작 영역과 직류적으로 접속되는 다른 금속층(청구범위의 제3 금속층에 해당함) 및/또는 다른 불순물 영역을 구비하고, 상기 절연막 상의 금속층과 인접하는 상기 다른 금속층 사이, 및/또는 상기 절연막 상의 금속층과 인접하는 상기 어느 하나의 불순물 영역 사이의 상기 기판 표면에 적어도 일부가 배치되는 플로팅 전위의 불순물 영역을 형성함으로써 해결하는 것이다.
또한, 상기 어느 하나의 금속층은, 상기 동작 영역에 접속되는 배선인 것을 특징으로 하는 것이다.
또한, 상기 절연막 상의 금속층은, 배선 또는 패드인 것을 특징으로 하는 것이다.
또한, 상기 다른 금속층은 상기 절연막 상에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 다른 금속층은, 상기 기판과 쇼트키 접합을 형성하는 금속층인 것을 특징으로 하는 것이다.
둘째, 화합물 반도체 기판 상에 형성되고, 불순물 영역으로 이루어지는 동작 영역과, 그 동작 영역 표면에 접속되는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 복수의 FET와, 적어도 2개의 상기 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속되는 공통 입력 단자 패드와, 적어도 2개의 상기 FET의 드레인 전극 혹은 소스 전극에 각각 접속되는 제1 및 제2 출력 단자 패드와, 상기 FET의 게이트 전극에 접속 수단을 통하여 접속되는 제1 및 제2 제어 단자 패드와, 상기 기판 상의 소정의 영역에 형성된 절연막과, 상기 절연막 상에 형성되고 상기 동작 영역에 접속되는 금속층과, 상기 기판 상에 형성되고, 상기 동작 영역과 직류적으로 접속되는 다른 금속층 및/또는 다른 불순물 영역을 구비하고, 상기 절연막 상의 금속층과 인접하는 상기 다른 금속층 사이, 및/또는 상기 절연막 상의 금속층과 인접하는 상기 어느 하나의 불순물 영역 사이의 상기 기판 표면에 적어도 일부가 배치되는 플로팅 전위의 불순물 영역을 형성함으로써 해결하는 것이다.
또한, 상기 어느 하나의 금속층은, 상기 동작 영역에 접속되는 배선인 것을 특징으로 하는 것이다.
또한, 상기 절연막 상의 금속층은, 배선 또는 상기 어느 하나의 패드인 것을 특징으로 하는 것이다.
또한, 상기 다른 금속층은, 상기 절연막 상에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 다른 금속층은 상기 게이트 전극 또는 그 게이트 전극에 접속되는 배선인 것을 특징으로 하는 것이다.
또한, 상기 FET는, HEMT인 것을 특징으로 하는 것이다.
또한, 상기 다른 불순물 영역은 상기 패드 또는 그 패드에 접속되는 배선 주 변에 형성된 불순물 영역, 또는 상기 접속 수단의 일부인 것을 특징으로 하는 것이다.
또한, 상기 플로팅 전위의 불순물 영역의 주위는, 반절연 기판의 일부 또는 절연화 영역인 것을 특징으로 하는 것이다.
또한, 상기 플로팅 전위의 불순물 영역에 의해 상기 절연막 상의 금속층으로부터 상기 기판으로 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 것이다.
또한, 상기 절연막 상의 금속층을, 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 것이다.
도 1 내지 도 15를 참조하여, 본 발명의 실시예를 상세히 설명한다.
우선, 도 1 및 도 2를 참조하여, 본 발명에 적합한, FET를 복수단에 직렬 접속한 하이 파워 용도의 스위치 회로 장치의 일례를 설명한다.
도 1은, 다단 접속의 화합물 반도체 스위치 회로 장치의 일례를 도시하는 회로도이다. 이 스위치 회로 장치는 SPDT라고 하며, 외부 단자는 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl-1, Ctl-2의 5 단자이다.
도면과 같이 스위치 회로 장치는, FET를, 예를 들면 각각 2단 직렬로 접속한 제1 FET군 F1과 제2 FET군 F2로 이루어진다. 또한, 제1 FET군 F1의 FET1-1의 소스 전극(혹은 드레인 전극)과 제2 FET군 F2의 FET2-1의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, 제1 FET군 F1의 2개의 FET의 게이트 전극이 각 각 저항을 통하여 제1 제어 단자 Ctl-1에 접속되고, 제2 FET군 F2의 2개의 게이트 전극이 각각 저항을 통하여 제2 제어 단자 Ctl-2에 접속된다.
또한, 제1 FET군 F1의, FET1-2의 드레인 전극(혹은 소스 전극)이 제1 출력 단자 OUT1에 접속되고, 제2 FET군 F2의, FET2-2의 드레인 전극(혹은 소스 전극)이 제2 출력 단자 OUT2에 접속된 것이다.
제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET 군이 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항은, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 2는, 이 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다.
GaAs 기판에 스위치를 행하는 2개의 FET 군 F1, FET군 F2를 배치한다. FET군 F1은 예를 들면 FET1-1, FET1-2를 직렬로 접속한 것이다. FET군 F2는, FET2-1, FET2-2를 직렬로 접속한 것이다. 각 FET 군을 구성하는 4개의 게이트 전극에는 각각, 불순물 영역으로 이루어지는 저항 R1-1, R1-2, R2-1, R2-2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 각각 대응하는 전극 패드 I, O1, O2, C1, C2가 기판의 주변에 형성되어 있다. 또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이다. 실선으로 나타낸 제3층째의 금속층은 각 소자 의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(25)이다. 제1층째의 금속층은, 기판에 오믹 접속되는 오믹 금속층(AuGe/Ni/Au)으로서, 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 취출 전극을 형성하지만, 도 2에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
FET군 F1 및 FET군 F2는 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이므로, 이하 FET군 F1에 대하여 설명한다.
동작 영역(100c)은, GaAs 기판에 n형 불순물을 이온 주입한 일점쇄선으로 둘러싸인 직사각형의 영역이며, 동작 영역(100c) 내에는 고농도의 n형 불순물 영역에 의해 이루어지는 소스 영역 및 드레인 영역이 선택적으로 형성되어 있다.
FET1-1은 상측으로부터 뻗은 빗살 형상의 8개의 패드 금속층(25)이 공통 입력 단자 패드 I에 접속되는 소스 전극(15)(혹은 드레인 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 도시되지 않은 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 뻗은 빗살 형상의 9개의 패드 금속층(25)이 FET1-1의 드레인 전극(16)(혹은 소스 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 도시되지 않은 드레인 전극(혹은 소스 전극)이, 동작 영역(100c)의 드레인(소스 영역)과 오믹 접속되어 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 16개의 빗살 형상으로 배치되며, 소스 영역 및 드레인 영역 사이의 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다.
FET1-2는 상측으로부터 뻗은 빗살 형상의 8개의 패드 금속층(25)이 소스 전 극(15)(혹은 드레인 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 뻗은 빗살 형상의 9개의 패드 금속층(25)이, 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 16개의 빗살 형상으로 배치되어 있다. 또한, 게이트 전극(17)은, Pt 매립 구조로 하고, Ti/Pt/Au의 게이트 전극에 비교하여 고내압과, 저온 저항을 실현한 FET로 되어 있다.
FET1-1의 게이트 전극(17)은, 동작 영역(100c) 외부에서 게이트 배선(120)에 의해 각 빗살이 묶여지고, 게이트 배선(120) 및 저항 R1-1을 통하여 제어 단자 패드 C1에 접속된다. 또한, FET1-2의 게이트 전극(17)도 마찬가지로 게이트 배선(120)에 의해 각 빗살이 묶여지고, 게이트 배선(120) 및 저항 R1-2를 통하여 제어 단자 패드 C1에 접속된다.
저항 R1-1, R1-2는 각각 기판에 불순물을 주입한 불순물 영역(100b1, 100b2)에 의해 형성되어, 동작 영역(100c) 상의 게이트 전극(17)과 제어 단자 패드 C1을 접속하고 있다. 또한, FET군 F2의 저항 R2-1, R2-2도 각각 불순물 영역(100b3, 100b4)에 의해 형성된다.
또한, 각 패드 주변 및 게이트 배선(120)의 주변에는, 아이솔레이션 향상을 위해, 고농도의 불순물 영역인 주변 불순물 영역(100a)이 배치된다. 주변 불순물 영역(100a)은, 각 패드와 직접 접속되고, 패드 하의 전면(또는 패드 주변)에, 패드 로부터 비어져 나와 형성된다. 또한 주변 불순물 영역(100a)은, 패드로부터 5㎛ 이하 정도 이격하여 그 주변에 형성되고, 반절연 기판을 통하여 각 패드와 직류적으로 접속되어도 된다. 또한, 마찬가지로 게이트 배선(120)에도 주변 불순물 영역(100a)이 직류적으로 접속된다. 이와 같이, 주변 불순물 영역(100a)과, 패드 또는 게이트 배선(120)은, 질화막 등을 통하여 교류적으로 접속되는 것은 아니라 직류적으로 접속된다. 그리고, 주변 불순물 영역(100a)은, 동작 영역(100c)과 직류적으로 접속된다.
절연막 상에 배치된 금속층 사이, 절연막 상의 금속층과 동작 영역(100c)에 직류적으로 접속되는 다른 금속층 사이, 혹은 절연막 상의 금속층과 어느 하나의 불순물 영역 사이의 기판(10) 표면에는, 적어도 일부가 배치되는 플로팅 전위의 불순물 영역(200)을 형성한다.
또한, 절연막 상의 금속층은 배선 또는 패드를 의미하며, 배선이란 패드 금속층(25)에 의한 배선(130)이다.
또한, 다른 금속층이란 절연막 상의 다른 배선(130), 혹은 기판과 쇼트키 접합을 형성하는 금속층(게이트 배선(120), 게이트 전극(17))이다.
또한, 본 명세서에서, GaAs 기판의 불순물 영역이란, GaAs 기판에 불순물을 이온 주입한 모든 영역을 의미한다. 따라서 불순물 영역 이외의 영역이란 반절연 기판의 일부이다.
그리고, 불순물 영역에는, 불순물 영역(100)과 플로팅 전위의 불순물 영역(200)(이하 부유 불순물 영역이라고 칭함)이 있다. 불순물 영역(100)은, 동작 영 역(100c)과 동작 영역(100c)에 직류적으로 접속되는 불순물 영역이 있다. 동작 영역(100c)에 직류적으로 접속되는 불순물 영역(100)은, 동작 영역(100c) 이외의 다른 불순물 영역인 패드(또는 게이트 배선(120))의 주변 불순물 영역(100a), 저항(100b)이다. 그리고 부유 불순물 영역(200)은 외부로부터 어떠한 전위도 인가되지 않은 플로팅 전위로서, 섬 형상으로 형성된 고농도(1∼5×1018㎝-3 정도)의 불순물 영역이다.
즉, 부유 불순물 영역(200)은, 구체적으로 설명하면, 절연막 상의 인접하는 금속층 사이, 절연막 상의 금속층-게이트 배선(120) 사이, 절연막 상의 금속층-게이트 전극(17) 사이, 절연막 상의 금속층-주변 불순물 영역(100a) 사이, 절연막 상의 금속층-저항(100b) 사이, 절연막 상의 금속층-동작 영역(100c) 사이의 기판에, 배치된다.
우선, 제1 실시예는, 절연막 상에서 인접하는 배선간, 예를 들면 제1 FET군 F1과 제2 FET군 F2의 경계의 기판 표면에, 부유 불순물 영역(200)을 배치하는 경우 이다.
도 3을 참조하여 이것을 상세히 설명한다. 도 3의 (A)는 도 2의 a-a선 단면도이고, 도 3의 (B)는 도 2의 b-b선 단면도이다.
도 3의 (A)와 같이, FET를 직렬로 접속하는 영역에서는, 기판(10) 표면에 형성된 질화막(60) 상에 패드 금속층(25)에 의한 배선(130)이 연장되어 있다. 즉, 제1 FET군 F1측의 배선(130)은, 제2 FET군 F2의 동작 영역(100c)과 접속하여 질화 막(60) 상으로 연장되는 다른 배선(130)과 근접하여 배치되어 있다.
본 실시예에서는 이와 같이 질화막(60) 상에서 인접하여 배치되는 배선(130) 사이(파선 화살표)의 기판(10) 표면에, 부유 불순물 영역(200)을 형성한다.
또한, 부유 불순물 영역(200)과 배선(130)은, 부유 불순물 영역(200)을 사이에 두고 인접하는 배선(130) 사이에 소정의 아이솔레이션을 확보할 수 있을 정도의 거리(예를 들면 4㎛ 정도)로 이격한다. 예를 들면, 화합물 반도체 스위치 회로 장치에 요구되는 아이솔레이션은 20㏈ 이상이다. 그리고, 인접하는 고농도의 불순물 영역 사이에서 4㎛의 이격 거리가 있으면 20㏈ 이상의 아이솔레이션을 확보할 수 있는 것을 실험적으로 알 수 있다. 또한 간섭이 가장 일어나기 쉬운 케이스로서 기판에 접속된 인접하는 금속층 사이에서도 20㎛의 이격 거리가 있으면 20㏈ 이상의 아이솔레이션을 확보할 수 있다. 질화막(60) 상에서 인접하는 배선을 갖는 본 실시예의 패턴에서는, 배선(130)으로부터 4㎛ 이격하여 부유 불순물 영역(200)을 예를 들면 2㎛ 폭으로 배치하고, 또한 4㎛ 이격하여 배선(130)을 배치한다. 따라서, 배선(130) 사이의 약간의 고주파 신호의 누설을 방지하여 삽입 손실(인서션 로스)의 증대도 방지할 수 있다.
배선(130)에 고주파 아날로그 신호가 전파되면, 질화막(60)이 용량 성분으로 되어, 고주파 신호가 질화막(60)을 통과한다. 그러나, 본 실시예에서는 고주파 신호가 반절연 기판(10)에 도달하여, 기판 내에 공핍층이 확대된 경우에도, 부유 불순물 영역(200)에 의해 그 공핍층의 확대를 저지할 수 있다.
즉, 아이솔레이션을 충분히 확보하면서, 또한 인서션 로스의 증가를 억제할 수 있다.
또한, 도 3의 (B)와 같이, 배선(130)의 코너부끼리 인접하는 영역에서는, 인접하는 배선(130)과 다른 배선(130) 사이(파선 화살표)의 기판 표면에 적어도 일부가 배치되도록, 각 배선(130) 하방에 부유 불순물 영역(200)을 형성하면 된다. 부유 불순물 영역(200)은 각각의 배선(130)으로부터 비어져 나오도록, 섬 형상으로 배치한다(도 2 참조).
이에 의해, 제1 FET군 F1과 제2 FET군 F2와의 경계뿐만 아니라, 배선(130)으로부터 칩 단부(도 2에서는 칩 하변) 방향으로 연장되는 공핍층도 차단할 수 있다. 또한, 이 경우 비어져 나오는 사이즈는 2㎛ 정도이면 충분하다.
부유 불순물 영역(200)은, 소스 영역 및 드레인 영역 또는 저항 등, 스위치 회로를 구성하는 n+형 불순물의 이온 주입 공정에서 형성할 수 있으므로, 특별한 공정을 부가하지 않고, 실시할 수 있는 이점을 갖는다.
이어서 도 4를 참조하여, 본 발명의 제2 실시예에 대하여 설명한다.
제2 실시예는, 기본 디바이스가 HEMT인 경우로서, 제1 실시예에 기재한 GaAsFET의 경우와 마찬가지의 패턴으로 된다. 즉, 평면도는 도 2와 마찬가지이므로 설명은 생략하고, 도 4의 단면도를 참조하여 설명한다. 또한, 도 4의 (A)는 도 2의 a-a선, 도 4의 (B)는 도 2의 b-b 선 단면도이다.
HEMT의 기판(30) 형성은, 반절연성 GaAs 기판(31) 상에 비도핑의 버퍼층(32)을 적층한다. 버퍼층(32)은, 복수의 층에 의해 형성되는 경우가 많다. 그리고, 버퍼층(32) 상에는, 전자 공급층으로 되는 n+형 AlGaAs층(33), 채널(전자 주행)층으로 되는 비도핑의 InGaAs층(35), 전자 공급층으로 되는 n+형 AlGaAs층(33)을 순차적으로 적층한다. 또한, 전자 공급층(33)과, 채널층(35) 사이에는 스페이서층(34)이 배치된다.
전자 공급층(33) 상에는, 장벽층으로 되는 비도핑의 AlGaAs층(36)을 적층하여 소정의 내압과 핀치 오프 전압을 확보하고, 또한 캡층으로 되는 n+형 GaAs층(37)을 최상층에 적층한다. 캡층(37)에는, 패드, 소스 전극, 드레인 전극, 또는 저항의 취출 전극 등의 금속층이 접속되고, 불순물 농도를 고농도(1∼5×1O18㎝-3 정도)로 함으로써 소스 저항, 드레인 저항을 저감하여, 저항성을 향상시키고 있다.
HEMT는, 전자 공급층인 n+형 AlGaAs층(33)의 도너 불순물로부터 발생한 전자가, 채널층(35)측으로 이동하여, 전류 패스로 되는 채널이 형성된다. 이 결과, 전자와 도너 이온은, 헤테로 접합 계면을 경계로 하여 공간적으로 분리되는 것으로 된다. 전자는 채널층(35)을 주행하지만, 채널층(35)에는 전자 이동도 저하의 원인으로 되는 도너 이온이 존재하지 않기 때문에, 쿨롱 산란의 영향이 매우 적어, 높은 전자 이동도를 가질 수 있다.
또한, HEMT에서는, 기판에 선택적으로 형성된 절연화 영역(50)에 의해 기판을 분리함으로써, 필요한 패턴을 형성하고 있다. 여기서, 절연화 영역(50)이란, 전기적으로 완전한 절연은 아니며, 불순물(B+)을 이온 주입함으로써 에피택셜층에 캐리어의 트랩 준위를 형성하여, 절연화한 영역이다. 예를 들면, 동작 영역(100c)은, 도 2의 일점쇄선의 영역을 절연화 영역(50)에 의해 분리하여 형성된다.
즉 도 2를 참조하면, 동작 영역(100c)의, 소스 영역(또는 드레인 영역)으로 되는 기판의 캡층(37)에 제1층째 금속층의 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 접속된다. 그리고 그 상층에는 패드 금속층(25)에 의해 소스 전극(15)(혹은 드레인 전극(16))이 형성된다.
또한, 동작 영역(100c)의 일부, 즉 소스 영역 및 드레인 영역 사이의 캡층을 에칭하여, 노출된 비도핑 AlGaAs층(36)에 제2층째 금속층의 게이트 금속층(20)에 의해 형성되는 게이트 전극(17)을 배치한다.
또한, 각 패드(또는 게이트 배선(120)) 주변의 주변 불순물 영역(100a), 및 저항(100b1∼100b4)이 절연화 영역(50)에 의해 분리됨으로써 형성된다.
그리고, 제2 실시예에서는 도 4의 (A)와 같이, 질화막(60) 상에서 인접하는 배선(130) 사이의 기판에, 부유 불순물 영역(200)을 배치한다.
본 명세서에서, HEMT의 불순물 영역이란, B+ 주입으로 절연화하지 않은 모든 영역을 의미한다. 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 B+ 주입에 의해 불활성화되어 있다. 즉, 본 명세서에서는, B+ 주입으로 절연화하지 않은 영역을, 제1 실시예의 이온 주입에 의한 불순물 영역에 상당하는 영역으로 한다. 즉, 절연화 영역(50)은 불순물 영역이 아닌 것으로 한 다.
그리고, 절연화 영역(50)에 의해 분리된 불순물 영역에는, 불순물 영역(100)과 부유 불순물 영역(120)이 있다. 불순물 영역에는 동작 영역(100c)과, 동작 영역(100c)에 직류적으로 접속되는 불순물 영역이 있다. 동작 영역에 직류적으로 접속되는 불순물 영역은, 동작 영역(100c)에 접속되는 다른 불순물 영역인 패드(또는 게이트 배선)의 주변 불순물 영역(100a) 또는 저항(100b)이다. 부유 불순물 영역(200)은 어떠한 전위도 인가되지 않는 플로팅 전위의 불순물 영역이다. 부유 불순물 영역(200)의 구조는, HEMT의 에피택셜층 구조와 동일하고, 캡층(37)(불순물 농도 1∼5×1O18㎝-3 정도)을 포함하고 있기 때문에, 기능적으로는 고농도 불순물 영역이라고 할 수 있다.
또한, 부유 불순물 영역(200)과 배선(130)은, 부유 불순물 영역(200)을 사이에 두고 배치되는 배선(130) 사이에 소정의 아이솔레이션을 확보할 수 있을 정도의 거리(예를 들면 4㎛ 정도)로 이격된다.
이에 의해, 배선(130)에 고주파 아날로그 신호가 전파되고, 고주파 신호가 질화막(60)을 통과함으로써 기판 내에 공핍층이 확대되는 경우에도, 부유 불순물 영역(200)에 의해 그 공핍층의 확대를 저지할 수 있다.
즉, 아이솔레이션을 충분히 확보하면서, 또한 인서션 로스의 증가를 억제할 수 있다.
특히, HEMT의 경우에는, GaAsFET과 비교하여 기본 디바이스의 인서션 로스가 작기 때문에, 칩 내의 고주파 신호 경로에서 고주파 신호가 아주 적게라도 누설되는 개소가 있으면, 스위치 회로 장치로서의 인서션 로스의 증가가 현저하게 된다. 또한, 절연화 영역(50)도, 전기적으로 완전한 절연은 아니며 절연화 영역(50) 내에 공핍층이 신장되어, 공핍층의 변화에 의해 신호가 누설된다.
그러나, 본 실시예에 따르면, 고농도의 부유 불순물 영역(200)에 의해 고주파 신호 경로에서 고주파 신호의 누설을 방지할 수 있어, 인서션 로스를 저감할 수 있다.
또한, 도 4의 (B)와 같이, 절연막 상의 배선(130)의 코너부끼리 인접하는 영역에서는, 인접하는 배선(130) 사이의 기판 표면에 적어도 일부가 배치되도록, 각 배선(130) 하방에 부유 불순물 영역(200)을 형성한다. 즉, 각 배선(130) 사이의 기판에, 절연화 영역(50)을 형성하여, 각각의 배선(130)으로부터 비어져 나오도록, 섬 형상으로 캡층(37)을 남긴다(도 2 참조). 이에 의해, 제1 FET군 F1과 제2 FET군 F2와의 경계뿐만 아니라, 배선(130)으로부터 칩 단부(도 2에서는 칩 하변) 방향으로 연장되는 공핍층도 차단할 수 있다.
또한, 이 부유 불순물 영역(200)은, HEMT의 동작 영역(100c) 또는 저항 등과 동일 공정에서, 절연화 영역(50)의 패턴에 의해 형성할 수 있으므로, 특별한 공정을 부가하지 않고, 실시할 수 있다.
도 5 내지 도 8을 참조하여, 본 발명의 제3 실시예를 설명한다. 제3 실시예는, SPDT 스위치 회로 장치의 다른 형태이고, 도 5는 회로 개요도이며, 도 6은 도 5의 회로를 1 칩에 집적화한 스위치 회로 장치이다.
도 5와 같이, 제3 실시예의 스위치 회로 장치는, 기본적인 SPDT 스위치 회로 장치로서, 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다.
제1과 제2 제어 단자 Ctl-1, Ct1-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는, 교류 접지로 되는 제어 단자 Ctl-1, Ct1-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
그리고, 출력 단자 OUT1에 신호를 통과시킬 때에는 제어 단자 Ctl-1에 예를 들면 3V, 제어 단자 Ctl-2에 0V를 인가하고, 반대로 출력 단자 OUT2에 신호를 통과시킬 때에는 제어 단자 Ctl-2에 3V, Ctl-1에 0V의 바이어스 신호를 인가하고 있다.
도 6과 같이, GaAs 기판에, 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2를 접속한다. 또한 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 각각 대응하는 패드 I, O1, O2, C1, C2가 기판의 주변에서, FET1 및 FET2의 주위에 각각 형성되어 있다. 또한, 점선으로 나타낸 제2층째 금속층은 각 FET의 게이트 전극(17) 형성 시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이다. 실선으로 나타낸 제3층째 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층 (Ti/Pt/Au)(25)이다. 제1층째 금속층은 기판에 오믹으로 접합되는 오믹 금속층(AuGe/Ni/Au)으로서, 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 취출 전극을 형성하지만, 도 6에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
FET1의 게이트 전극(17)과, 제어 단자 패드 C1은 저항 R1로 접속되고, FET2의 게이트 전극(17)과 제어 단자 패드 C2는 저항 R2로 접속되어 있다.
칩 중심을 향하여 뻗은 빗살 형상의 9개의 패드 금속층(25)이 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 있다. 또한 칩 중심으로부터 외측으로 뻗은 빗살 형상의 9개의 제3층째 금속층의 패드 금속층(25)이 공통 입력 단자 패드 I에 접속되는 소스 전극(15)(혹은 드레인 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있다.
이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)에 의해 형성되는 게이트 전극(17)이 17개의 빗살 형상으로 배치된다.
GaAs 기판(10)에는 일점쇄선과 같이 n형 불순물을 이온 주입한 동작 영역(100c)이 형성된다. 동작 영역(100c) 내에는 고농도(n+) 불순물의 이온 주입 영역인 소스 영역 및 드레인 영역이 형성되어 있고, 각각 소스 전극(15), 드레인 전극(16)과 접속하고 있다. 또한, 게이트 전극(17)은 소스 영역 및 드레인 영역 사이의 동작 영역(100c) 표면과 쇼트키 접합을 형성하고 있다.
FET1의 게이트 전극(17)은, 동작 영역(100c) 외부에서 게이트 배선(120)에 의해 각 빗살이 묶여지고, 저항 R1을 통하여 제어 단자 패드 C1에 접속된다. FET2의 게이트 전극(17)도 마찬가지로 게이트 배선(120)에 의해 각 빗살이 묶여지고, 저항 R2를 통하여 제어 단자 패드 C2에 접속된다. 저항 R1, R2는 각각 기판에 고농도의 n형 불순물을 주입한 불순물 영역에 의해 형성된다.
또한, 게이트 배선(120)은, 게이트 전극(17)과 마찬가지로 기판과 쇼트키 접합을 형성하고 있다. 그리고, 게이트 배선(120)의 주변에는, 게이트 배선(120)과 직류적으로 접속되는 주변 불순물 영역(100a)이 배치되어 있다. 주변 불순물 영역(100a)은, 기판에 형성된 불순물 영역으로서, 게이트 배선(120)과 직접 접속되고, 게이트 배선(120) 하의 전면(또는 게이트 배선(120) 주변)에, 게이트 배선(120)으로부터 비어져 나와 형성된다. 이에 의해, 게이트 배선(120)으로부터 기판으로 연장되는 공핍층의 확대를 억제하여, 아이솔레이션을 향상시킬 수 있다. 또한 게이트 배선(120)으로부터 5㎛ 이하 정도 이격하여 그 주변에 형성되고, 반절연 기판을 통하여 직류적으로 접속되어도 된다. 5㎛ 이하 정도의 이격 거리이면, 게이트 배선(120)과 주변 불순물 영역(100a)은 충분히 직류적으로 접속되어 있다고 할 수 있다. 그리고, 주변 불순물 영역(100a)은, 동작 영역(100c)과 직류적으로 접속되어 있다.
마찬가지의 이유로, 각 패드의 하방에도 패드와 직류적으로 접속되는 주변 불순물 영역(100a)이 배치된다. 이 경우에도 패드 하의 전면(또는 패드하 주변)에 패드로부터 비어져 나오거나, 또는 패드로부터 5㎛ 이하 정도 이격하여 주변에 형 성된다.
제3 실시예는, 도 7 및 도 8과 같이, 기판(10)에 형성된 주변 불순물 영역(100a)과 질화막(60) 상의 금속층(배선(130) 또는 패드)이 인접하는 경우(도 7), 혹은 동작 영역(100c)과 질화막 상의 금속층(배선(130) 또는 패드)이 인접하는 경우(도 8)이다.
우선 도 7은, 게이트 배선(120)과 직류적으로 접속되는 주변 불순물 영역(100a)과, 질화막(60) 상의 배선(130)(또는 패드) 사이에, 부유 불순물 영역(200)을 배치하는 경우를 나타낸다.
도 7의 (A)는, 도 6의 c-c 선 단면도이고, 질화막(60) 상의 배선(130)과, 게이트 배선(120)의 주변 불순물 영역(100a) 사이(파선 화살표)의 기판 표면에 적어도 일부가 배치되도록, 배선(130) 하방에 섬 형상으로 부유 불순물 영역(200)을 배치한 경우이다. 배선(130)과, 아이솔레이션 확보를 위한 게이트 배선(120)의 주변 불순물 영역(100a)이 근접한 영역에서는 질화막(60)을 통하여 고주파 신호가 누설되는 경우가 있다. 따라서, 양자간에 섬 형상으로 부유 불순물 영역(200)을 배치함으로써, 배선(130)으로부터 기판에 누설되는 고주파 신호를 차단할 수 있다. 상기한 바와 같이 질화막(60) 상의 배선(130)으로부터 게이트 배선(120)의 주변 불순물 영역(100a)에의 고주파 신호의 누설을 억제하는 것은, 동시에 질화막(60) 상의 배선(130)으로부터 게이트 배선(120) 그자체에의 고주파 신호의 누설을 억제하게 된다. 이것은 결과적으로, 예를 들면 드레인(소스) 게이트 사이의 고주파 신호의 누설을 방지하게 된다.
또한, 다른 패턴으로서, 도 7의 (B)와 같이, 배선(130)과 주변 불순물 영역(100a) 사이의 기판 표면에 부유 불순물 영역(200)을 배치해도 마찬가지의 효과가 얻어진다.
도 7의 (C)는, 절연막 상의 금속층이 패드(예를 들면 출력 단자 패드 O1)인 경우이다. 질화막 상에 패드 O1을 배치하는 경우에는, 와이어 본딩 시의 충격을 흡수하기 위해, 도면과 같이 금 도금되어 있는 경우가 많다. 즉, 절연막 상의 금속층으로서는, 증착 금속막으로 이루어지는 도금용 금속 P1과 금 도금층 P2이지만, 증착 금속막 P1뿐이어도 된다.
질화막 상에 패드 O1을 형성하는 경우에도, 패드 O1 하방과 주변 또는 주변에만 부유 불순물 영역(200)을 배치하면 된다. 패드 O1에 고주파 신호가 인가되면, 질화막(60)이 용량 성분으로 되어, 기판에 고주파 신호가 누설된다. 그러나 패드 O1 하방과 주변 또는 주변에만 부유 불순물 영역(200)을 배치함으로써, 질화막(60)을 통한 고주파 신호의 기판에의 누설을 방지할 수 있다.
또한, 패드 하방에는 주변 불순물 영역(100a)이 형성된다. 이것은, 패드로부터 기판에 누설되는 고주파 신호를 방지하기 위해 배치된다. 즉, 상기 패드 하의 부유 불순물 영역(200)과 마찬가지의 기능을 갖는다(예를 들면 도 7의 (B)의 패드 O1 하방의 주변 불순물 영역(100a)). 그러나 이 경우 주변 불순물 영역(100a)은 패드와 직접 컨택트하고 있어 패드와 직류적으로 접속되어 있다. 한편 도 7의 (C)의 경우의 패드 하의 불순물 영역은 패드와의 사이에 질화막이 있고 패드와 직류적으로 접속되지 않으므로, 주변 불순물 영역(100a)이 아니라 부유 불순물 영역 (200)이다.
이어서, 도 8은, 동작 영역(100c)과 질화막(60) 상의 배선(130) 사이(파선 화살표)에, 부유 불순물 영역(200)을 배치하는 경우를 도시한다. 도 8의 (A)는 도 6의 d-d 선 단면도이고, 도 8의 (B)는 도 8의 (A)의 다른 패턴이다.
불순물 영역인 동작 영역(100c)은, 공통 입력 단자 패드 I로부터 연장되는 배선(130)의 양측에 배치되어 있다.
따라서, 도 8의 (A)와 같이, 배선(130)과 동작 영역(100c) 사이의 기판 표면에 적어도 일부가 배치되도록, 배선(130) 하방에 섬 형상으로 부유 불순물 영역(200)을 형성한다. 이에 따라 배선(130)으로부터 기판에 누설되는 고주파 신호를 차단할 수 있다.
또한, 도 8의 (B)와 같이, 질화막(60) 상의 배선(130)과, 동작 영역(100c) 사이의 기판 표면에 부유 불순물 영역(200)을 배치해도 마찬가지의 효과가 얻어진다.
이어서 도 6 및 도 9를 참조하여, 제4 실시예에 대하여 설명한다. 제4 실시예는, 절연막 상의 금속층과 인접하는 다른 금속층이, 기판과 쇼트키 접합을 형성하는 금속층, 즉 게이트 전극인 경우이고, 도 9의 (A)는, 도 6의 e-e 선 단면도이고, 도 9의 (B)는 다른 패턴이다.
도 6과 같이, 게이트 배선(120)과 역측의 게이트 전극(17) 선단은, 불순물 영역인 동작 영역(100c)으로부터 돌출되어 있으며, 도 9와 같이, 불순물 영역이 형성되지 않은 반절연 기판과 쇼트키 접합을 형성하고 있다. 따라서, 이러한 게이트 전극(17)과 질화막(60) 상의 배선(130)이 근접하는 영역에서도, 고주파 신호가 누설될 우려가 있다.
따라서, 도 9의 (A)와 같이, 배선(130)과 게이트 전극(17) 사이(파선 화살표)의 기판 표면에 적어도 일부가 배치되도록, 배선(130) 하방에 부유 불순물 영역(200)을 형성한다. 이에 의해, 기판으로 확대되는 공핍층을 통하여 누설되는 고주파 신호를 방지할 수 있다.
또한, 도 9의 (B)와 같이, 배선(130)과 게이트 전극(17) 사이에, 섬 형상의 부유 불순물 영역(200)을 배치해도 마찬가지의 효과가 얻어진다.
또한 도 10 내지 도 12에는 제5 및 제6 실시예를 도시한다. 이들은 각각 제3 및 제4 실시예와 마찬가지의 패턴으로 기본 디바이스가 HEMT인 경우이므로, 도 6의 평면도를 참조하여 설명한다. 또한, 도 10의 (A)가 도 6의 c-c 선 단면도이고, 도 11의 (A)가 도 6의 d-d 선 단면도이며, 도 12의 (A)가 도 6의 e-e 선 단면도이다.
전술한 바와 같이 HEMT의 경우에는, 기판(30)을, 절연화 영역(50)에 의해 분리함으로써, 동작 영역(100c)이나 주변 불순물 영역(100a), 저항(100b) 등의 불순물 영역을 형성한다.
제5 실시예는, 질화막(60) 상의 배선(130)과, 게이트 배선(120)의 주변 불순물 영역(100a) 사이(파선 화살표)에, 부유 불순물 영역(200)을 형성하는 것이다.
도 10의 (A)와 같이, HEMT의 게이트 배선(120)(및 게이트 전극(17))은, 캡층(37)을 에칭한 장벽층(36)에 증착된다. 이 때 게이트 전극(17), 게이트 배선(120) 부분의 포토리소그래피 공정 후, 다시 캡층(37)의 사이드 에칭을 0.3㎛ 정도 행하여, 게이트 전극(17), 게이트 배선(120)이 형성된다.
즉, 게이트 배선(120)의 바로 아래는, 내압과 핀치 오프 전압을 확보하기 위한 비도핑 AlGaAs층(36)이고, 게이트 배선(120)이 직류적으로 접속되는 주변 불순물 영역(100a)은, 주위에 배치된 캡층(37)이다. 즉, 게이트 배선(120)은 주변 불순물 영역(100a)과 직접 고착되어 있지는 않지만, 겨우 0.3㎛ 정도의 이격 거리이면 직류적으로 충분히 접속되어 있다고 할 수 있다. 그리고, 주변 불순물 영역(100a)은 동작 영역(100c)과 직류적으로 접속되어 있다.
본 실시예에서는 이 게이트 배선(120)과 직류적으로 접속되는 주변 불순물 영역(100a)과, 질화막(60) 상의 배선(130) 사이에 적어도 일부가 배치되도록, 배선(130) 하방에 부유 불순물 영역(200)을 절연화 영역(50)에 의해 분리함으로써 형성한다. 이 경우, 배선(130)으로부터 부유 불순물 영역(200)이 비어져 나오는 거리는 2㎛ 정도로 한다. 이에 따라 아이솔레이션을 충분히 확보하고, 인서션 로스도 저감할 수 있다.
상기한 바와 같이 질화막(60) 상의 배선(130)으로부터 게이트 배선(120)의 주변 불순물 영역(100a)에의 고주파 신호의 누설을 억제하는 것은, 동시에 질화막(60) 상의 배선(130)으로부터 게이트 배선(120) 그 자체에의 고주파 신호의 누설을 억제하는 것으로 된다. 이것은 결과적으로, 예를 들면 드레인(소스) 게이트 사이의 고주파 신호의 누설을 방지하는 것으로 된다.
또한, 도 10의 (B)와 같이, 주변 불순물 영역(100a)과 배선(130) 사이의 기 판에 부유 불순물 영역(200)을 형성해도 마찬가지의 효과가 얻어진다. 예를 들면, 배선(130)으로부터 4㎛ 이격하여 부유 불순물 영역(200)을 2㎛의 폭으로 배치하고, 또한 4㎛ 이격하여 주변 불순물 영역(100a)을 배치한다.
그리고, 도 11은, 배선(130)-동작 영역(100c) 사이에 부유 불순물 영역(200)을 형성하는 경우이다.
도 11의 (A)와 같이, 동작 영역(100c)과 배선(130) 사이의 기판에 적어도 일부가 배치되도록, 배선(130) 하방에 섬 형상으로 부유 불순물 영역(200)을 형성한다.
또한, 도 11의 (B)와 같이, 동작 영역(100c)과 배선(130) 사이(파선 화살표)에 배치되도록, 섬 형상의 부유 불순물 영역(200)을 배치해도 된다.
도 12는, 제6 실시예로서, 배선(130)과 쇼트키 금속층(게이트 전극(17))이 인접하는 경우이다.
HEMT의 기판(30)에는, 동작 영역(100c) 및 주변 불순물 영역(100a) 등의 불순물 영역 이외에는 절연화 영역(50)이 배치되어 있다. 즉, 동작 영역(100c)으로부터 돌출되는 게이트 전극(17) 선단부는, 절연화 영역(50) 상에 배치되고, 기판과 쇼트키 접합을 형성한다.
이러한, 게이트 전극(17)과 질화막(60) 상의 배선(130)이 인접하는 경우에도, 고주파 신호가 누설될 우려가 있다.
따라서, 도 12의 (A)와 같이, 배선(130)과 게이트 전극(17) 사이(파선 화살표)의 기판 표면에 적어도 일부가 배치되도록, 배선(130) 하방에 섬 형상으로 부유 불순물 영역(200)을 형성한다. 이에 의해, 기판으로 확대되는 공핍층을 통하여 누설되는 고주파 신호를 방지할 수 있다.
또한, 도 12의 (B)와 같이, 배선(130)과 게이트 전극(17) 사이에, 부유 불순물 영역(200)을 형성해도 마찬가지의 효과가 얻어진다.
도 13 및 도 15를 참조하여 본 발명의 다른 실시예를 설명한다. 이것은, 상기의 리버스 컨트롤 패턴의 SPDT 스위치 회로 장치의 다른 형태로서, 도 13은 스위치 회로 장치의 회로도이고, 도 14는 도 13의 회로도를 집적화한 반도체 장치의 평면도의 일례이며, 도 15의 (A), 도 15의 (B)는 각각 도 14의, f-f선, g-g 선 단면도이다.
도 13과 같이, 이 회로에서는, 스위치를 행하는 FET1과 FET2의 출력 단자 OUT1과 OUT2와 각각 접지 사이에 션트 FET3, 션트 FET4를 접속하고, 이 션트 FET3, 션트 FET4의 게이트에는 FET2과 FET1에의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 이 결과, FET1가 ON일 때는 션트 FET4가 ON하고, FET2 및 션트 FET3가 OFF하고 있다.
이 회로에서, 공통 입력 단자 IN-출력 단자 OUT1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT2의 신호 경로가 오프한 경우에는, 션트 FET4가 온하고 있다. 즉 출력 단자 OUT2에의 입력 신호의 누설은 접지된 외부 부착의 컨덴서 C를 통하여 접지로 빠져버려, 아이솔레이션이 향상될 수 있다.
도 14와 같이, 기판은, 화합물 반도체 기판(예를 들면 GaAs)으로서, 이 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트 폭 600㎛)를 좌우의 중앙부에 배치 하고, 그 하방에 션트 FET3 및 션트 FET4(모두 게이트 폭 300㎛)를 배치하고, 또한 션트 FET3 및 션트 FET4의 소스 전극은 접속되어 접지 단자 GND에 접속되어 있다. 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있고, 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ct1-1, Ctl-2, 접지 단자 GND에 각각 대응하는 전극 패드 I, O1, O2, C1, C2, G가 기판의 주변에 형성되고, 접지를 위한 컨덴서 C가 외부 부착으로 접지 단자 GND에 접속된다.
또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(20)(Ti/Pt/Au)이고, 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(25)(Ti/Pt/Au)이다. 제1층째 금속층은 기판에 오믹 접속되는 오믹 금속층(AuGe/Ni/Au)으로서, 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 취출 전극을 형성하지만, 도면에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
각 FET의 동작 영역(100c)은, 일점쇄선의 영역에 형성된 불순물 영역이다. FET1(FET2도 마찬가지임)은, 하측으로부터 뻗은 6개의 빗살 형상의 패드 금속층(25)이 출력 단자 패드 O1에 접속되는 소스 전극(15)(혹은 드레인 전극(16))으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있고 동작 영역(100c)의 소스(드레인) 영역에 오믹 접속되어 있다.
또한 상측으로부터 뻗은 빗살 형상의 6개의 패드 금속층(25)이 공통 입력 단자 패드 I에 접속되는 드레인 전극(16)(혹은 소스 전극(15))으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 동작 영역(100c)의 드 레인(소스) 영역에 오믹 접속되어 있다. 또한, 공통 입력 단자 패드 I로부터 뻗은 중앙의 빗살의 드레인 전극(16)(혹은 소스 전극(15))은 FET1과 FET2에서 공용하고 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)에 의해 형성되는 게이트 전극(17)이 빗살 형상으로 배치되고, 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다.
또한, 션트 FET인 FET3(FET4도 마찬가지임)은, 하측으로부터 뻗은 빗살 형상의 4개의 패드 금속층(25)이 접지 단자 패드 G에 접속되는 소스 전극(15)(혹은 드레인 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 소스 전극(혹은 드레인 전극)이 있고, 동작 영역(100c)의 소스(드레인) 영역에 오믹 접속되어 있다.
또한 상측으로부터 뻗은 빗살 형상의 4개의 패드 금속층(25)이 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)으로서, 이 아래에 오믹 금속층에 의해 형성되는 드레인 전극(혹은 소스 전극)이 동작 영역(100c)의 드레인(소스) 영역과 오믹 접속되어 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 빗살 형상으로 배치되고, 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다.
또한, 도면의 패턴에서는, GND 단자 패드 G의 주변 불순물 영역(100a)의 일부를, 스위치의 동작을 행하는 FET1, FET2와, 대향 배치되는 션트 FET인 FET3, FET4 사이로 연장하고 있다. 이에 의해, 동작 영역(100c) 외부에서 기판과 쇼트키 접합을 형성하는 게이트 전극으로부터 기판으로 확대되는 공핍층이, 인접하여 대향 배치된 FET3 및 FET4의 게이트 전극, 소스 영역 및 드레인 영역, 동작 영역(100c) 에 도달하는 것을 방지하고 있다.
각 FET의 게이트 전극(17)은, 동작 영역(100c) 외부에서 게이트 배선(120)에 의해 묶여지고, 불순물 영역인 저항(100b1∼100b4)을 통하여, 제어 단자 패드 C1, C2에 접속된다. 또한 주변 불순물 영역(100a)은, 패드 또는 게이트 배선(120)과 직류적으로 접속되고, 동작 영역(100c)과 직류적으로 접속되어 있다.
그리고, 도 15의 (A)와 같이, 질화막 상의 배선(130)-저항(100b1)(100b2) 사이(파선 화살표)의 기판에, 섬 형상으로 부유 불순물 영역(200)을 배치한다.
또한, 도 15의 (B)와 같이, 질화막 상의 배선(130)-제어 단자 패드 C2의 주변 불순물 영역(100a) 사이(파선 화살표)의 기판에, 섬 형상으로 부유 불순물 영역(200)을 배치한다.
또한, 기본 디바이스가 HEMT인 경우에는, 절연화 영역(50)에 의해 부유 불순물 영역(200)을 포함하는 불순물 영역을 분리한다. 이에 의해, 절연막 상의 배선과 저항(100b) 또는 패드의 주변 불순물 영역(100a)이 근접하는 영역의 고주파 신호의 누설을 방지할 수 있다.
이상 GaAsFET의 경우를 예로 설명했지만, 도 10∼도 12과 같이, HEMT이어도 마찬가지로 실시할 수 있다.
저항에 대해서는, GaAsFET의 경우 도우즈량이나 가속 전압 등 이온 주입 조건이 상이하다는 것 등에 의해 상이한 시트 저항의 저항이 혼재되어 있어도 되고, HEMT의 경우에는 캡층있음과 캡층없음의 저항이 혼재되어 있어도 된다. 어떤 저항도 동작 영역에 접속되는 불순물 영역이며, 이들의 저항과 절연막 상의 배선이 근 접하는 경우에는 부유 불순물 영역을 그 사이에 배치함으로써 고주파 신호의 아이솔레이션을 향상시킬 수 있다.
또한, HEMT의 에피택셜 구조에서, 캡층(37)과 장벽층(36)의 사이에 또한 AlGaAs층, GaAs층의 반복이나 InGaP층이 있는 에피택셜 구조에 대해서도 마찬가지로 실시할 수 있다.
본 발명에 따르면 이하의 수많은 효과를 얻을 수 있다.
첫째, 모두 동작 영역에 접속되고, 절연막 상에서 금속층과 다른 금속층이 인접하는 영역 및/또는 동작 영역에 접속되는 절연막 상의 금속층과 불순물 영역이 인접하는 영역에서, 양자간의 기판 표면에 고농도의 플로팅 전위의 불순물 영역을 형성한다. 이에 의해, 기판 내의 공핍층의 확대를 억제하여, 고주파 신호의 누설을 방지할 수 있다.
둘째, 절연막 상의 금속층은, 배선 또는 패드이며, 이들과 다른 금속층, 및/또는 불순물 영역 사이에 섬 형상의 플로팅 전위의 불순물 영역을 배치한다. 이에 따라 절연막을 개재하여 기판 상에 배치된 배선 또는 패드와, 반도체 장치를 구성하는 금속층, 불순물 영역이 인접하는 영역에서 고주파 신호의 누설을 방지할 수 있다.
셋째, 절연막 상에 형성된 금속층 사이에 플로팅 전위의 불순물 영역을 배치함으로써, 절연막 상에서 금속층끼리 근접하는 영역에서 고주파 신호의 누설을 방지할 수 있다.
넷째, 쇼트키 금속층과, 절연막 상에 형성된 금속층 사이에 플로팅 전위의 불순물을 형성함으로써, 양자 사이에서의 고주파 신호의 누설을 방지할 수 있다.
다섯번째, 절연막을 개재하여 형성되고 스위치 회로의 동작 영역에 접속되는 배선 또는 패드와, 스위치 회로를 구성하는 금속층 및/또는 불순물 영역 사이에 플로팅 전위의 불순물 영역을 형성한다. 이에 의해, 배선 또는 패드를 전파하는 고주파 신호에 의해 기판으로 확대되는 공핍층을 차단할 수 있고, 배선 또는 패드로부터 인접하는 금속층 및/또는 불순물 영역에 누설되는 고주파 신호를 억제할 수 있다. 특히 칩의 소형화에 수반하여 각 구성 요소가 근접하여 배치되는 스위치 회로 장치에서, 배선 또는 패드와 각 구성 요소 사이의 고주파 신호의 누설을 방지할 수 있으므로, 아이솔레이션 향상을 도모할 수 있으며, 인서션 로스의 증가를 방지할 수 있다.
여섯번째, 절연막 상에 형성된 배선 또는 패드와, 동작 영역에 접속되는 다른 금속층 사이에 플로팅 전위의 불순물 영역을 형성함으로써, 근접하는 금속층 사이에서의 고주파 신호의 누설을 억제할 수 있다.
일곱번째, 기판과 쇼트키 접합을 형성하는 게이트 전극 또는 게이트 배선과, 질화막 상의 배선 또는 패드 사이에 플로팅 전위의 불순물 영역을 형성함으로써, 배선 또는 패드와 게이트 배선(또는 게이트 전극)이 근접하는 영역에서 고주파 신호의 누설을 억제할 수 있다.
여덟번째, 스위치 회로가 HEMT로 구성되는 경우에는, 기본 디바이스의 인서션 로스가 적다. 즉, 기본 디바이스 이외의 장소에서의 아주 적은 고주파 신호의 누설이 스위치 회로의 삽입 손실의 악화로 이어진다. 본 실시예에서는 이것을 거의 완전하게 방지함으로써, HEMT의 저삽입 손실 특성을 충분히 살린 MMIC를 형성할 수 있다.
아홉번째, 반도체 장치를 구성하는 동작 영역, 패드(또는 게이트 배선)의 아이솔레이션을 확보하기 위한 주변 불순물 영역, 저항 중 어느 한 불순물 영역과, 절연막을 개재하여 배치된 배선 또는 패드 사이의 고주파 신호의 누설을 방지할 수 있다.
열번째, 특히 배선 또는 패드에 고주파 아날로그 신호가 전파되는 경우에, 절연막이 용량 성분으로 되어, 기판에 고주파 신호에 의한 공핍층이 확대된다. 그러나 본 실시예에 따르면 이 공핍층의 확대를 효과적으로 억제하여, 반도체 장치의 아이솔레이션 향상을 도모할 수 있고, 또한 인서션 로스의 증가를 억제할 수 있다.

Claims (15)

  1. 화합물 반도체 기판 상에 형성되고, 불순물 영역으로 이루어지는 동작 영역과,
    상기 동작 영역에 접속되는 제1 금속층과,
    상기 기판 표면에 형성된 절연막과,
    상기 제1 금속층에 접속되고, 상기 절연막 상에 형성된 제2 금속층과,
    상기 기판 상에 형성되고, 상기 동작 영역과 직류적으로 접속되는 제3 금속층 또는 상기 동작 영역과 직류적으로 접속되는 다른 불순물 영역을 구비하고,
    상기 절연막 상의 제2 금속층과 인접하는 상기 제3 금속층 사이 또는 상기 절연막 상의 제2 금속층과 인접하는 상기 어느 하나의 불순물 영역 사이의 상기 기판 표면에 적어도 일부가 배치되는 플로팅 전위의 불순물 영역을 형성하고,
    상기 절연막 상의 제2 금속층은, 배선 또는 패드인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 금속층은, 상기 동작 영역에 접속되는 배선인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제3 금속층은 상기 절연막 상에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제3 금속층은, 상기 기판과 쇼트키 접합을 형성하는 금속층인 것을 특징으로 하는 반도체 장치.
  6. 화합물 반도체 기판 상에 형성되고, 불순물 영역으로 이루어지는 동작 영역과, 그 동작 영역 표면에 접속되는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 복수의 FET와,
    적어도 2개의 상기 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속되는 공통 입력 단자 패드와,
    적어도 2개의 상기 FET의 드레인 전극 혹은 소스 전극에 각각 접속되는 제1 및 제2 출력 단자 패드와,
    상기 FET의 게이트 전극에 접속 수단을 통하여 접속되는 제1 및 제2 제어 단자 패드와,
    상기 기판 표면의 정해진 영역에 형성된 절연막과,
    제1 금속층에 의해 구성된 상기 소스 전극 및 드레인 전극과 접속되고, 상기 절연막 상에 형성된 제2 금속층과,
    상기 기판 상에 형성되고, 상기 동작 영역과 직류적으로 접속되는 제3 금속층 또는 상기 동작 영역과 직류적으로 접속되는 다른 불순물 영역을 구비하고,
    상기 절연막 상의 제2 금속층과 인접하는 상기 제3 금속층 사이 또는 상기 절연막 상의 제2 금속층과 인접하는 상기 어느 하나의 불순물 영역 사이의 상기 기판 표면에 적어도 일부가 배치되는 플로팅 전위의 불순물 영역을 형성하고,
    상기 절연막 상의 제2 금속층은, 배선 또는 상기 어느 하나의 패드인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 금속층은, 상기 동작 영역에 접속되는 배선인 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 제6항에 있어서,
    상기 제3 금속층은, 상기 절연막 상에 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제3 금속층은 상기 게이트 전극 또는 그 게이트 전극에 접속되는 배선인 것을 특징으로 하는 반도체 장치.
  11. 제6항에 있어서,
    상기 FET는, HEMT인 것을 특징으로 하는 반도체 장치.
  12. 제6항에 있어서,
    상기 다른 불순물 영역은 상기 패드 또는 그 패드에 접속되는 배선 주변에 형성된 불순물 영역, 또는 상기 접속 수단의 일부인 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제6항에 있어서,
    상기 플로팅 전위의 불순물 영역의 주위는, 반절연 기판의 일부 또는 절연화 영역인 것을 특징으로 하는 반도체 장치.
  14. 제1항 또는 제6항에 있어서,
    상기 플로팅 전위의 불순물 영역에 의해 상기 절연막 상의 제2 금속층으로부터 상기 기판으로 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 반도체 장치.
  15. 제1항 또는 제6항에 있어서,
    상기 절연막 상의 제2 금속층을, 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 반도체 장치.
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