JP2007006179A - アンテナスイッチ回路装置 - Google Patents

Abstract

【課題】無線機器仕様を満たし、量産性に富むアンテナスイッチ回路装置を提供。
【解決手段】第１、第２端子間の第１スルーＦＥＴと、第１、第３端子間の第２スルーＦＥＴを含む化合物半導体集積回路と、ゲート制御回路と第１、第２のＤＣカットキャパシタを含むシリコン半導体集積回路を備え、前記化合物半導体集積回路と前記シリコン半導体集積回路のいずれかは、前記第２端子、接地間に前記第１のＤＣカットキャパシタと直列回路を形成する第１のシャントＦＥＴと、前記第３端子、接地間に前記第２のＤＣカットキャパシタと直列回路を形成する第２のシャントＦＥＴとをさらに含み、前記第１、第２シャントＦＥＴは前記ゲート制御回路からの同一信号により同時にオン／オフされ、前記第２、第１シャントＦＥＴは前記制御回路からの他の同一信号により、相補的に同時にオフ／オンされることで前記第１端子の接続先を前記第２、第３端子のいずれかに切り替える。
【選択図】図１

Description

本発明は、アンテナスイッチ回路装置に関し、特に、ＦＥＴを用いたアンテナスイッチ回路装置に関する。

携帯電話や無線ＬＡＮなど、無線通信システム市場の拡大は目覚ましく、これを実現するための技術進展も著しい。無線通信機器の主要構成要素は、アンテナ、送受信切り替えスイッチ回路、及び送受信器などである。上記用途に用いられる通信機器は、通信幹線用途とは異なり、小型であり、使いやすく、量産性に富むことが必要である。特にＧＳＭ（Global System for Mobile communications）、ＤＣＳ（Digital Cellular System）／ＰＣＳ（Personal Communications Service）などに対応可能なトリプルバンド携帯電話などには、小型かつ量産性に富むＳＰｎＴ（Single-Pole n-Throw, n≧2）スイッチが求められる。

このような要求に対応するアンテナスイッチ回路としては、電子移動度の大きいＧａＡｓを基板材料としたＦＥＴ、ＨＥＭＴなどを用いた化合物半導体回路が好ましい。ＦＥＴやＨＥＭＴなどが、高周波伝送線路にスルー及びシャントに配置されて、かつゲート制御信号により、オンまたはオフに切り替えられることにより、高周波信号が分岐される。

しかしながら、化合物半導体における集積化技術は、シリコン集積化技術と比べて技術進展が遅い。この結果、化合物半導体集積回路の量産性は、シリコンに比べて劣っている。これを改善するための技術開示例があるが、上記のＧＳＭ、ＤＣＳ／ＰＣＳ用途に対しては、まだ不十分である（特許文献１）。
特開２００２−３６８１９３号公報

本発明は、無線機器仕様を満たし、量産性に富むアンテナスイッチ回路装置を提供する。

本発明の一態様によれば、
第１端子と、第２端子と、第３端子と、前記第１端子と前記第２端子との間に設けられた第１スルーＦＥＴと、前記第１端子と前記第３端子との間に設けられた第２スルーＦＥＴと、を含む化合物半導体集積回路と、
ゲート制御回路と、第１及び第２のＤＣカットキャパシタと、を含むシリコン半導体集積回路と、
を備え、
前記化合物半導体集積回路と前記シリコン半導体集積回路の少なくともいずれかは、前記第２端子と接地との間に前記第１のＤＣカットキャパシタと直列回路を形成するように設けられた第１のシャントＦＥＴと、前記第３端子と接地との間に前記第２のＤＣカットキャパシタと直列回路を形成するように設けられた第２のシャントＦＥＴと、をさらに含み、
前記第１スルーＦＥＴと前記第２シャントＦＥＴとは前記ゲート制御回路からの同一信号により、同時にオンまたは同時にオフとされ、前記第２スルーＦＥＴと前記第１シャントＦＥＴとは前記制御回路からの他の同一信号により、相補的に同時にオフまたは同時にオンとされることにより、前記第１端子の接続先を前記第２端子または前記第３端子のいずれかに切り替えることを特徴とするアンテナスイッチ回路装置が提供される。

本発明によれば、無線機器仕様を満たし、量産性に富んだ、ＦＥＴ組み合わせ構成によるアンテナスイッチ回路装置が提供される。

以下、図面を参照しつつ、本発明の実施の形態につき説明する。
図１は、本発明の第１の具体例にかかるアンテナスイッチ回路装置を表す等価回路である。
このような回路は、一般に、「ＳＰＤＴスイッチ」などと呼ばれる。アンテナ８０と接続される高周波伝送線路の端子Ａは、スルーＦＥＴ５０及び５２に接続されている。すなわち、送信器８２と接続される端子Ｂと端子Ａの間には、第１スルーＦＥＴ５０が直列に接続されている。また、第１シャントＦＥＴ９０とＤＣカットキャパシタ７０との直列回路が、端子Ｂと接地との間に並列に接続されている。一方、受信器８４と接続される端子Ｃと端子Ａの間には、第２スルーＦＥＴ５２が直列に接続されている。また、第２シャントＦＥＴ９１とＤＣカットキャパシタ７２との直列回路が、端子Ｃと接地との間に並列に接続されている。

第１スルーＦＥＴ５０は、抵抗５８を介して端子Ｅに接続され、第２シャントＦＥＴ９１は、抵抗１１１を介して端子Ｋに接続されている。端子Ｅは、例えばパッケージの導電部を介して、あるいはボンディングワイヤーを介して、シリコン集積回路１０２の端子Ｋと接続されているので、第１スルーＦＥＴ５０と第２シャントＦＥＴ９１とが、ゲート制御回路７４からの同一ゲート信号で駆動できる。

第２スルーＦＥＴ５２は、抵抗６０を介して端子Ｆに接続され、第１シャントＦＥＴ９０は、抵抗１１０を介して、端子Ｌに接続されている。端子Ｆは、例えばパッケージの導電部を介して、シリコン集積回路１０２の端子Ｌと接続されているので、第２スルーＦＥＴと第１シャントＦＥＴ９０とが、ゲート制御回路７４からの同一ゲート信号で駆動できる。抵抗６１、６３、１１２、１１３は、ＦＥＴ５０、５２、９０、９１がオフのとき、ソースとドレインのＤＣ電位を同一にするために配置されている。

ここでは、第１スルーＦＥＴ５０及び第２スルーＦＥＴ５２は、化合物半導体集積回路１００に配置されている。化合物半導体集積回路の基板材料としては、例えば、ＧａＡｓ、ＩｎＰ、ＧａＮなどを挙げることができる。また、第１シャントＦＥＴ９０及び第２シャントＦＥＴ９１は、シリコン集積回路１０２に、ＤＣカットキャパシタ７０、７２及びゲート制御回路７４と共に配置されており、マイナスの閾値電圧を有するＮＭＯＳＦＥＴとする。なお、ＤＣカットキャパシタは、ＭＩＭ（Metal Insulator Metal）またはＭＯＳ（Metal Oxide Semiconductor）構造により構成されている。

シリコン半導体集積回路１０２は、ゲート制御回路７４へ接続されている外部制御信号入力端子Ｐ、ゲート制御端子Ｋ、Ｌ、及び化合物半導体集積回路１００の端子Ｂへ接続するための端子Ｊ、端子Ｃへ接続するための端子Ｎを備えている。化合物半導体集積回路１００の端子Ｅ、Ｆは、シリコン半導体集積回路１０２の端子Ｋ、Ｌと、パッケージの導電部などを介して、あるいはボンディングワイヤーを介して、それぞれ接続されている。また、化合物半導体集積回路１００の端子Ｂ、Ｃは、シリコン半導体集積回路１０２の端子Ｊ、Ｎと、パッケージの導電部などを介して、あるいはボンディングワイヤーを介して、それぞれ接続されている。

次に、本具体例にかかるアンテナスイッチ回路の動作について説明する。
端子ＫがＨｉｇｈレベル（例えば３．５ボルト）であり、端子ＬがＬｏｗレベル（例えば０ボルト）のとき、第１スルーＦＥＴ５０及び第２シャントＦＥＴ９１がオン状態、第２スルーＦＥＴ５２及び第１シャントＦＥＴ９０がオフ状態となる。この結果、端子Ａ−Ｂ間が導通モード、端子Ａ−Ｃ間が遮断モードとなる。
一方、端子ＬがＨｉｇｈレベルであり、端子ＫがＬｏｗレベルのとき、第２スルーＦＥＴ５２及び第１シャントＦＥＴ９０がオン状態、第１スルーＦＥＴ５０及び第２シャントＦＥＴ９１がオフ状態となる。この結果、端子Ａ−Ｃ間が導通モード、端子Ａ−Ｂ間が遮断モードとなる。

また、第２シャントＦＥＴ９１は、端子Ａ−Ｂ間導通モード、すなわち送信モードのとき、端子Ｂ−Ｃ間、すなわち送信器８２と受信器８４間のアイソレーションを高めると共に、端子Ｃからアンテナスイッチ回路装置をみたインピーダンスを低くするために配置されている。同様に、第１シャントＦＥＴ９０は、端子Ａ−Ｃ間導通モード、すなわち、受信器８４と送信器８２間のアイソレーションを高めるとともに、端子Ｂから見たアンテナスイッチ回路装置のインピーダンスを低くするために配置されている。さらに、図示されていないが、端子Ｂと送信器８２との間、及び端子Ｃと受信器８４との間には、ＤＣカットキャパシタが配置されている。

本具体例においては、導通モード時の、挿入損失は、例えば１．９ＧＨｚにおいて、０．５〜２．０ｄＢとすることができた。また、遮断モード時のアイソレーションとしては、例えば、１．９ＧＨｚにおいて、２０〜２５ｄＢとすることができる。

次に、ＦＥＴのＤＣ電位について説明する。第１スルーＦＥＴ５０及び第２スルーＦＥＴ５２、はショットキー接合であり、ゲート−ソース間、ゲート−ドレイン間はショットキーダイオード特性を有する。今、端子ＥにＨｉｇｈレベルが供給され、端子ＦにＬｏｗレベルが供給されると、第１スルーＦＥＴ５０及び第２シャントＦＥＴ９１のゲートは順方向電位となる。この場合、高周波伝送線路の第１端子Ｂの中心導体のＤＣバイアス電位は、ＧａＡｓ ＭＥＳＦＥＴの場合に、Ｈｉｇｈレベル（３．５ボルト）から順方向電位０．５ボルトが低下した３．０ボルトとなる。このとき端子Ａも、３．０ボルトとなり、オフ状態の第２スルーＦＥＴ５２は抵抗６３が並列配接続されているために、端子ＣのＤＣ電位も３．０ボルトとなる。

第１スルーＦＥＴ５０においては、ゲート−ソース間電圧Ｖｇｓが０．５ボルトであり，ゲート閾値Ｖｔｈをマイナス１ボルトとすると、（Ｖｇｓ−Ｖｔｈ）が１．５ボルトとなるので、低抵抗のオン状態となり高周波信号が通過できる。
一方、第２スルーＦＥＴ５２においては、（Ｖｇｓ−Ｖｔｈ）がマイナス２ボルトとなるので、ＦＥＴは高抵抗のオフ状態となり、高周波信号が通過困難となる。

ここで用いたシリコンＮＭＯＳＦＥＴは、例えばＨＥＭＴ，ＭＥＳＦＥＴ、Ｊｕｎｃｔｉｏｎ ＦＥＴなどの化合物半導体ＦＥＴと比較すると、オン抵抗とオフ容量との積、すなわちＲ_ｏｎ・Ｃ_ｏｆｆ積が大きく、高周波特性はやや劣る。この結果、導通時の挿入損失はやや大きい。しかし、スルーＦＥＴとは異なり、シャントＦＥＴの役割は、漏洩高周波信号を接地を介して逃がすことにある。このため、スイッチ全体としての主要特性である、挿入損失およびアイソレーション仕様を満足することは充分に可能である。

化合物半導体集積回路１００およびシリコン集積回路１０２は、例えば、導電部を有する絶縁基板を用いたパッケージを用いて組み合わせることにより、アンテナスイッチ回路装置を形成することができる。この場合、化合物半導体集積回路１００の端子Ｅ，Ｆと、シリコン半導体集積回路１０２の端子Ｋ，Ｌと、は、例えば、絶縁基板上に設けられた導電部を介して、それぞれ接続する。また、端子Ｂおよび端子Ｃは、第１シャントＦＥＴ９０及び第２シャントＦＥＴ９１にそれぞれ接続され、ＤＣカットキャパシタ７０、７２を介して、それぞれ接地される。シャントＦＥＴが導通モードのとき、低インピーダンスとなるが、このとき、ＤＣカットキャパシタのボンディングワイヤ（図示せず）によるインダクタンスとキャパシタとを信号周波数において共振させることにより、低インピーダンスとできて、十分なアイソレーション特性を実現できる。

本具体例においては、第１シャントＦＥＴ９０及び第２シャントＦＥＴ９１、ＤＣカットキャパシタ７０、７２をシリコン集積回路１０２に配置している。この結果として、化合物半導体集積回路１００には、スルーＦＥＴ５０、５２を配置すればよく、従来例と比べてチップサイズを約２分の１に縮小できる。一般に、化合物半導体においては、大口径ウェーハによるプロセスが困難である。この結果、携帯電話のような大量の需要に対して、化合物半導体集積回路の量産性は不十分であった。本具体例によれば、化合物半導体集積回路の量産性を改善できる。従って、携帯電話にとって重要な低価格化がより容易になる。なお、シリコン集積回路はもともと量産性が高いので、チップサイズの増大への対処は充分に可能である。

また、ＦＥＴは、シングルでなく、直列に複数接続することができるし、マルチゲートＦＥＴを用いることもできる。さらに、ＳＰＤＴのみならず、ＳＰｎＴ（ｎ≧２）スイッチ、多入力多出力スイッチにも適用可能である。

次に、本発明の第２の具体例にかかるアンテナスイッチ回路装置について説明する。
図２は、第２の具体例を表す等価回路図である。
図２以降の図面については、既出の図面に関して前述したものと同様の構成要素には、同一番号を付して詳細な説明を省略する。
本具体例においては、シリコン集積回路１０２における第１シャントＦＥＴ９５及び第２シャントＦＥＴ９６は、正の閾値電圧を有するＮＭＯＳＦＥＴである。ＤＣカットキャパシタ７１が化合物半導体集積回路１００の第１スルーＦＥＴ５０と、シリコン集積回路１０２の第２シャントＦＥＴ９６との間に配置され、第２シャントＦＥＴ９５の他の一電極は接地される。同様に、ＤＣカットキャパシタ７３が化合物半導体集積回路１００の第２スルーＦＥＴ５２と、シリコン集積回路の第１シャントＦＥＴ９５との間に配置され、第１シャントＦＥＴの他の一電極は接地される。

スルーＦＥＴとシャントＦＥＴとの間がＤＣカットキャパシタ７１、７３によりＤＣ的に分離されるために、第１シャントＦＥＴ９５及び第２シャントＦＥＴ９６は正の閾値電圧駆動が可能となる。正の閾値電圧ＦＥＴは、制御回路７４を構成するＣＭＯＳ回路におけるＮＭＯＳＦＥＴと同様なプロセスにより形成できる。この結果、シリコン半導体集積回路１０２の量産性がより高まる。その他、第１の具体例におけるメリットが同様に当てはまる。

図３は、本発明の第３の具体例にかかるアンテナスイッチ回路装置の等価回路図である。本具体例においては、ＤＣカットキャパシタ７０、７２がシリコン半導体集積回路１０２に配置される。第１シャントＦＥＴ５４及び第２シャントＦＥＴ５６は化合物半導体集積回路１００に配置される。ＤＣカットキャパシタ７０に接続される端子Ｄと、端子Ａとの間に抵抗６２が配置されている。また、ＤＣカットキャパシタ７２に接続される端子Ｈと端子Ａとの間に抵抗６４が配置されている。

抵抗６２、６４は、それぞれのシャントＦＥＴ５４、５６が遮断状態になったときに、ソースとドレインのＤＣ電位を同一にするために設けられる。なお、図１におけると同様の構成要素には、同一符号を付して、詳細な説明を省略する。本具体例においては、ＤＣカットキャパシタ７０，７２を化合物半導体集積回路１００に配置する必要がなく、その分生産性を高めることができる。化合物半導体ＦＥＴは、半絶縁性化合物半導体基板上に形成されるので、オフ状態においてパッドや配線パターンを経由する漏れ電流を低減できるメリットがある。

図４は、本発明の第４の具体例にかかるアンテナスイッチ回路装置の等価回路図である。本具体例においては、第１スルーＦＥＴ１２０及び第２スルーＦＥＴ１２２をデュアルゲートＦＥＴとし、シャントＦＥＴを化合物半導体集積回路のＦＥＴ５４、５６と、シリコン集積回路のＦＥＴ９５、９６との直列接続による２段構成にしている。第１スルーＦＥＴ１２０のデュアルゲートには、抵抗１２４、１２８が接続され、第２スルーＦＥＴ１２２のデュアルゲートには、抵抗１２６、１３０が接続され、ゲート制御回路７４へ接続される。本具体例のメリットの一つは、最大許容入力電力が改善できる点である。なお、図２及び図３と同様な構成要素には、同一番号を付して、詳細な説明を省略する。

図５は、本発明にかかる第５の具体例にかかるアンテナスイッチ回路装置の等価回路である。
本実施例においては、第１スルーＦＥＴ１４０及び集積第２スルーＦＥＴ１４２はトリプルゲートであり、シャントＦＥＴは、化合物半導体集積回路１００に１段、シリコン半導体集積回路に２段、合計３段が配置されている。第１スルーＦＥＴ１４０の３本のゲートは抵抗１４４、１４６、１４８を介してゲート制御回路７４に接続される。また、第２スルーＦＥＴ１４２の３本のゲートは、抵抗１５０、１５２、１５４を介して、ゲート制御回路７４と接続される。一方、シャントＦＥＴ９３、９４は、それぞれ、ゲートに抵抗１１４、１１５が接続され、並列に抵抗１１６、１１７が接続される。また、図２及び図３と同様な構成要素には、同一番号を付して詳細な説明を省略する。この結果、最大許容入力電力は、第４の具体例より更に改善されるとともに、アイソレーションが一層改善できる。

第２〜第５具体例において例示したように、ＦＥＴは、シングルでなく、直列に複数接続することができるし、マルチゲートＦＥＴを用いることもできる。さらに、ＳＰＤＴのみならず、ＳＰｎＴ（ｎ≧２）スイッチ、多入力多出力スイッチにも適用可能である。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。例えば、化合物半導体材料としては、ＧａＡｓに限定されず、ＩｎＰ系、ＧａＮ系、をはじめとする各種のIII−Ｖ族化合物半導体やII−ＶI族化合物半導体などを用いたものであっても良い。

また、ＦＥＴ、ＤＣカットキャパシタ、抵抗、ゲート制御回路などの各要素の形状、サイズ、材質、配置関係などに関して当業者が各種の設計変更を加えたものであっても、本発明の要旨を有する限りにおいて本発明の範囲に包含される。

本発明の第１の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。 本発明の第２の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。 本発明の第３の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。 本発明の第４の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。 本発明の第５の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。

符号の説明

５０ 第１スルーＦＥＴ
５２ 第２スルーＦＥＴ
５４ 第１シャントＦＥＴ
５６ 第２シャントＦＥＴ
５８、６０ ゲート抵抗
６１、６２、６３、６４ 抵抗
６６、６８ 抵抗
７０、７１、７２、７３ ＤＣカットキャパシタ
７４ ゲート制御回路
８０ アンテナ
８２ 送信器
８４ 受信器
９０ 第１シャントＮＭＯＳＦＥＴ
９１ 第２シャントＮＭＯＳＦＥＴ
９３ 第３シャントＮＭＯＳＦＥＴ
９４ 第４シャントＮＭＯＳＦＥＴ
９５ 第１シャントＮＭＯＳＦＥＴ（正閾値）
９６ 第２シャントＮＭＯＳＦＥＴ（正閾値）
１００ 化合物半導体集積回路
１０２ シリコン半導体集積回路
１１０，１１１ 抵抗
１１２、１１３，１１６，１１７ 抵抗
１１４、１１５ 抵抗
１２０ 第１デュアルゲートＦＥＴ
１２２ 第２デュアルゲートＦＥＴ
１２４、１２６、１２８、１３０ 抵抗
１４０ 第１トリプルゲートＦＥＴ
１４２ 第２トリプルゲートＦＥＴ
１４４、１４６、１４８、１５０、１５２、１５４ 抵抗

Claims (5)

1. 第１端子と、第２端子と、第３端子と、前記第１端子と前記第２端子との間に設けられた第１スルーＦＥＴと、前記第１端子と前記第３端子との間に設けられた第２スルーＦＥＴと、を含む化合物半導体集積回路と、
   ゲート制御回路と、第１及び第２のＤＣカットキャパシタと、を含むシリコン半導体集積回路と、
   を備え、
   前記化合物半導体集積回路と前記シリコン半導体集積回路の少なくともいずれかは、前記第２端子と接地との間に前記第１のＤＣカットキャパシタと直列回路を形成するように設けられた第１のシャントＦＥＴと、前記第３端子と接地との間に前記第２のＤＣカットキャパシタと直列回路を形成するように設けられた第２のシャントＦＥＴと、をさらに含み、
   前記第１スルーＦＥＴと前記第２シャントＦＥＴとは前記ゲート制御回路からの同一信号により、同時にオンまたは同時にオフとされ、前記第２スルーＦＥＴと前記第１シャントＦＥＴとは前記制御回路からの他の同一信号により、相補的に同時にオフまたは同時にオンとされることにより、前記第１端子の接続先を前記第２端子または前記第３端子のいずれかに切り替えることを特徴とするアンテナスイッチ回路装置。
2. 前記第１スルーＦＥＴ及び前記第２スルーＦＥＴは、それぞれマルチゲートＦＥＴまたは直列接続された複数のＦＥＴであることを特徴とする請求項１記載のアンテナスイッチ回路装置。
3. 前記第１シャントＦＥＴ及び前記第２シャントＦＥＴは、マルチゲートＦＥＴまたは直列接続された複数のＦＥＴであることを特徴とする請求項１または２に記載のアンテナスイッチ回路装置。
4. 前記第１シャントＦＥＴおよび前記第２シャントＦＥＴは、前記シリコン半導体集積回路に設けられたシリコンＮＭＯＳＦＥＴであることを特徴とする請求項１〜３のいずれか１つに記載のアンテナスイッチ回路装置。
5. 請求項１〜４のいずれか一つに記載のアンテナスイッチ回路装置を複数個備えたことを特徴とするアンテナスイッチ回路装置。
   
   
   

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