WO2012070162A1 - 高周波半導体スイッチ回路 - Google Patents

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WO2012070162A1
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control
voltage
diode
circuit
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PCT/JP2011/001245
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Inventor
崇仁 宮崎
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パナソニック株式会社
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
    • H03K17/76—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Definitions

  • the present invention relates to a high-frequency semiconductor switch circuit.
  • MOSFET Metal Oxide Semiconductor Semiconductor Field Field Effect Transistor
  • FIG. 14 is a circuit diagram showing a configuration example 1 of a conventional high-frequency semiconductor switch circuit as shown in FIG.
  • the high-frequency semiconductor switch circuit of FIG. 14 is a high-frequency SP3T (Single-Pole Triple-Throw) switch used for, for example, an antenna switch that switches an output path of an input high-frequency signal.
  • Input / output terminals 1102, individual input / output terminals 1103, and individual input / output terminals 1104 are provided.
  • a path switching FET stage 1108 for switching a high frequency signal path is connected between the common input / output terminal 1101 and the individual input / output terminal 1102.
  • the path switching FET stage 1108, the path switching FET stage 1109, and the path switching FET stage 1110 are each composed of a GaAs material MESFET (Metal-Semiconductor Field Effect Transistor), and a Schottky junction metal is used as a gate.
  • the structure is formed on a semiconductor.
  • the gate of each MESFET constituting the path switching FET stage 1108 is connected to the control terminal 1105 via the gate bias resistor 1111, and the gate of each MESFET constituting the path switching FET stage 1109 is each gate bias resistor 1112.
  • the gate of each MESFET constituting the path switching FET stage 1110 is connected to the control terminal 1107 via the gate bias resistor 1113.
  • the path switching FET stage 11008 By applying control voltages to the control terminal 1105, the control terminal 1106, and the control terminal 1107, the path switching FET stage 1108, the path switching FET stage 1109, and the path switching FET stage 1110 are controlled to be turned on and off.
  • the common input / output terminal 1101 is electrically connected to at least one of the individual input / output terminal 1102, the individual input / output terminal 1103, and the individual input / output terminal 1104.
  • FIG. 15 is a circuit diagram showing a configuration example 2 of a conventional high-frequency semiconductor switch circuit as shown in FIG.
  • the high-frequency semiconductor switch circuit of FIG. 15 is a high-frequency SP3T switch in which a path switching FET stage and an isolation securing shunt FET stage are combined with a high-frequency signal path.
  • the path switching FET stage and the shunt FET stage are combined with a high-frequency signal path.
  • a shunt FET stage 1214 is disposed between the individual input / output terminal 1202 and the ground.
  • a shunt FET stage 1214 is disposed between the individual input / output terminal 1202 and the ground.
  • a shunt FET stage 1215 is disposed between the individual input / output terminal 1203 and the ground.
  • a shunt FET stage 1216 is disposed between the individual input / output terminal 1204 and the ground.
  • FIG. 17 is a circuit diagram showing a configuration example 3 of a conventional high-frequency semiconductor switch circuit as shown in FIG. As shown in FIG.
  • the operation similar to that of the high-frequency semiconductor switch circuit of FIG. 15 is shown with only three control terminals 1305, 1306, and 1307. Specifically, when the path switching FET stage 1311 is turned on, the shunt FET stage 1314 is turned off. Similarly, when the path switching FET stage 1312 is turned on, the shunt FET stage 1315 is turned off. Further, when the path switching FET stage 1313 is in a conductive state, the shunt FET stage 1316 is in a cutoff state. Thereby, the isolation characteristic between each high frequency signal is kept favorable. Two or more of the path switching FET stage 1311, the path switching FET stage 1312, and the path switching FET stage 13113 may be in a conductive state at the same time.
  • FIG. 19 is a circuit diagram showing a configuration example 4 of a conventional high-frequency semiconductor switch circuit as shown in FIG. As shown in FIG.
  • the diodes 1426 to 1431 are diodes constituting the diode logic circuit OR1, and are formed as a metal-semiconductor Schottky junction using the same material as the gate electrode of the metal-semiconductor FET. This diode can be manufactured simultaneously in the FET manufacturing process.
  • the diode 1426 has an anode connected to the control terminal 1407, a cathode connected to each gate of the shunt FET stage 1414, and a ground connected via a resistor 1432.
  • the diode 1427 has an anode connected to the control terminal 1406 and a cathode connected to the cathode of the diode 1426.
  • the diode 1428 has an anode connected to the control terminal 1407, a cathode connected to each gate of the shunt FET stage 1415, and a ground connected via a resistor 1433.
  • the diode 1429 has an anode connected to the control terminal 1405 and a cathode connected to the cathode of the diode 1428.
  • the diode 1430 has an anode connected to the control terminal 1406, a cathode connected to each gate of the shunt FET stage 1416, and a ground connected via a resistor 1434.
  • the diode 1431 has an anode connected to the control terminal 1405 and a cathode connected to the cathode of the diode 1430.
  • the path switching FET stage 1411 and the shunt FET stage 1414 are in the conductive state at the same time. Therefore, the path switching FET stage 1411 does not show a normal conduction state as a switch.
  • the path switching FET stage 1412 and the shunt FET stage 1415 are simultaneously turned on, the insertion loss is deteriorated, and the path switching FET stage 1412 does not show a normal conduction state as a switch.
  • path switching FET stage 1413 Since the path switching FET stage 1413 is in a cut-off state and the shunt FET stage 1416 is in a conductive state, only the path switching FET stage 1416 normally shows a cut-off state as a switch.
  • An object of the present invention is to solve the above-described problems, and while maintaining good characteristics such as low insertion loss, high isolation, and low distortion, two or more sets of FET stages for path switching are simultaneously provided. It is to realize a high-performance high-frequency switch circuit that can be in a conductive state with a small size and low power consumption without adding a power supply terminal.
  • a high-frequency semiconductor switch circuit includes a semiconductor substrate, one common input / output terminal formed on the semiconductor substrate, three or more individual input / output terminals, and the Three or more control terminals corresponding to the individual input / output terminals, and three or more sets of path switching provided on the semiconductor substrate between the common input / output terminals and the individual input / output terminals.
  • a diode-switch logic circuit that controls at least one of high-frequency signal paths between the common input / output terminals and the individual input / output terminals. The control voltage input to each of the three or more control terminals is applied to the gate of each of the three or more path switching FET stages to input the control voltage to the three or more control terminals.
  • a logic synthesis voltage obtained by logic synthesis of the control voltage is applied to the gates of the one or more sets of shunt FET stages, and the logic synthesis voltage is applied to the three or more sets of path switching FET stages.
  • each shunt FET stage is applied to the one shunt FET stage.
  • the control voltage applied to each of the remaining shunt FET stages other than the one set of shunt FET stages. It is a thing.
  • three or more control voltages input to each of the three or more control terminals are logically synthesized by the diode switch logic circuit. Accordingly, one or more shunt FET stages for securing isolation can be controlled based on the three or more control voltages applied to the gates of three or more path switching FET stages. That is, since the gate voltage of one or more shunt FET stages can be procured using the control voltage applied to each gate of three or more pairs of path switching FET stages, a power supply terminal is included for this purpose. A power supply circuit and its wiring become unnecessary.
  • a first short-circuit resistor connected between the source and drain of each of the three or more sets of path switching FET stages and a source and drain of the one or more sets of shunt FET stages.
  • a second short-circuit resistor connected thereto, a first DC cut capacitor provided on the drain side and the source side of the three or more sets of path switching FET stages, and a drain of the one or more sets of shunt FET stages And a second DC cut capacitor provided on the source side and the source side, and a short-circuit point on the cathode side of the diode is connected to the three or more sets of path switching FET stages via the first short-circuit resistor.
  • each of the three or more control terminals is connected to the drain side of the one or more shunt FET stages via the second short-circuit resistor. There may be.
  • the conduction and cutoff control of the path switching FET stage can be reliably performed, leading to suppression of leakage to the cutoff high-frequency signal path, and high isolation.
  • a high-frequency semiconductor switch circuit having good characteristics such as low distortion can be provided. Furthermore, it becomes possible to fix the source voltage and drain voltage of the FET stage for path switching without adding a dedicated power supply terminal, and the high-frequency semiconductor switch circuit, and hence the mobile communication device on which it is mounted, can be reduced in size and consumption. It can contribute to electric power.
  • the three or more sets of path switching FET stages are configured by connecting a plurality of path switching FETs in series, and the one or more sets of shunt FET stages are a plurality of shunt FET stages. May be configured such that a part of the path switching FETs constituting at least two of the three or more path switching FET stages is shared.
  • the FET stage can be controlled by a diode switch logic circuit.
  • two or more sets of path switching FET stages are made conductive at the same time while maintaining good characteristics such as low insertion loss, high isolation, and low distortion. It is possible to realize a high-performance high-frequency switch circuit that can be reduced in size and with low power consumption.
  • the semiconductor substrate may be an SOI substrate or an SOS substrate.
  • a PN junction diode can be manufactured on a SOS substrate or SOI substrate by utilizing a general MOSFET manufacturing process.
  • the diode is a diode-connected NMOSFET, its drain is connected to the control terminal, its source is connected to the switch, and its gate is connected to its drain. It is good.
  • the NMOSFET can operate in the same manner as a general diode by connecting the gate and the drain to each other (diode connection) as described above.
  • the diode is a PN junction diode formed on a silicon substrate, a forward voltage of about 0.6 V is generated per one.
  • the forward voltage can be controlled by adjusting the gate length, gate width, and pinch-off voltage of the NMOSFET.
  • the forward voltage is 0.3 V to 0.6 V, and the voltage drop can be made smaller than that of a PN junction diode.
  • the gate voltage applied to each gate electrode of the shunt FET stage can be set high, which is effective for the isolation characteristics.
  • the switch is a PMOSFET, its source is connected to the cathode side of the diode, its drain is connected to the short-circuit resistor, and its gate is connected to the control terminal. It is good.
  • the control voltage negation (NOT) calculation result can be output.
  • a PMOSFET on a silicon substrate having a low specific resistance it is necessary to connect the body potential to the highest potential in the circuit, for example, a power supply terminal in order to prevent latch-up.
  • the path switching FET stage may be configured by connecting a plurality of MOSFETs in series.
  • the withstand voltage when a high-power high-frequency signal is handled on the high-frequency signal path can be increased.
  • the shunt FET stage may be configured by connecting a plurality of MOSFETs in series.
  • the withstand voltage when a high-power high-frequency signal is handled on the high-frequency signal path can be increased.
  • a high-performance high-frequency switch that can maintain two or more pairs of path switching FET stages at the same time while maintaining good characteristics such as low insertion loss, high isolation, and low distortion.
  • the circuit can be realized with a small size and low power consumption without the addition of a power supply terminal.
  • FIG. 1 is a circuit diagram showing a configuration example of a high-frequency semiconductor switch circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a control logic table of the diode switch logic circuit of FIG.
  • FIG. 3A is a circuit diagram showing an example of the diode of FIG.
  • FIG. 3B is a plan view showing an example of the diode of FIG. 3A.
  • 3C is a cross-sectional view showing an example of the diode of FIG. 3A.
  • FIG. 4 is a graph comparing the characteristics of the first embodiment of the present invention and the conventional configuration example 1 of FIG.
  • FIG. 5 is a circuit diagram showing Modification Example 1 of the high-frequency semiconductor switch circuit according to Embodiment 1 of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration example of a high-frequency semiconductor switch circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a control logic table of the diode switch logic circuit of FIG.
  • FIG. 11 is a circuit diagram showing a configuration example of a high-frequency semiconductor switch circuit according to Embodiment 2 of the present invention.
  • FIG. 12 is a schematic diagram showing a configuration example of a mobile communication device including the high-frequency semiconductor switch circuit according to Embodiment 3 of the present invention.
  • FIG. 13 is a circuit diagram showing a configuration example of the high-frequency semiconductor switch circuit according to the third embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a configuration example 1 of a conventional high-frequency semiconductor switch circuit.
  • FIG. 15 is a circuit diagram showing a configuration example 2 of a conventional high-frequency semiconductor switch circuit as shown in FIG. It is a truth table of the high frequency semiconductor switch circuit of FIG. FIG.
  • FIG. 17 is a circuit diagram showing a configuration example 3 of a conventional high-frequency semiconductor switch circuit.
  • FIG. 18 is a circuit diagram showing a configuration example of the inverter circuit of FIG.
  • FIG. 19 is a circuit diagram showing a configuration example 4 of a conventional high-frequency semiconductor switch circuit.
  • FIG. 1 is a circuit diagram showing a configuration example of a high-frequency semiconductor switch circuit according to Embodiment 1 of the present invention.
  • the high-frequency semiconductor switch circuit of FIG. 1 is a high-frequency SP3T switch that is used, for example, as an antenna switch that switches an output path of an input high-frequency signal, and includes a common input / output terminal 101, an individual input / output terminal 102, An individual input / output terminal 103 and an individual input / output terminal 104 are provided.
  • a path switching FET stage 108 is connected between the common input / output terminal 101 and the individual input / output terminal 102, and a path switching FET stage 109 is connected between the common input / output terminal 101 and the individual input / output terminal 103.
  • a path switching FET stage 110 is connected between the output terminal 101 and the individual input / output terminal 104.
  • the high-frequency signal path from the common input / output terminal 101 to the individual input / output terminals 102 to 103 can be switched by turning on or off the three sets of path switching FET stages 108 to 110. .
  • Three sets of path switching FET stages 108 to 110 are constituted by MOSFETs.
  • a gate voltage necessary to turn on and off can be applied from the control terminal 105 to the gate of the path switching FET stage 108 via the gate resistor 114, and the path switching FET stage 109 can be applied from the control terminal 106 via the gate resistance 115.
  • a gate voltage necessary for turning on / off can be applied to the gate, and a gate voltage necessary for turning on / off the gate of the path switching FET stage 110 can be applied from the control terminal 107 via the gate resistor 116.
  • a shunt FET stage 111 is connected between the individual input / output terminal 102 and the ground, and a shunt FET stage 112 is connected between the individual input / output terminal 103 and the ground, and the individual input / output terminal 104 and the ground.
  • the shunt FET stage 113 is connected between the two.
  • the three shunt FET stages 111 to 113 are configured to be turned on and off in a complementary manner with the three pairs of path switching FET stages 108 to 110 corresponding to the shunt FET stages 111 to 113, thereby realizing high isolation characteristics. Yes.
  • the three sets of shunt FET stages 111 to 113 are constituted by MOSFETs. By controlling the gate voltage of the three sets of shunt FET stages 111 to 113, the three sets of shunt FET stages 111 to 113 are turned on or off.
  • a PN junction diode 126 and an inversion control switch 132 are connected to the control terminal 107, and a PN junction diode 127 and an inversion control switch 133 are connected to the control terminal 106.
  • the output terminals of the inversion control switches 132 and 133 are short-circuited, and the short-circuit point is connected to the gate of the shunt FET stage 111 through the gate resistor 117 and to the ground through the ground resistor 138.
  • the PN junction diode 126 has an anode connected to the control terminal 107 and a cathode connected to the inversion control switch 132.
  • the PN junction diode 127 has an anode connected to the control terminal 106 and a cathode connected to the inversion control switch 133.
  • the inversion control switches 132 and 133 are turned on and off with respect to the logic level of the control voltage so as to be turned on when the control voltage is low level and turned off when the control voltage is high level. It refers to a switch to be performed, for example, a PMOSFET described later. Both the inversion control switches 132 and 133 are controlled to be turned on and off by a control voltage applied to the control terminal 105.
  • a PN junction diode 128 and an inversion control switch 134 are connected to the control terminal 107, and a PN junction diode 129 and an inversion control switch 135 are connected to the control terminal 105. Output terminals of the inversion control switches 134 and 135 are short-circuited, and the short-circuit point is connected to the gate of the shunt FET stage 112 through the gate resistor 118 and to the ground through the ground resistor 139. Yes.
  • the PN junction diode 128 has its anode side connected to the control terminal 107 and its cathode side connected to the inversion control switch 134.
  • the PN junction diode 129 has its anode side connected to the control terminal 105 and its cathode side connected to the inversion control switch 135. Both the inversion control switches 134 and 135 are controlled to be turned on and off by a control voltage applied to the control terminal 106.
  • a PN junction diode 130 and an inversion control switch 136 are connected to the control terminal 106, and a PN junction diode 131 and an inversion control switch 137 are connected to the control terminal 105.
  • the output terminals on the ground side of the inversion control switches 136 and 137 are short-circuited, and the short-circuit point is connected to the gate of the shunt FET stage 113 via the gate resistor 119 and to the ground via the ground resistor 140. It is connected.
  • the PN junction diode 130 has its anode side connected to the control terminal 106 and its cathode side connected to the inversion control switch 136.
  • the PN junction diode 131 has an anode connected to the control terminal 105 and a cathode connected to the inversion control switch 137. Both the inversion control switches 136 and 137 are controlled to be turned on and off by a control voltage applied to the control terminal 107.
  • Short-circuit resistors 120 to 122 are connected between the drains and sources of the three sets of path switching FET stages 108 to 110, and short-circuit resistances are connected between the drains and sources of the three sets of shunt FET stages 111 to 113. 123 to 125 are connected, and the drain and source of the three sets of path switching FET stages 108 to 110 and the three sets of shunt FET stages 111 to 113 are set to the same potential. It is assumed that only one short-circuit resistor 120 to 122 and one short-circuit resistor 123 to 125 are provided or a case where there is no short-circuit resistor 123 to 125.
  • the PN junction diodes 126 to 131, the inversion control switches 132 to 137, and the ground resistors 138 to 140 in FIG. 1 constitute a diode-switch logic circuit 100.
  • the diode switch logic circuit 100 operates as shown in the truth table of FIG. More specifically, the diode switch logic circuit 100 has three high-frequency signal paths between the common input / output terminal 101 and each of the three individual input / output terminals 102 to 104 in order to turn on and cut off the rest.
  • the control voltages input to the control terminals 105 to 107 are applied to the gates of the three sets of path switching FET stages 108 to 110 via the gate resistors 114 to 116, respectively.
  • a logic synthesis voltage obtained by logic synthesis of the control voltages input to the three control terminals 105 to 107 is applied to the gates of the three sets of shunt FET stages 111 to 112 via the gate resistors 117 to 119.
  • the logic synthesis voltage is determined by negating the control voltage (NOT) applied to one set of shunt FET stages to be output among the shunt FET stages 111 to 113 and other than the one set of shunt FET stages. It is generated by a logical product (AND) of a logical sum (OR) of control voltages applied to each of a remaining set of shunt FET stages.
  • the control voltages input to the three control terminals 105 to 107 are a high level, a low level, and a low level.
  • the path switching FET stage 108 is turned on, and the path switching FET stages 109 and 110 are turned off. That is, the high-frequency signal path between the common input / output terminal 101 and the individual input / output terminal 102 is in a conductive state (ON), and the high-frequency signal path between the common input / output terminal 101 and the individual input / output terminal 103 is in a blocked state ( OFF), and the high-frequency signal path between the common input / output terminal 101 and the individual input / output terminal 104 is cut off (OFF).
  • the logical sum (Low level), which is negative (NOT) of the control voltage (High level) of the control terminal 105, and the control voltages (Low level, Low level) of the remaining control terminals 106 and 107 other than the control terminal 105 ( (OR) and the logical product (AND) of the low level is the low level, and the logic composite voltage of the low level is applied to the gate of the shunt FET stage 111 via the gate resistor 117.
  • the first logic unit is configured to realize such logic.
  • the gate voltage applied to the gate of the shunt FET stage 112 is generated in the second logic unit of the diode switch logic circuit 100 including the diodes 128 and 129, the inversion control switches 134 and 135, and the ground resistor 139. Is done. That is, since the control voltage input to the control terminal 106 corresponding to the shunt FET stage 112 is at the low level, the inversion control switches 134 and 135 are turned on. Therefore, the gate voltage of the shunt FET stage 112 becomes a voltage (High level) obtained by dropping the forward voltage of the diode 129 from the control voltage of the control terminal 105.
  • the logical sum (high level, low level) of the control voltage (high level, low level) of the remaining control terminals 105 and 107 other than the control terminal 106 and the high level that is negative (NOT) of the control voltage (low level) of the control terminal 106 OR) and a high level (AND) is a high level, and a logic synthesis voltage of this high level is applied to the gate of the shunt FET stage 112 via a gate resistor 118.
  • the second logic unit is configured to realize such logic.
  • the gate voltage applied to the gate of the shunt FET stage 113 is generated in the third logic unit including the diodes 130 and 131, the inversion control switches 136 and 137, and the ground resistor 140 in the diode switch logic circuit 100. Is done. That is, since the control voltage input to the control terminal 107 corresponding to the shunt FET stage 113 is at the low level, the inversion control switches 136 and 137 are turned on. Therefore, the gate voltage of the shunt FET stage 113 is a voltage (High level) obtained by dropping the forward voltage of the diode 131 from the control voltage of the control terminal 105.
  • a logical OR of a high level that is negative (NOT) of the control voltage (low level) of the control terminal 107 and a control voltage (high level, low level) of the remaining control terminals 105 and 106 other than the control terminal 107 ( OR) and the high level (AND) is the high level, and the logic synthesis voltage of the high level is applied to the gate of the shunt FET stage 113 via the gate resistor 119.
  • the third logic unit is configured to realize such logic.
  • FIG. 3A, 3B, and 3C are views for explaining a method of manufacturing the PN junction diodes 126 to 131 included in the diode switch logic circuit 100 on the SOS or SOI substrate.
  • 201 is a wiring on the anode side of the diode
  • 202 is a wiring on the cathode side
  • the gate 203 is connected to the wiring 202 on the cathode side via a contact 204.
  • the anode-side wiring 201 is connected to the P + region 205 in the silicon substrate
  • the cathode-side wiring 202 is connected to the N + region 206 in the silicon substrate.
  • N ⁇ region 207 Inside the substrate just under the gate 203 is an N ⁇ region 207, and a P + region 205 and an N + region 206 are connected via the N ⁇ region 207.
  • the P + region 205 and the N ⁇ region 207 form a PN junction, and this portion shows the characteristics of the diode.
  • the high frequency signal path between the common input / output terminal 101 and the individual input / output terminal 102 is cut off
  • the high frequency signal path between the common input / output terminal 101 and the individual input / output terminal 103 is cut off
  • the common input / output Assume that the high-frequency signal path between the terminal 101 and the individual input / output terminal 104 is in a conductive state.
  • control voltage applied to the control terminal 107 is at a high level, and the control voltage applied to the control terminals 105 and 106 is at a low level. Therefore, the path switching FET stages 108 and 109 are cut off, and the path switching FET stage 110 is turned on. Further, the inversion control switches 132 and 133 are in a conductive state.
  • the gate voltage of the shunt FET stage 111 is maintained. Is almost constant. Therefore, the shunt FET stage 111 becomes conductive.
  • the gate voltage of the shunt FET stage 112 includes a low level that is negative (NOT) of the control voltage (high level) of the control terminal 106 and control voltages (low level, It becomes a Low level which is a logical product (AND) of the High level which is a logical sum (OR) of the High level). Therefore, while the path switching FET stage 109 is cut off, the shunt FET stage 112 corresponding to the path switching FET stage 109 is cut off.
  • each gate has a gate.
  • Resistors 114a to 114d are connected, and short-circuit resistors 120a to 120d are connected between the source and drain.
  • four shunt FET stages 111a to 111d are connected in series to form a four-stage shunt FET stage 111.
  • Gate resistors 117a to 117d are connected, and short-circuit resistors 123a to 123d are connected between the source and drain.
  • the parasitic capacitors when the high-frequency signal path of the transmission unit TX is made conductive can be reduced, which is effective in improving the distortion characteristics. Further, by bundling two high-frequency signal paths into one, it is also effective for miniaturization.
  • the SP3T switch a part of the high-frequency signal path on the two receivers RX side is the common path switching FET stage 1044, but the number of high-frequency signal paths to be shared is not limited to this.
  • a multi-input multi-output high-frequency semiconductor switch circuit such as an SP4T switch, some MOSFETs in three or more high-frequency signal paths may be shared.

Abstract

　本発明のダイオードスイッチロジック回路（１００）は、共通入出力端子（１０１）と個別入出力端子（１０２～１０４）それぞれとの間の経路のうち少なくとも１つを導通させ且つ制御端子（１０５～１０７）の各制御電圧を、経路切替用ＦＥＴ段（１０８～１１０）それぞれのゲートに印加させるとともに、制御端子（１０５～１０７）の各制御電圧の論理合成電圧を、シャント用ＦＥＴ段（１１１～１１３）のゲートに印加させ、かつ、論理合成電圧は、１組のシャント用ＦＥＴ段に印加される制御電圧の否定と、残りの組のシャント用ＦＥＴ段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている。

Description

高周波半導体スイッチ回路
　本発明は、高周波半導体スイッチ回路に関する。
（高周波半導体スイッチ回路の傾向）
　携帯電話機に代表されるモバイル通信機器にとって、アンテナの送信及び受信の切り替えなど、高周波の信号伝達経路を切り替えるために、小型で低消費電力の高周波半導体スイッチ回路が望まれている。従来から、高周波特性及び低消費電力に優れたＧａＡｓＦＥＴ（Gallium Arsenide Field Effect Transistor）をスイッチング素子として用いた高周波半導体スイッチ回路が用いられている。
　近年では、ＳＯＳ（Silicon On Sapphire）基板やＳＯＩ（Silicon On Insulator）基板に代表される、絶縁性に優れる基板材料とシリコンプロセスとを組み合わせた半導体基板の改良も進んでおり、高周波半導体スイッチ回路に不利であったＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を経路切替用のスイッチング素子として採用する技術も開発されている。なお、ＭＯＳＦＥＴは、例えば、ゲートバイアス電圧としてピンチオフ電圧よりも十分に高いＨｉｇｈレベル（例えば３Ｖ）の電圧を印加してドレイン－ソース間を低インピーダンスにすることにより、導通状態となるように制御できる。逆に、ゲートバイアス電圧としてピンチオフ電圧よりも十分に低いＬｏｗレベル(例えば０Ｖ)の電圧を印加してドレイン－ソース間を高インピーダンスにすることにより、遮断状態となるように制御できる。
　（従来の構成例１）
　図１４は、特許文献２の図１３に示されるような、従来の高周波半導体スイッチ回路の構成例１を示す回路図である。図１４の高周波半導体スイッチ回路は、例えば入力された高周波信号の出力経路を切り替えるアンテナスイッチに使用される、高周波用ＳＰ３Ｔ（Ｓｉｎｇｌｅ－Ｐｏｌｅ　Ｔｒｉｐｌｅ－Ｔｈｒｏｗ)スイッチであり、共通入出力端子１１０１と、個別入出力端子１１０２と、個別入出力端子１１０３と、個別入出力端子１１０４とを備える。なお、共通入出力端子１１０１と個別入出力端子１１０２との間には高周波信号経路のスイッチングを行う経路切替用ＦＥＴ段１１０８が接続されている。また、共通入出力端子１１０１と個別入出力端子１１０３の間には高周波信号経路のスイッチングを行う経路切替用ＦＥＴ段１１０９が接続されている。また、共通入出力端子１１０１と個別入出力端子１１０４の間には高周波信号経路のスイッチングを行う経路切替用ＦＥＴ段１１１０が接続されている。
　経路切替用ＦＥＴ段１１０８、経路切替用ＦＥＴ段１１０９及び経路切替用ＦＥＴ段１１１０は、それぞれＧａＡｓ材料のＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）で構成されており、ショットキー接合性の金属をゲートとして半導体上に形成した構造となっている。経路切替用ＦＥＴ段１１０８を構成する各ＭＥＳＦＥＴのゲートはそれぞれ、ゲートバイアス抵抗１１１１を介して制御端子１１０５に接続され、経路切替用ＦＥＴ段１１０９を構成する各ＭＥＳＦＥＴのゲートはそれぞれ、ゲートバイアス抵抗１１１２を介して制御端子１１０６に接続され、経路切替用ＦＥＴ段１１１０を構成する各ＭＥＳＦＥＴのゲートはそれぞれ、ゲートバイアス抵抗１１１３を介して制御端子１１０７に接続されている。
　制御端子１１０５、制御端子１１０６及び制御端子１１０７にそれぞれ制御電圧が印加されることにより、経路切替用ＦＥＴ段１１０８、経路切替用ＦＥＴ段１１０９及び経路切替用ＦＥＴ段１１１０は導通及び遮断制御される。これにより、共通入出力端子１１０１が、個別入出力端子１１０２、個別入出力端子１１０３及び個別入出力端子１１０４のうち少なくともいずれか一つに電気的に接続される。
　しかしながら、従来の構成例１のＭＥＳＦＥＴのような経路切替用ＦＥＴのみの高周波半導体スイッチ回路が構成される場合、低挿入損失と高アイソレーションとの両立という問題があった。即ち、経路切替用ＦＥＴそれぞれに、高アイソレーションを得るにはゲート幅を小さくすれば良いが、ゲート幅を小さくするとオン抵抗が増大するため、挿入損失が悪化するという問題があった。
　（従来の構成例２）
　図１５は、特許文献２の図１４に示されるような、従来の高周波半導体スイッチ回路の構成例２を示す回路図である。図１５の高周波半導体スイッチ回路は、高周波信号経路に対して経路切替用ＦＥＴ段とアイソレーション確保用のシャント用ＦＥＴ段とを組み合わせてなる高周波用ＳＰ３Ｔスイッチである。このように、経路切替用ＦＥＴ段とシャント用ＦＥＴ段とを組み合わせることにより、遮断状態の経路切替用ＦＥＴのキャパシタ成分を介して漏れ出る高周波信号を、導通状態にあるシャント用ＦＥＴがグランドへ引き込むことができ、高アイソレーションが得られる。つまり、従来の構成例１の問題解決が図られている。
　詳述すると、個別入出力端子１２０２とグランドとの間にシャント用ＦＥＴ段１２１４が配置されている。これによって、共通入出力端子１２０１と個別入出力端子１２０２との間が遮断状態のときに、共通入出力端子１２０１から経路切替用ＦＥＴ段１２１１を介して個別入出力端子１２０２へ漏れてくる信号がグランドに引き込まれる。同様に、個別入出力端子１２０３とグランドとの間にシャント用ＦＥＴ段１２１５が配置されている。さらに、個別入出力端子１２０４とグランドとの間にシャント用ＦＥＴ段１２１６が配置されている。
　以上のように、図１５の高周波半導体スイッチ回路では、シャント用ＦＥＴ段１２１４、シャント用ＦＥＴ段１２１５及びシャント用ＦＥＴ段１２１６からなるシャント回路が形成されている。抵抗群１２２０、抵抗群１２２１及び抵抗群１２２２は、シャント用ＦＥＴ段１２１４、シャント用ＦＥＴ段１２１５及びシャント用ＦＥＴ段１２１６の各ＦＥＴのゲートに接続された抵抗を示す。直流カット用キャパシタ１２２３、直流カット用キャパシタ１２２４及び直流カット用キャパシタ１２２５は、シャント用ＦＥＴ段１２１４、シャント用ＦＥＴ段１２１５、及びシャント用ＦＥＴ段１２１６と直列接続された直流カット用キャパシタを示す。
　制御端子１２０５～１２１０それぞれに制御電圧が印加させることにより、３組のシャント用ＦＥＴ段１２１１～１２１６は導通及び遮断制御される。具体的には、図１６の真理値表に示すように、制御端子１２０５がＨｉｇｈレベルとなるときは、制御端子１２０８がＬｏｗレベルとなる。同様に、制御端子１２０６がＨｉｇｈレベルとなるときは、制御端子１２０９がＬｏｗレベルとなる。また、制御端子１２０８がＨｉｇｈレベルとなるときは、制御端子１２１０がＬｏｗレベルとなる。これによって、各高周波信号間のアイソレーション特性が良好に保たれている。なお、制御端子１２０５、制御端子１２０６及び制御端子１２０７のうち２つ以上が同時にＨｉｇｈレベルになってもよい。
　しかしながら、従来の構成例２のような経路切替用ＦＥＴ段とシャント用ＦＥＴ段とを組み合わせた構成を採用するためには、シャント用ＦＥＴ段の各ゲートに印加する制御電圧を個別に制御するために、３系統分の制御端子が必要となる。従って、経路切替用ＦＥＴ段のゲート制御用も含めると、合計６系統分の制御端子が必要となる。その結果、高周波半導体スイッチ回路のＩＣパッケージのピン数増加及び大型化につながり、小型化が要求されるモバイル通信機器には不適であった。
（従来の構成例３）
　図１７は、特許文献１の図３に示されるような、従来の高周波半導体スイッチ回路の構成例３を示す回路図である。図１７に示されるように、制御端子数の増加を避ける最も簡単な方法として、制御端子１３０５～１３０７それぞれにインバータ回路１３２６～１３２８を直列に挿入する方法が挙げられる。インバータ回路は、図１８に示すように、入力電圧に対して反転した出力電圧を生成する回路であり、Ｈｉｇｈレベルの入力電圧が印加されたときにはＬｏｗレベルの出力電圧が生成され、Ｌｏｗレベルの入力電圧が印加されたときはＨｉｇｈレベルの出力電圧を生成する。具体的には、制御端子１３０５にインバータ回路１３２６の入力端が接続され、インバータ回路１３２６の出力端が抵抗群１３２０を介してシャント用ＦＥＴ段１３１４の各ゲートに接続される。また、制御端子１３０６にインバータ回路１３２７の入力端が接続され、インバータ回路１３２７の出力端が抵抗群１３２１を介してシャント用ＦＥＴ段１３１５の各ゲートに接続される。さらに、制御端子１３０７にインバータ回路１３２８の入力端が接続され、インバータ回路１３２８の出力端が抵抗群１３２２を介してシャント用ＦＥＴ段１３１６の各ゲートに接続される。各インバータ回路１３２６～１３２８の電源端は、電源端子１３０８に接続される。
　図１７の構成により、３つの制御端子１３０５、１３０６、１３０７のみで、図１５の高周波半導体スイッチ回路と同様の動作を示す。具体的には、経路切替用ＦＥＴ段１３１１が導通状態となるときは、シャント用ＦＥＴ段１３１４が遮断状態となる。同様に、経路切替用ＦＥＴ段１３１２が導通状態となるときは、シャント用ＦＥＴ段１３１５が遮断状態となる。また、経路切替用ＦＥＴ段１３１３が導通状態となるときは、シャント用ＦＥＴ段１３１６が遮断状態となる。これによって、各高周波信号間のアイソレーション特性が良好に保たれている。なお、経路切替用ＦＥＴ段１３１１、経路切替用ＦＥＴ段１３１２及び経路切替用ＦＥＴ段１３１１３の二つ以上が同時に導通状態になってもよい。
　しかしながら、従来の構成例３のようなインバータ回路を備えた構成を採用するためには、各インバータ回路に対して１つ以上の電源端子が必要となる。その結果、高周波半導体スイッチ回路のＩＣパッケージのピン数増加及び大型化につながるという問題がある。また、電源電圧印加の機能を具備しないシステムもあるので、従来の構成例３の用途が限定される可能性があった。
（従来の構成例４）
　図１９は、特許文献２の図１に示されるような、従来の高周波半導体スイッチ回路の構成例４を示す回路図である。図１９に示されるように、従来の構成例３のような制御端子数の増加並びに電源端子の追加を避けるための最も簡単な方法として、制御端子１４０５～１４０７それぞれにダイオードロジック回路を挿入する方法が挙げられる。なお、ダイオードロジック回路は、化合物半導体基板上に金属－半導体ショットキー接合として形成された複数のダイオードから構成される。
　具体的には、ダイオード１４２６～１４３１はダイオードロジック回路ＯＲ１を構成するダイオードであり、金属－半導体ＦＥＴのゲート電極と同一材料により金属－半導体ショットキー接合として作成される。このダイオードは、ＦＥＴ作製工程で同時に作製できる。
　ダイオード１４２６は、制御端子１４０７にアノードが接続され、そのカソードがシャント用ＦＥＴ段１４１４の各ゲートに接続されるとともに、抵抗１４３２を介してグランドに接続されている。ダイオード１４２７は、制御端子１４０６にアノードが接続され、そのカソードがダイオード１４２６のカソードに接続されている。
　ダイオード１４２８は、制御端子１４０７にアノードが接続され、そのカソードがシャント用ＦＥＴ段１４１５の各ゲートに接続されるとともに、抵抗１４３３を介してグランドに接続されている。ダイオード１４２９は、制御端子１４０５にアノードが接続され、そのカソードがダイオード１４２８のカソードに接続されている。
　ダイオード１４３０は、制御端子１４０６にアノードが接続され、そのカソードがシャント用ＦＥＴ段１４１６の各ゲートに接続されるとともに、抵抗１４３４を介してグランドに接続されている。ダイオード１４３１は、制御端子１４０５にアノードが接続され、そのカソードがダイオード１４３０のカソードに接続されている。
　図１９の構成により、共通電源端子を設けることなく、３つの制御端子１４０５～１４０７のみで、図１５、図１７の高周波半導体スイッチ回路と同様の動作を示す。具体的には、経路切替用ＦＥＴ段１４１１が導通状態となるときは、シャント用ＦＥＴ段１４１４が遮断状態となる。同様に、経路切替用ＦＥＴ段１４１２が導通状態となるときは、シャント用ＦＥＴ段１４１５が遮断状態となる。また、経路切替用ＦＥＴ段１４１３が導通状態となるときは、シャント用ＦＥＴ段１４１６が遮断状態となる。これによって、各高周波信号間のアイソレーション特性が良好に保たれている。
特開平６－８５６４１号公報 特許第４１０５１８３号公報
　しかしながら、図１９に示す従来の構成例４を採用しても、つぎの問題が発生する。即ち、３組の経路切替用ＦＥＴ段１４１１～１４１３のいずれか二つ以上を同時に導通状態にすることはできない。
　例えば、制御端子１４０５，１４０６を同時にＨｉｇｈレベルとし、かつ制御端子１４０７をＬｏｗレベルとしたとき、経路切替用ＦＥＴ段１４１１とシャント用ＦＥＴ段１４１４とが同時に導通状態となるので、挿入損失の劣化を招き、経路切替用ＦＥＴ段１４１１はスイッチとして正常な導通状態を示さない。
　また、経路切替用ＦＥＴ段１４１２とシャント用ＦＥＴ段１４１５とが同時に導通状態となるので、挿入損失の劣化を招き、経路切替用ＦＥＴ段１４１２もスイッチとして正常な導通状態を示さない。
　なお、経路切替用ＦＥＴ段１４１３は遮断状態、シャント用ＦＥＴ段１４１６は導通状態となるので、経路切替用ＦＥＴ段１４１６のみがスイッチとして正常に遮断状態を示している。
　本発明の目的は、上記問題点を解決するためになされたもので、低挿入損失、高アイソレーション、及び低歪といった良好な特性を維持しつつ、同時に２組以上の経路切替用ＦＥＴ段を導通状態にすることが可能な高機能な高周波スイッチ回路を電源端子の追加無しで小型化かつ低消費電力で実現することである。
　上記の課題を解決するために、本発明に係る高周波半導体スイッチ回路は、半導体基板と、前記半導体基板上に形成された、１つの共通入出力端子、３つ以上の個別入出力端子、及び前記個別入出力端子に対応した３つ以上の制御端子と、前記半導体基板上に形成された、前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた３組以上の経路切替用ＦＥＴ段と、前記半導体基板上に形成された、グランドと前記３つ以上の個別入出力端子のうち少なくとも１つとの間に設けられた１組以上のシャント(shunt)用ＦＥＴ段と、前記半導体基板上に形成された、前記１組以上のシャント用ＦＥＴ段それぞれに対応したダイオード及びスイッチを含み、前記３組以上の経路切替用ＦＥＴ段及び前記１組以上のシャント用ＦＥＴ段を制御するダイオードスイッチロジック（diode-switch logic）回路と、を備え、前記ダイオードスイッチロジック回路は、前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ且つ残りを遮断させるべく前記３つ以上の制御端子それぞれに入力された制御電圧を、前記３組以上の経路切替用ＦＥＴ段それぞれのゲートに印加させ、前記３つ以上の制御端子それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、前記１組以上のシャント用ＦＥＴ段のゲートに印加させ、かつ、前記論理合成電圧は、前記３組以上の経路切替用ＦＥＴ段に対応して３組以上のシャント用ＦＥＴ段が設けられるとした場合に、前記１組のシャント用ＦＥＴ段毎に、該１組のシャント用ＦＥＴ段に印加される制御電圧の否定と、該１組のシャント用ＦＥＴ段以外である残りの組のシャント用ＦＥＴ段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている、ものである。
　上記の高周波半導体スイッチ回路において、前記ダイオードスイッチロジック回路は、前記３組以上の経路切替用ＦＥＴ段に対応して前記３組以上のシャント用ＦＥＴ段が設けられるとした場合に、前記１組のシャント用ＦＥＴ段毎に、印加対象の制御電圧が入力される前記制御端子以外の残りの前記制御端子それぞれに直列接続された前記ダイオード及び前記スイッチを備え、前記スイッチは、前記印加対象の制御電圧がＨｉｇｈレベルのときはオフとなり且つＬｏｗレベルのときはオンとなる反転制御スイッチで構成され、前記残りの制御端子に接続されたダイオードのカソード側を短絡させて、その短絡点とグランドとの間に設けられたグランド抵抗を備え、該短絡点の電圧が前記論理合成電圧である、としてもよい。
　上記の構成によれば、ダイオードスイッチロジック回路により、３つ以上の制御端子それぞれに入力された３つ以上の制御電圧を論理合成する。これにより、アイソレーション確保用の１組以上のシャント用ＦＥＴ段を、３組以上の経路切替用ＦＥＴ段の各ゲートに印加される前記３つ以上の制御電圧に基づいて制御できる。つまり、３組以上の経路切替用ＦＥＴ段の各ゲートに印加される制御電圧を利用して、１組以上のシャント用ＦＥＴ段のゲート電圧を調達できるので、この目的のために電源端子を含む電源回路とその配線とが不要となる。これにより、低挿入損失、高アイソレーション、低歪といった良好な特性を維持しつつ、高周波半導体スイッチ回路、ひいてはこれを搭載するモバイル通信機器の小型化、低消費電力化に貢献できる。さらに、従来の構成例４では不可能であった２組以上の経路切替用ＦＥＴ段を同時に導通状態にすることが可能となり、高機能な高周波スイッチ回路を実現できる。
　上記の高周波半導体スイッチ回路において、前記３組以上の経路切替用ＦＥＴ段それぞれのソース－ドレイン間に接続された第１の短絡抵抗と、前記１組以上のシャント用ＦＥＴ段のソース－ドレイン間に接続された第２の短絡抵抗と、前記３組以上の経路切替用ＦＥＴ段のドレイン側及びソース側に設けられた第１の直流カット用キャパシタと、前記１組以上のシャント用ＦＥＴ段のドレイン側及びソース側に設けられた第２の直流カット用キャパシタと、を備え、前記ダイオードのカソード側の短絡点が、前記第１の短絡抵抗を介して前記３組以上の経路切替用ＦＥＴ段のドレイン側と接続されるとともに、前記３つ以上の制御端子それぞれが、前記第２の短絡抵抗を介して前記１組以上のシャント用ＦＥＴ段のドレイン側と接続されている、としてもよい。
　上記の構成によれば、上記の効果に加えて、経路切替用ＦＥＴ段の導通及び遮断制御を確実に遂行することができ、遮断状態の高周波信号経路へのリークの抑制につながり、高アイソレーション、低歪といった良好な特性を有する高周波半導体スイッチ回路を提供できる。さらに、専用の電源端子を追加することなく、経路切替用ＦＥＴ段のソース電圧及びドレイン電圧を固定することが可能となり、高周波半導体スイッチ回路、ひいてはこれを搭載するモバイル通信機器の小型化、低消費電力化に貢献できる。
　上記の高周波半導体スイッチ回路において、前記３組以上の経路切替用ＦＥＴ段は、複数の経路切替用ＦＥＴを直列接続して構成され、前記１組以上のシャント用ＦＥＴ段は、複数のシャント用ＦＥＴを直列接続して構成され、前記３組以上の経路切替用ＦＥＴ段のうち少なくとも２組を構成する前記経路切替用ＦＥＴの一部を共通化するように構成されている、としてもよい。
　上記の構成によれば、例えば、モバイル通信機器の送受信切替えのように高周波信号経路毎に取り扱う電力が異なる場合、小電力を取り扱う受信側のＦＥＴ段を一部共通にし、さらに、その共通にしたＦＥＴ段をダイオードスイッチロジック回路によって制御することができる。この結果、制御系の回路構成を増加させずに済むので、低挿入損失、高アイソレーション、及び低歪といった良好な特性を維持しつつ、同時に２組以上の経路切替用ＦＥＴ段を導通状態にすることが可能な高機能な高周波スイッチ回路を小型化かつ低消費電力で実現できる。
　上記の高周波半導体スイッチ回路において、前記半導体基板はＳＯＩ基板又はＳＯＳ基板である、としてもよい。
　上記の構成によれば、基板の比抵抗が高く、かつバックゲートのバイアスを与える必要のない、ＳＯＳ基板やＳＯＩ基板上に作製されたＦＥＴを用いて高周波半導体スイッチ回路を提供できる。また、ＳＯＳ基板やＳＯＩ基板上に、一般的なＭＯＳＦＥＴの作製工程を活用してダイオードを作製できる。
　上記の高周波半導体スイッチ回路において、前記ダイオードは、前記半導体基板上に形成されたＰＮ接合ダイオードであり、そのアノード側が前記制御端子と接続され、そのカソード側が前記スイッチと接続されている、としてもよい。
　上記の構成によれば、ＳＯＳ基板やＳＯＩ基板上に、一般的なＭＯＳＦＥＴの作製工程を活用してＰＮ接合ダイオードを作製できる。
　上記の高周波半導体スイッチ回路において、前記ダイオードは、ダイオード接続されたＮＭＯＳＦＥＴであり、そのドレインが前記制御端子と接続され、そのソースが前記スイッチと接続され、そのゲートがそのドレインと接続されている、としてもよい。
　上記の構成によれば、ＮＭＯＳＦＥＴは、上記のようにゲートとドレインとを互いに接続（ダイオード接続）することで、一般的なダイオードと同様の動作が可能となる。なお、ダイオードが、シリコン基板上に形成されるＰＮ接合ダイオードの場合には、１個あたり約０．６Ｖの順方向電圧が発生する。これに対して、ダイオード接続されたＮＭＯＳＦＥＴを代わりに使用した場合、ＮＭＯＳＦＥＴのゲート長、ゲート幅、ピンチオフ電圧を調整することにより、順方向電圧を制御可能である。例えば、ゲート長０．２５μｍ、ピンチオフ電圧０．３ＶのＮＭＯＳＦＥＴにおいては、順方向電圧は０．３Ｖ～０．６Ｖとなり、ＰＮ接合ダイオードよりも電圧降下を小さくすることが可能である。この結果、シャント用ＦＥＴ段の各ゲート電極に与えるゲート電圧を高く設定することができ、アイソレーション特性にとって有効となる。
　上記の高周波半導体スイッチ回路において、前記スイッチは、ＰＭＯＳＦＥＴであり、そのソースが前記ダイオードのカソード側に接続され、そのドレインが前記短絡抵抗と接続され、そのゲートが前記制御端子と接続されている、としてもよい。
　この構成によれば、例えば、ゲート電圧がＨｉｇｈレベルのときにはピンチオフ電圧よりも十分低くなりＰＭＯＳＦＥＴは遮断状態となり、ゲートの電圧がＬｏｗレベルのときにはピンチオフ電圧よりも十分に高くなりＰＭＯＳＦＥＴは導通状態となる。したがって、上記の制御電圧の否定（ＮＯＴ）演算結果を出力可能となる。なお、通常の比抵抗の低いシリコン基板上のＰＭＯＳＦＥＴの場合、ラッチアップ防止のためボディ電位を回路内の最も高い電位、例えば電源端子に接続する必要がある。これに対し、絶縁体に近い程に比抵抗の高いＳＯＳ基板又はＳＯＩ基板上に形成されたＰＭＯＳＦＥＴの場合、素子毎が完全分離されているため、ボディ電位をフローティング状態にしても問題ない。このため、ラッチアップ防止のために新たな電源端子を設けることなく、ダイオードスイッチロジック回路を容易に作成可能となる。
　上記の高周波半導体スイッチ回路において、前記経路切替用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成される、としてもよい。
　上記の構成によれば、高周波信号経路上で大電力の高周波信号を取り扱う場合の耐圧を上げることができる。
　上記の高周波半導体スイッチ回路において、前記シャント用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成される、としてもよい。
　上記の構成によれば、高周波信号経路上で大電力の高周波信号を取り扱う場合の耐圧を上げることができる。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明によれば、低挿入損失、高アイソレーション、及び低歪といった良好な特性を維持しつつ、同時に２組以上の経路切替用ＦＥＴ段を導通状態にすることが可能な高機能な高周波スイッチ回路を電源端子の追加無しで小型化かつ低消費電力で実現できる。
図１は本発明の実施の形態１に係る高周波半導体スイッチ回路の構成例を示す回路図である。 図２は図１のダイオードスイッチロジック回路の制御論理表である。 図３Ａは図１のダイオードの一例を示す回路図である。 図３Ｂは図３Ａのダイオードの一例を示す平面図である。 図３Ｃは図３Ａのダイオードの一例を示す断面図である。 図４は本発明の実施の形態１と図１４の従来の構成例１との互いの特性を比較したグラフである。 図５は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例１を示す回路図である。 図６は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例２を示す回路図である。 図７は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例３を示す回路図である。 図８は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例４を示す回路図である。 図９は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例５を示す回路図である。 図１０は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例６を示す回路図である。 図１１は本発明の実施の形態２に係る高周波半導体スイッチ回路の構成例を示す回路図である。 図１２は本発明の実施の形態３に係る高周波半導体スイッチ回路を含むモバイル通信機器の構成例を示す模式図である。 図１３は本発明の実施の形態３の高周波半導体スイッチ回路の構成例を示す回路図である。 図１４は従来の高周波半導体スイッチ回路の構成例１を示す回路図である。 図１５は特許文献２の図１４に示されるような、従来の高周波半導体スイッチ回路の構成例２を示す回路図である。 図１５の高周波半導体スイッチ回路の真理値表である。 図１７は従来の高周波半導体スイッチ回路の構成例３を示す回路図である。 図１８は図１７のインバータ回路の構成例を示す回路図である。 図１９は従来の高周波半導体スイッチ回路の構成例４を示す回路図である。
　以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
　（実施の形態１）
　[高周波半導体スイッチ回路の構成]
　図１は本発明の実施の形態１に係る高周波半導体スイッチ回路の構成例を示す回路図である。
　図１の高周波半導体スイッチ回路は、例えば入力された高周波信号の出力経路を切り替えるアンテナスイッチ(antenna switch)に使用される、高周波用ＳＰ３Ｔスイッチであり、共通入出力端子１０１、個別入出力端子１０２、個別入出力端子１０３及び個別入出力端子１０４を有する。
　共通入出力端子１０１と個別入出力端子１０２の間に経路切替用ＦＥＴ段１０８が接続され、共通入出力端子１０１と個別入出力端子１０３の間に経路切替用ＦＥＴ段１０９が接続され、共通入出力端子１０１と個別入出力端子１０４の間に経路切替用ＦＥＴ段１１０が接続されている。そして、３組の経路切替用ＦＥＴ段１０８～１１０をオン又はオフすることで、共通入出力端子１０１から個別入出力端子１０２～１０３に至る高周波信号経路を切り換え可能となるように構成されている。３組の経路切替用ＦＥＴ段１０８～１１０はＭＯＳＦＥＴで構成されている。制御端子１０５からゲート抵抗１１４を介して経路切替用ＦＥＴ段１０８のゲートに対しオンオフに必要なゲート電圧を印加することができ、制御端子１０６からゲート抵抗１１５を介して経路切替用ＦＥＴ段１０９のゲートに対しオンオフに必要なゲート電圧を印加することができ、制御端子１０７からゲート抵抗１１６を介して経路切替用ＦＥＴ段１１０のゲートに対しオンオフするために必要なゲート電圧を印加することができる。
　個別入出力端子１０２とグランドとの間にシャント(shunt)用ＦＥＴ段１１１が接続され、個別入出力端子１０３とグランドとの間にシャント用ＦＥＴ段１１２が接続され、個別入出力端子１０４とグランドとの間にシャント用ＦＥＴ段１１３が接続されている。３組のシャント用ＦＥＴ段１１１～１１３は、自身と対応する３組の経路切替用ＦＥＴ段１０８～１１０と相補的にオンオフするように構成されており、これにより高アイソレーション特性が実現されている。３組のシャント用ＦＥＴ段１１１～１１３はＭＯＳＦＥＴで構成されている。３組のシャント用ＦＥＴ段１１１～１１３のゲート電圧を制御することで、３組のシャント用ＦＥＴ段１１１～１１３はオン又はオフする。
　制御端子１０７にはＰＮ接合ダイオード１２６と反転制御スイッチ１３２が接続され、制御端子１０６にはＰＮ接合ダイオード１２７と反転制御スイッチ１３３が接続されている。反転制御スイッチ１３２，１３３の出力端は短絡されており、その短絡点はゲート抵抗１１７を介してシャント用ＦＥＴ段１１１のゲートに接続されるとともに、グランド抵抗１３８を介してグランドに接続されている。ＰＮ接合ダイオード１２６は、そのアノード側が制御端子１０７と接続され、そのカソード側が反転制御スイッチ１３２と接続されている。ＰＮ接合ダイオード１２７は、そのアノード側が制御端子１０６と接続され、そのカソード側が反転制御スイッチ１３３と接続されている。
　ここで、反転制御スイッチ１３２，１３３とは、制御電圧がＬｏｗレベルであればオンとなり、制御電圧がＨｉｇｈレベルであればオフとなるように、制御電圧の論理レベルに対して反転したオンオフ動作を行うスイッチのことを指しており、例えば後述のＰＭＯＳＦＥＴなどが該当する。反転制御スイッチ１３２，１３３は共に制御端子１０５に印加される制御電圧で導通及び遮断制御される。
　制御端子１０７にはＰＮ接合ダイオード１２８と反転制御スイッチ１３４が接続され、制御端子１０５にはＰＮ接合ダイオード１２９と反転制御スイッチ１３５が接続されている。反転制御スイッチ１３４，１３５の出力端は短絡されており、その短絡点は、ゲート抵抗１１８を介してシャント用ＦＥＴ段１１２のゲートに接続されるとともに、グランド抵抗１３９を介してグランドに接続されている。ＰＮ接合ダイオード１２８は、そのアノード側が制御端子１０７と接続され、そのカソード側が反転制御スイッチ１３４と接続されている。ＰＮ接合ダイオード１２９は、そのアノード側が制御端子１０５と接続され、そのカソード側が反転制御スイッチ１３５と接続されている。反転制御スイッチ１３４，１３５は共に制御端子１０６に印加される制御電圧で導通及び遮断制御される。
　制御端子１０６にはＰＮ接合ダイオード１３０と反転制御スイッチ１３６が接続され、制御端子１０５にはＰＮ接合ダイオード１３１と反転制御スイッチ１３７が接続されている。反転制御スイッチ１３６，１３７のグランド側の出力端は短絡されており、その短絡点は、ゲート抵抗１１９を介してシャント用ＦＥＴ段１１３のゲートに接続されるとともに、グランド抵抗１４０を介してグランドに接続されている。ＰＮ接合ダイオード１３０は、そのアノード側が制御端子１０６と接続され、そのカソード側が反転制御スイッチ１３６と接続されている。ＰＮ接合ダイオード１３１は、そのアノード側が制御端子１０５と接続され、そのカソード側が反転制御スイッチ１３７と接続されている。反転制御スイッチ１３６，１３７は共に制御端子１０７に印加される制御電圧で導通及び遮断制御される。
　３組の経路切替用ＦＥＴ段１０８～１１０の各ドレイン－ソース間には短絡抵抗１２０～１２２が接続されており、３組のシャント用ＦＥＴ段１１１～１１３の各ドレイン－ソース間には短絡抵抗１２３～１２５が接続されており、３組の経路切替用ＦＥＴ段１０８～１１０、及び３組のシャント用ＦＥＴ段１１１～１１３のドレイン－ソース間を同電位にしている。なお、短絡抵抗１２０～１２２及び短絡抵抗１２３～１２５は１つのみ具備する場合若しくは全部無い場合も想定される。
　[ダイオードスイッチロジック回路の動作]
　図１のＰＮ接合ダイオード１２６～１３１、反転制御スイッチ１３２～１３７及びグランド抵抗１３８～１４０は、ダイオードスイッチロジック(diode-switch logic)回路１００を構成している。ダイオードスイッチロジック回路１００は、図２の真理値表のように動作する。
詳述すると、ダイオードスイッチロジック回路１００は、共通入出力端子１０１と３つの個別入出力端子１０２～１０４それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ且つ残りを遮断させるべく３つの制御端子１０５～１０７それぞれに入力された制御電圧を、３組の経路切替用ＦＥＴ段１０８～１１０それぞれのゲートにゲート抵抗１１４～１１６を介して印加させる。また、３つの制御端子１０５～１０７それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、３組のシャント用ＦＥＴ段１１１～１１２のゲートにゲート抵抗１１７～１１９を介して印加させる。なお、論理合成電圧は、シャント用ＦＥＴ段１１１～１１３のうち出力対象とする１組のシャント用ＦＥＴ段に印加される制御電圧の否定（ＮＯＴ）と、該１組のシャント用ＦＥＴ段以外である残りの組のシャント用ＦＥＴ段それぞれに印加される制御電圧の論理和（ＯＲ）と、の論理積（ＡＮＤ）で生成される。
　例えば、３つの制御端子１０５～１０７それぞれに入力された制御電圧が、Ｈｉｇｈレベル、Ｌｏｗレベル、Ｌｏｗレベルであるものとする。この場合、経路切替用ＦＥＴ段１０８が導通状態となり、経路切替用ＦＥＴ段１０９，１１０がそれぞれ遮断状態となる。つまり、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路が導通状態（ＯＮ）となり、共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路が遮断状態（ＯＦＦ）となり、共通入出力端子１０１と個別入出力端子１０４との間の高周波信号経路が遮断状態（ＯＦＦ）となる。
　また、シャント用ＦＥＴ段１１１のゲートに印加されるゲート電圧は、ダイオードスイッチロジック回路１００のうちダイオード１２６，１２７及び反転制御スイッチ１３２，１３３及びグランド抵抗１３８によって構成される第１のロジック部で生成される。即ち、シャント用ＦＥＴ段１１１に対応する制御端子１０５に入力された制御電圧はＨｉｇｈレベルのため、反転制御スイッチ１３２，１３３は遮断する。従って、シャント用ＦＥＴ段１１１のゲート電圧は、ゲート抵抗１１７及びグランド抵抗１３８を介してグランド電圧（Ｌｏｗレベル）となり、シャント用ＦＥＴ段１１１は遮断する。
換言すると、制御端子１０５の制御電圧（Ｈｉｇｈレベル）の否定（ＮＯＴ）であるＬｏｗレベルと、制御端子１０５以外の残りの制御端子１０６，１０７の制御電圧（Ｌｏｗレベル、Ｌｏｗレベル）の論理和（ＯＲ）であるＬｏｗレベルと、の論理積（ＡＮＤ）はＬｏｗレベルであり、このＬｏｗレベルの論理合成電圧がシャント用ＦＥＴ段１１１のゲートにゲート抵抗１１７を介して印加される。かかる論理を実現するように、上記の第１のロジック部が構成されている。
　また、シャント用ＦＥＴ段１１２のゲートに印加されるゲート電圧は、ダイオードスイッチロジック回路１００のうちダイオード１２８，１２９及び反転制御スイッチ１３４，１３５及びグランド抵抗１３９によって構成される第２のロジック部で生成される。即ち、シャント用ＦＥＴ段１１２に対応する制御端子１０６に入力された制御電圧はＬｏｗレベルのため、反転制御スイッチ１３４，１３５は導通する。従って、シャント用ＦＥＴ段１１２のゲート電圧は、制御端子１０５の制御電圧からダイオード１２９の順方向電圧を降下した電圧（Ｈｉｇｈレベル）となる。
　換言すると、制御端子１０６の制御電圧（Ｌｏｗレベル）の否定（ＮＯＴ）であるＨｉｇｈレベルと、制御端子１０６以外の残りの制御端子１０５，１０７の制御電圧（Ｈｉｇｈレベル、Ｌｏｗレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）はＨｉｇｈレベルであり、このＨｉｇｈレベルの論理合成電圧がシャント用ＦＥＴ段１１２のゲートにゲート抵抗１１８を介して印加される。かかる論理を実現するように、上記の第２のロジック部が構成されている。
　また、シャント用ＦＥＴ段１１３のゲートに印加されるゲート電圧は、ダイオードスイッチロジック回路１００のうちダイオード１３０，１３１及び反転制御スイッチ１３６，１３７及びグランド抵抗１４０によって構成される第３のロジック部で生成される。即ち、シャント用ＦＥＴ段１１３に対応する制御端子１０７に入力された制御電圧はＬｏｗレベルのため、反転制御スイッチ１３６，１３７は導通する。従って、シャント用ＦＥＴ段１１３のゲート電圧は、制御端子１０５の制御電圧からダイオード１３１の順方向電圧を降下した電圧（Ｈｉｇｈレベル）となる。
　換言すると、制御端子１０７の制御電圧（Ｌｏｗレベル）の否定（ＮＯＴ）であるＨｉｇｈレベルと、制御端子１０７以外の残りの制御端子１０５，１０６の制御電圧（Ｈｉｇｈレベル、Ｌｏｗレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）はＨｉｇｈレベルであり、このＨｉｇｈレベルの論理合成電圧がシャント用ＦＥＴ段１１３のゲートにゲート抵抗１１９を介して印加される。かかる論理を実現するように、上記の第３のロジック部が構成されている。
　図２の３つの制御端子１０５～１０７それぞれに入力された制御電圧のその他の組合せの場合についても上記と同様に説明する。
 [ＰＮ接合ダイオードの作製方法]
　図３Ａ、３Ｂ、３Ｃは、ダイオードスイッチロジック回路１００に含まれるＰＮ接合ダイオード１２６～１３１をＳＯＳ又はＳＯＩ基板上に作製する方法を説明するための図である。
　図３Ｂ、図３Ｃにおいて、２０１がダイオードのアノード側の配線、２０２がカソード側の配線であり、ゲート２０３はコンタクト２０４を介してカソード側の配線２０２と接続されている。アノード側の配線２０１はシリコン基板内のＰ＋領域２０５に接続されており、カソード側の配線２０２はシリコン基板内のＮ＋領域２０６に接続されている。ゲート２０３直下の基板内はＮ－領域２０７となっており、このＮ－領域２０７を介してＰ＋領域２０５とＮ＋領域２０６が連設されている。Ｐ＋領域２０５とＮ－領域２０７がＰＮ接合となり、この部分がダイオードの特性を示している。
　このように、ＳＯＳ又はＳＯＩ基板上においては、通常のＭＯＳＦＥＴと同じ作成過程でダイオードも容易に作製することが可能である。
 [高周波半導体スイッチ回路の詳細な動作例１]
　図１の高周波半導体スイッチ回路の動作例１として、３本の高周波信号経路のうちの１つを導通状態にする場合を説明する。
　以下では、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路が遮断状態、共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路が遮断状態、共通入出力端子１０１と個別入出力端子１０４との間の高周波信号経路が導通状態の場合を想定する。
　この場合、制御端子１０７に印加される制御電圧がＨｉｇｈレベルであり、制御端子１０５，１０６に印加される制御電圧がＬｏｗレベルである。従って、経路切替用ＦＥＴ段１０８，１０９は遮断状態となり、経路切替用ＦＥＴ段１１０は導通状態となる。また、反転制御スイッチ１３２，１３３は導通状態となる。
　制御端子１０７にＰＮ接合ダイオード１２６の順方向電圧を超える制御電圧が印加されると、ＰＮ接合ダイオード１２６がオンとなり、ＰＮ接合ダイオード１２６のカソード側は制御端子１０７に印加された制御電圧からＰＮ接合ダイオード１２６の順方向電圧分降下した電圧で保持される。そして、この保持された電圧が反転制御スイッチ１３２及びゲート抵抗１１７を介してシャント用ＦＥＴ段１１１のゲートに印加される。例えば、ＰＮ接合ダイオード１２６がシリコン基板に形成されるＰＮ接合ダイオードの場合には、ダイオード１個あたり約０．６Ｖの順方向電圧が発生する。従って、制御端子１０７に印加された制御電圧が約３Ｖ（Ｈｉｇｈレベル）のとき、シャント用ＦＥＴ段１１１のゲート電圧はピンチオフ電圧よりも十分に高い約２．４Ｖ（＝３－０．６）となるため、シャント用ＦＥＴ段１１１は導通状態となる。
　制御端子１０６に印加される制御電圧はＬｏｗレベルのため、ＰＮ接合ダイオード１２７のアノード側はＬｏｗレベルの電位となり、ＰＮ接合ダイオード１２７のカソード側はＰＮ接合ダイオード１２６のカソード側で発生している電位とほぼ同電位となる。また、制御端子１０６に印加される制御電圧がＬｏｗレベルのため、反転制御スイッチ１３４、１３５は導通状態となる。
　制御端子１０７にＰＮ接合ダイオード１２８の順方向電圧を超える制御電圧が印加されると、ＰＮ接合ダイオード１２８がオンとなり、ＰＮ接合ダイオード１２８のカソード側は制御端子１０７に印加された制御電圧からダイオードの順方向電圧分降下した電圧で保持され、この保持された電圧が反転制御スイッチ１３４、ゲート抵抗１１８を介してシャント用ＦＥＴ段１１２のゲートに印加される。例えば、制御端子１０７に印加された制御電圧が約３Ｖ（Ｈｉｇｈレベル）のとき、シャント用ＦＥＴ段１１２のゲート電圧はピンチオフ電圧よりも十分に高い約２．４Ｖとなり、シャント用ＦＥＴ段１１２は導通状態となる。
　制御端子１０５はＬｏｗレベルが印加されているため、ＰＮ接合ダイオード１２９のアノード側はＬｏｗレベル、カソード側は、ＰＮ接合ダイオード１２８のカソード側で発生している電位とほぼ同電位となる。次に、制御端子１０７がＨｉｇｈレベルのため、反転制御スイッチ１３６、１３７は遮断状態となり、シャント用ＦＥＴ段１１３のゲートはゲート抵抗１１９、１４０を介してグランドに接続される。従って、ピンチオフ電圧よりも十分に低いためシャント用ＦＥＴ段１１３は遮断状態となる。
　上記の動作を図２の真理値表に従って説明する。
　シャント用ＦＥＴ段１１１のゲート電圧は、制御端子１０５の制御電圧（Ｌｏｗレベル）の否定（ＮＯＴ）であるＨｉｇｈレベルと、制御端子１０５以外の残りの制御端子１０６，１０７の制御電圧（Ｌｏｗレベル，Ｈｉｇｈレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）であるＨｉｇｈレベルとなる。従って、経路切替用ＦＥＴ段１０８が遮断状態となる一方で、経路切替用ＦＥＴ段１０８に対応するシャント用ＦＥＴ段１１１は導通状態となる。
　シャント用ＦＥＴ段１１２のゲート電圧は、制御端子１０６の制御電圧（Ｌｏｗレベル）の否定（ＮＯＴ）であるＨｉｇｈレベルと、制御端子１０６以外の残りの制御端子１０５，１０７の制御電圧（Ｌｏｗレベル，Ｈｉｇｈレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）であるＨｉｇｈレベルとなる。従って、経路切替用ＦＥＴ段１０９が遮断状態となる一方で、経路切替用ＦＥＴ段１０９に対応するシャント用ＦＥＴ段１１２は導通状態となる。
　シャント用ＦＥＴ段１１３のゲート電圧は、制御端子１０７の制御電圧（Ｈｉｇｈレベル）の否定（ＮＯＴ）であるＬｏｗレベルと、制御端子１０７以外の残りの制御端子１０５，１０６の制御電圧（Ｌｏｗレベル，Ｌｏｗレベル）の論理和（ＯＲ）であるＬｏｗレベルと、の論理積（ＡＮＤ）であるＬｏｗレベルとなる。従って、経路切替用ＦＥＴ段１１０が導通状態となる一方で、経路切替用ＦＥＴ段１１０に対応するシャント用ＦＥＴ段１１３は遮断状態となる。
　[高周波半導体スイッチ回路の詳細な動作例２]
　次に、図１の高周波半導体スイッチ回路の詳細な動作例２として、３本の高周波信号経路のうちの２つ以上を導通状態にする場合を説明する
　例えば、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路が遮断状態、共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路が導通状態、共通入出力端子１０１と個別入出力端子１０４との間の高周波信号経路が導通状態のときを想定する。
　この場合、制御端子１０５に印加された制御電圧がＬｏｗレベル、制御端子１０６，１０７に印加された制御電圧がＨｉｇｈレベルである。このとき、経路切替用ＦＥＴ段１０８は遮断状態となり、経路切替用ＦＥＴ段１０９、１１０は導通状態となる。また、反転制御スイッチ１３２、１３３は導通状態となる。
　制御端子１０７にＰＮ接合ダイオード１２６の順方向電圧を超える制御電圧（Ｈｉｇｈレベル）が印加され、ＰＮ接合ダイオード１２６がオンとなり、ＰＮ接合ダイオード１２６のカソード側は制御端子１０７に印加された制御電圧（Ｈｉｇｈレベル）からダイオードの順方向電圧分降下した電圧で保持され、この保持された電圧が反転制御スイッチ１３２、ゲート抵抗１１７を介してシャント用ＦＥＴ段１１１のゲートに印加される。例えば、制御端子１０７に印加された制御電圧が約３Ｖ（Ｈｉｇｈレベル）のとき、シャント用ＦＥＴ段１１１のゲート電圧はピンチオフ電圧よりも十分に高い約２．４Ｖ（Ｈｉｇｈレベル）となる。
　制御端子１０６にＰＮ接合ダイオード１２７の順方向電圧を超える制御電圧（Ｈｉｇｈレベル）が印加され、ＰＮ接合ダイオード１２７がオンとなり、ＰＮ接合ダイオード１２７のカソードは制御端子１０６に印加された制御電圧からダイオードの順方向電圧分降下した電圧で保持され、この保持された電圧が反転制御スイッチ１３３、ゲート抵抗１１７を介してシャント用ＦＥＴ段１１１のゲートに印加される。例えば、制御端子１０６に印加された制御電圧が約３Ｖ（Ｈｉｇｈレベル）のとき、シャント用ＦＥＴ段１１１のゲート電圧はピンチオフ電圧よりも十分に高い約２．４Ｖ（Ｈｉｇｈレベル）となる。
　上記のように、制御端子１０６及び制御端子１０７が同時にＨｉｇｈレベルとなる場合であっても、ＰＮ接合ダイオード１２６及び１２７で発生する順方向電圧は保持されるため、シャント用ＦＥＴ段１１１のゲート電圧はほぼ一定となる。従って、シャント用ＦＥＴ段１１１は導通状態となる。
　制御端子１０６に印加された制御電圧がＨｉｇｈレベルのため、反転制御スイッチ１３４、１３５は遮断状態となり、シャント用ＦＥＴ段１１２のゲートはゲート抵抗１１８、１３９を介してグランドに接続される。従って、シャント用ＦＥＴ段１１２のゲート電圧はピンチオフ電圧よりも十分に低いため、シャント用ＦＥＴ段１１２は遮断状態となる。
　制御端子１０７に印加された制御電圧がＨｉｇｈレベルのため、反転制御スイッチ１３６、１３７は遮断状態となり、シャント用ＦＥＴ段１１３のゲートはゲート抵抗１１９、１４０を介してグランドに接続される。従って、シャント用ＦＥＴ段１１３のゲート電圧はピンチオフ電圧よりも十分に低いため、シャント用ＦＥＴ段１１３は遮断状態となる。
　上記の動作を図２の真理値表に従って説明する。
シャント用ＦＥＴ段１１１のゲート電圧は、制御端子１０５の制御電圧（Ｌｏｗレベル）の否定（ＮＯＴ）であるＨｉｇｈレベルと、制御端子１０５以外の残りの制御端子１０６，１０７の制御電圧（Ｈｉｇｈレベル，Ｈｉｇｈレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）であるＨｉｇｈレベルとなる。従って、経路切替用ＦＥＴ段１０８が遮断状態となる一方で、経路切替用ＦＥＴ段１０８に対応するシャント用ＦＥＴ段１１１は導通状態となる。
　シャント用ＦＥＴ段１１２のゲート電圧は、制御端子１０６の制御電圧（Ｈｉｇｈレベル）の否定（ＮＯＴ）であるＬｏｗレベルと、制御端子１０６以外の残りの制御端子１０５，１０７の制御電圧（Ｌｏｗレベル，Ｈｉｇｈレベル）の論理和（ＯＲ）であるＨｉｇｈレベルと、の論理積（ＡＮＤ）であるＬｏｗレベルとなる。従って、経路切替用ＦＥＴ段１０９が遮断状態となる一方で、経路切替用ＦＥＴ段１０９に対応するシャント用ＦＥＴ段１１２は遮断状態となる。
　シャント用ＦＥＴ段１１３のゲート電圧は、制御端子１０７の制御電圧（Ｈｉｇｈレベル）の否定（ＮＯＴ）であるＬｏｗレベルと、制御端子１０７以外の残りの制御端子１０５，１０６の制御電圧（Ｌｏｗレベル，Ｌｏｗレベル）の論理和（ＯＲ）であるＬｏｗレベルと、の論理積（ＡＮＤ）であるＬｏｗレベルとなる。従って、経路切替用ＦＥＴ段１１０が導通状態となる一方で、経路切替用ＦＥＴ段１１０に対応するシャント用ＦＥＴ段１１３は遮断状態となる。
　上記と同様に、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路、共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路、共通入出力端子１０１と個別入出力端子１０４との間の高周波信号経路のうちの少なくともいずれか１つを導通状態にする場合についても、図２の真理値表に従って、３組の経路切替用ＦＥＴ段１０８～１１０及び３組のシャント用ＦＥＴ段１１１～１１３を正常に導通及び遮断することができる。
　本実施の形態に係る高周波半導体スイッチ回路では、従来の高周波半導体スイッチ回路と比較して以下のような相違がある。
　図１４に示す従来の構成例１では、シャント用ＦＥＴが存在しないため、挿入損失を劣化させることなく、アイソレーション特性を向上させることが難しい。
　図１５に示す従来の構成例２では、アイソレーション特性を向上させるため、６系統の制御端子が必要である。
　図１７に示す従来の構成例３では、インバータ回路１３２６～１３２８を用いてシャント用ＦＥＴ段を構成する各シャント用ＦＥＴのゲート電圧を生成していたため、インバータ回路１３２６～１３２８を動作させるための電源端子１３０８が必要であった。
　図１９に示す従来の構成例４では、２つ以上の高周波信号経路を同時に導通状態にすることができなかった。
　これらに対し、本実施の形態に係る高周波半導体スイッチ回路では、図１７に示すような電源端子１３０８を追加することなく、３系統の制御端子（１３０５～１３０７）のみで６つのＦＥＴ（１０８～１１３）の制御が可能となり、さらに、２つ以上の高周波信号経路を同時に導通状態にすることが可能となった。
　図４は、本実施の形態と図１４の従来の構成例１の場合とを対比させた、通過損失とアイソレーションの特性を示すグラフである。なお、実線が本実施の形態の場合を表しており、点線が図１４の従来の構成例１の場合を表している。このグラフにより、本実施の形態によれば、端子数を増やすことなく、また２つ以上のスイッチを同時にオンさせる機能を削減させることなく、通過損失の値を従来の構成例１から劣化させること無しに、アイソレーション特性を１０ｄＢ以上改善可能となったことが分かる。
　以上、本実施の形態によれば、ダイオードスイッチロジック回路１００により、３つ以上の制御端子１０５～１０７それぞれに入力された３つ以上の制御電圧を論理合成する。これにより、アイソレーション確保用の１組以上のシャント用ＦＥＴ段１１１～１１３を、３組以上の経路切替用ＦＥＴ段１０８～１１０の各ゲートに印加される３つ以上の制御電圧に基づいて制御することができる。つまり、３組以上の経路切替用ＦＥＴ段１０８～１１０の各ゲートに印加される制御電圧を利用して、１組以上のシャント用ＦＥＴ段１１１～１１３のゲート電圧を調達できるので、この目的のために電源端子を含む電源回路とその配線とが不要となる。これにより、高周波半導体スイッチ回路、ひいてはこれを搭載するモバイル通信機器の小型化、低消費電力化に貢献できる。さらに、従来の構成例４では不可能であった同時に２組以上の経路切替用ＦＥＴ段１０８～１１０を導通状態にすることが可能となり、低挿入損失、高アイソレーション、低歪といった良好な特性を維持しつつ、高機能な高周波スイッチ回路を実現することができる。
　 [変形例１]
　図５は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例１を示す回路図である。図５の高周波半導体スイッチ回路では、図１に示した反転制御スイッチ１３２～１３７として、ＳＯＳ又はＳＯＩ半導体基板上で作成したＰＭＯＳＦＥＴ３３２～３３７を用いている。
　ＰＭＯＳＦＥＴ３３２は、そのドレインがＰＮ接合ダイオード１２６のカソード側に接続され、そのゲートが制御端子１０５に接続され、そのソースがゲート抵抗１１７を介してシャント用ＦＥＴ段１１１に接続されている。ＰＭＯＳＦＥＴ３３３は、そのドレインがＰＮ接合ダイオード１２７のカソード側に接続され、そのゲートが制御端子１０５に接続され、そのソースがゲート抵抗１１７を介してシャント用ＦＥＴ段１１１に接続されている。
　ＰＭＯＳＦＥＴ３３４は、そのドレインがＰＮ接合ダイオード１２８のカソード側に接続され、そのゲートが制御端子１０６に接続され、そのソースがゲート抵抗１１８を介してシャント用ＦＥＴ段１１２に接続されている。ＰＭＯＳＦＥＴ３３５は、そのドレインがＰＮ接合ダイオード１２９のカソード側に接続され、そのゲートが制御端子１０６に接続され、そのソースがゲート抵抗１１８を介してシャント用ＦＥＴ段１１２に接続されている。
　ＰＭＯＳＦＥＴ３３６は、そのドレインがＰＮ接合ダイオード１３０のカソード側に接続され、そのゲートは制御端子１０７に接続され、そのソースがゲート抵抗１１９を介してシャント用ＦＥＴ段１１３に接続されている。ＰＭＯＳＦＥＴ３３７は、そのドレインがＰＮ接合ダイオード１３１のカソード側に接続され、そのゲートが制御端子１０７に接続され、そのソースがゲート抵抗１１９を介してシャント用ＦＥＴ段１１３に接続されている。
　ＰＭＯＳＦＥＴ３３２～３３７のボディ電位はフローティングとしている。通常の比抵抗（電気抵抗率）の低いシリコン基板上のＰＭＯＳＦＥＴでは、ラッチアップ防止のため、ボディ電位を回路内の最も高い電位、例えば電源端子に接続する必要がある。しかし、絶縁体に近い程に比抵抗の高いＳＯＳ又はＳＯＩ基板上に形成されたＰＭＯＳＦＥＴの場合では、素子毎が完全分離されているため、ボディ電位をフローティング状態にしておいて問題がない。
　このように、ＰＭＯＳＦＥＴを用いることで、ラッチアップ防止のために新たな電源端子を設けることなく、制御電圧がＨｉｇｈレベルのときはオフ状態となり、Ｌｏｗレベルのときはオン状態となるような反転制御スイッチを容易に実現できる。
　[変形例２]
　図６は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例２を示す回路図である。図６の高周波半導体スイッチ回路では、図５で示したＰＮ接合ダイオード１２６～１３１を、ダイオード接続されたＮＭＯＳＦＥＴ４２６～４３１により形成している。
　ＮＭＯＳＦＥＴ４２６は、そのゲートとそのドレインとが短絡して制御端子１０７に接続され、そのソースがＰＭＯＳＦＥＴ３３２のドレインに接続されている。ＮＭＯＳＦＥＴ４２７は、そのゲートとそのドレインとが短絡して制御端子１０６に接続され、そのソースがＰＭＯＳＦＥＴ３３３のドレインに接続されている。
　ＮＭＯＳＦＥＴ４２８は、そのゲートとそのドレインとが短絡して制御端子１０７に接続され、そのソースがＰＭＯＳＦＥＴ３３４のドレインに接続されている。ＮＭＯＳＦＥＴ４２９は、そのゲートとそのドレインとが短絡して制御端子１０５に接続され、そのソースがＰＭＯＳＦＥＴ３３５のドレインに接続されている。
　ＮＭＯＳＦＥＴ４３０は、そのゲートとそのドレインとが短絡して制御端子１０６に接続され、そのソースがＰＭＯＳＦＥＴ３３６のドレインに接続されている。ＮＭＯＳＦＥＴ４３１は、そのゲートとそのドレインとが短絡して制御端子１０５に接続され、そのソースがＰＭＯＳＦＥＴ３３７のドレインに接続されている。
　ＮＭＯＳＦＥＴは、上記のようにゲートとドレインとを短絡（ダイオード接続）することで、一般にダイオードと同じように動作する。一般に、ダイオードがシリコン基板に形成されるＰＮ接合ダイオードの場合には、ダイオード１個あたり約０．６Ｖの順方向電圧が発生する。これに対して、ダイオード接続されたＭＯＳＦＥＴの場合、ＮＭＯＳＦＥＴのゲート長、ゲート幅、ピンチオフ電圧を調整することにより、順方向電圧を制御可能である。例えば、ゲート長０．２５μｍ、ピンチオフ電圧０．３ＶのＮＭＯＳＦＥＴにおいては、順方向電圧は０．３Ｖ～０．６Ｖとなり、ＰＮ接合ダイオードよりも電圧降下を小さくすることが可能である。その結果、シャントスイッチ要素のゲート電極に与える電圧を高くすることができ、アイソレーション特性にとって有効となる。
　[変形例３]
　図７は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例３を示す回路図である。図７の高周波半導体スイッチ回路では、図５のダイオードスイッチロジック回路１００のＰＮ接合ダイオードの個数が６個から３個に減少し、代わりにＮＭＯＳＦＥＴ５４１～５４６が追加されている。
　ダイオード５２６は、そのアノード側は制御端子１０７に接続され、そのカソード側はＰＭＯＳＦＥＴ３３２のドレインとＰＭＯＳＦＥＴ３３４のドレインに接続されている。ダイオード５２７は、そのアノード側は制御端子１０６に接続され、カソード側はＰＭＯＳＦＥＴ３３３のドレインとＰＭＯＳＦＥＴ３３６のドレインに接続されている。ダイオード５２８は、そのアノード側は制御端子１０５に接続され、カソード側はＰＭＯＳＦＥＴ３３５のドレインとＰＭＯＳＦＥＴ３３７のドレインに接続されている。
　ＰＭＯＳＦＥＴ３３２～３３７のソースは、それぞれ、ＮＭＯＳＦＥＴ５４１～５４６のドレインに接続されている。ＮＭＯＳＦＥＴ５４１，５４２のソースは短絡してゲート抵抗１１７を介してシャント用ＦＥＴ段１１１に接続されている。ＮＭＯＳＦＥＴ５４３、５４４のソースは短絡してゲート抵抗１１８を介してシャント用ＦＥＴ段１１２に接続されており、ＮＭＯＳＦＥＴ５４５、５４６のソースは短絡してゲート抵抗１１９を介してシャント用ＦＥＴ段１１３に接続されている。ＮＭＯＳＦＥＴ５４１のゲートは制御端子１０７に接続され、ＮＭＯＳＦＥＴ５４２のゲートは制御端子１０６に接続されている。ＮＭＯＳＦＥＴ５４３のゲートは制御端子１０７に接続され、ＮＭＯＳＦＥＴ５４４のゲートは制御端子１０５に接続されている。ＮＭＯＳＦＥＴ５４５のゲートは制御端子１０６に接続され、ＮＭＯＳＦＥＴ５４６のゲートは制御端子１０５に接続されている。
　上記のような回路構成であっても、図２に示す真理値表と同じ論理を示す高周波半導体スイッチ回路を実現可能である。
　[変形例４]
　図８は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例４を示す回路図である。図８の高周波半導体スイッチ回路は、図５の構成を１入力４出力のＳＰ４Ｔ（Ｓｉｎｇｌｅ－Ｐｏｌｅ　Ｆｏｕｒ－Ｔｈｒｏｗ)スイッチに適用した場合を表している。
　図８において、６０１は共通入出力端子を示し、６０２～６０５はそれぞれ個別入出力端子を示し、６０６～６０９はそれぞれ制御端子を示す。
　６１０～６１３はそれぞれ経路切替用ＦＥＴ段を示し、６１４～６１７はそれぞれシャント用ＦＥＴ段を示し、６１８～６２５はそれぞれゲート抵抗を示し、６２６～６３３はそれぞれ短絡抵抗を示す。また、ダイオード６３４～６４５、ＰＭＯＳＦＥＴ６４６～６５７でダイオードスイッチロジック回路１００を形成している。６５８～６６１はＰＭＯＳＦＥＴ６４６～６５７のソースとグランド間に挿入されるグランド抵抗を示す。
　上記のように、本実施の形態は、高周波半導体スイッチ回路の例として１入力３出力のＳＰ３Ｔスイッチに限定されず、ＳＰ４Ｔスイッチなどの広範囲の多入力多出力型の高周波半導体スイッチ回路に適用できる。
　[変形例５]
　図９は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例５を示す回路図である。　図９の高周波半導体スイッチ回路は、図５の構成において１つの高周波信号経路のみにアイソレーション確保用のシャント用ＦＥＴ段を接続したＳＰ３Ｔスイッチの場合を表している。つまり、上記の実施の形態では高周波信号経路それぞれにシャント用ＦＥＴ段を接続していたが、特定の高周波信号経路にシャント用ＦＥＴ段が接続される場合にも適用される。
　[変形例６]
　図１０は本発明の実施の形態１に係る高周波半導体スイッチ回路の変形例６を示す回路図である。図１０の高周波半導体スイッチ回路では、図５の構成において４つのＭＯＳＦＥＴを直列接続して４段の経路切替用ＦＥＴ段及びシャント用ＦＥＴ段が構成される場合を表している。つまり、上記の実施の形態では、各高周波信号経路に設けられた経路切替用ＦＥＴ段及びシャント用ＦＥＴ段を構成するＭＯＳＦＥＴが１つの場合を例示したが、２つ以上のＭＯＳＦＥＴを直列接続する場合にも適用される。このように、複数のＭＯＳＦＥＴを直列接続して経路切替用ＦＥＴ段及びシャント用ＦＥＴ段が構成されることによって、アイソレーション特性や耐圧の向上が図られる。
　（実施の形態２）
　[高周波半導体スイッチ回路の構成]
　図１１は本発明の実施の形態２に係る高周波半導体スイッチ回路の構成例を示す回路図である。
　図１１の高周波半導体スイッチ回路は、共通入出力端子１０１、３組の個別入出力端子１０２～１０４、３組の制御端子１０５～１０７、３組の経路切替用ＦＥＴ段１０８～１１０、３組のシャント用ＦＥＴ段１１１～１１３、ゲート抵抗１１４～１１６、ゲート抵抗１１７～１１９、短絡抵抗１２０～１２２、短絡抵抗１２３～１２５、ＰＮ接合ダイオード１２６～１３１、ＰＭＯＳＦＥＴ３３２～３３７、グランド抵抗１３８～１４０を備えている。これらの構成は、図５の高周波半導体スイッチ回路と同じである。
　ＰＭＯＳＦＥＴ３３２のドレインとＰＭＯＳＦＥＴ３３３のドレインとの短絡点は、グランド抵抗１３８及びゲート抵抗１１７のみならず、経路切替用ＦＥＴ段１０８のソース並びに短絡抵抗１２０を介して経路切替用ＦＥＴ段１０８のドレインにも接続されている。
　ＰＭＯＳＦＥＴ３３４のドレインとＰＭＯＳＦＥＴ３３５とのドレインとの短絡点は、グランド抵抗１３９、ゲート抵抗１１８のみならず、経路切替用ＦＥＴ段１０９のソース並びに短絡抵抗１２１を介して経路切替用ＦＥＴ段１０９のドレインにも接続されている。
　ＰＭＯＳＦＥＴ３３６のドレインとＰＭＯＳＦＥＴ３３７のドレインとの短絡点は、グランド抵抗１４０、ゲート抵抗１１９のみならず、経路切替用ＦＥＴ段１１０のソース並びに短絡抵抗１２２を介して経路切替用ＦＥＴ段１１０のドレインにも接続されている。
　制御端子１０５は、シャント用ＦＥＴ段１１１のソース並びに短絡抵抗１２３を介してシャント用ＦＥＴ段１１１のドレインにも接続されている。
　制御端子１０６は、シャント用ＦＥＴ段１１２のソース並びに短絡抵抗１２４を介してシャント用ＦＥＴ段１１２のドレインにも接続されている。
　制御端子１０７は、シャント用ＦＥＴ段１１３のソース並びに短絡抵抗１２５を介してシャント用ＦＥＴ段１１３のドレインにも接続されている。
　３組の経路切替用ＦＥＴ段１０８～１１０それぞれのドレイン側及びソース側には、直流カット用キャパシタ９４１、９４２、９４５、９４６、９４９、９５０がそれぞれ設けられている。３組のシャント用ＦＥＴ段１１１～１１３それぞれのドレイン側及びソース側には直流カット用キャパシタ９４３、９４４、９４７、９４８、９５１、９５２がそれぞれ設けられている。直流カット用キャパシタ９４１～９５２は、３組の経路切替用ＦＥＴ段１０８～１１０及び３組のシャント用ＦＥＴ段１１１～１１３それぞれのドレイン又はソースに印加される電位を保持するために、直流を遮断して高周波信号を通過させる。
　[高周波半導体スイッチ回路の動作例]
　図１１の高周波半導体スイッチ回路の動作例として、３つの経路のうちのいずれか１つ以上を導通状態にする場合を例に挙げて説明する。
　ダイオードスイッチロジック回路１００は、本発明の実施の形態１と同様に、図２の真理値表に従って動作する。例えば、任意の経路切替用ＦＥＴ段（１０８～１１０）のゲート電圧がＨｉｇｈレベルのときは、それに対応するＰＭＯＳＦＥＴ（３３２～３３７）がオフするので、当該任意の経路切替用ＦＥＴ段（１０８～１１０）のソース及びドレインにはＬｏｗレベル（０Ｖ）が印加される。これにより、経路切替用ＦＥＴ段（１０８～１１０）は、０Ｖ以上の順バイアスで確実に動作可能となる。
　一方、任意の経路切替用ＦＥＴ段（１０８～１１０）のゲート電圧がＬｏｗレベル（０Ｖ）のときは、それに対応するＰＭＯＳＦＥＴ（３３２～３３７）がオンするので、当該任意の経路切替用ＦＥＴ段（１０８～１１０）のソース電圧及びドレイン電圧はＨｉｇｈレベルとなる。これにより、当該任意の経路切替用ＦＥＴ段（１０８～１１０）のソース電圧及びドレイン電圧は、当該任意の経路切替用ＦＥＴ段（１０８～１１０）に対応するＰＮ接合ダイオード（１２６～１３１）の電圧降下分を降下した電圧で固定される。これにより、当該任意の経路切替用ＦＥＴ段（１０８～１１０）（１０８～１１０）は、逆バイアスがかかり確実に遮断できる。
　以上より、本実施の形態によれば、実施の形態１の効果に加えて、３組以上の経路切替用ＦＥＴ段１０８～１１０の導通及び遮断の制御を確実に遂行することができ、遮断状態の高周波信号経路へのリークの抑制につながり、高アイソレーション、低歪といった良好な特性を有する高周波半導体スイッチ回路を提供できる。さらに、専用の電源端子を追加することなく、３組以上の経路切替用ＦＥＴ段１０８～１１０のソース電圧及びドレイン電圧を固定することが可能となり、高周波半導体スイッチ回路、ひいてはこれを搭載するモバイル通信機器の小型化、低消費電力化に貢献できる。
　[変形例]
　基本的には実施の形態１と同様の変形例を適用できる。
　例えば、図１１の構成と同じ動作を示す場合であれば、ダイオードスイッチロジック回路１００が別回路の形式でもよい。また、ＰＭＯＳＦＥＴ３３３～３３７は、反転制御スイッチでもよい。ＰＮ接合ダイオード１２６～１３１は、ダイオード接続されたＮＭＯＳＦＥＴでもよい。
　高周波スイッチ回路の例として１入力３出力のＳＰ３Ｔスイッチをあげたが、ＳＰ４Ｔスイッチなどの広範囲の多入力多出力の高周波スイッチ回路装置を構成する場合にも適用される。
　アイソレーション確保用のシャント用ＦＥＴ段を全ての高周波信号経路に接続しているが、特定の高周波信号経路にシャント用ＦＥＴ段が接続されている場合にも適用される。
　各高周波信号経路に設けられたＦＥＴの数は２段以上の場合にも適用される。
　（実施の形態３）
　[モバイル通信機器]
　図１２は本発明の実施の形態３に係る高周波半導体スイッチ回路を含むモバイル通信機器の構成例を示す模式図である。同図に示すモバイル通信機器は、アンテナＡＮＴに対して送信受信の切替えを行い、かつ大小異なる２つ以上の電力を扱う装置である。また、同図に示すモバイル通信機器は通信帯域として準マイクロ波帯を用いるものとする。
　図１２に示すモバイル通信機器は、アンテナＡＮＴに対して少なくとも高周波信号と高周波信号と高周波信号とをそれぞれスイッチングする高周波半導体スイッチ回路を備えている。具体的には、高周波信号が送信回路ＴＸ１から送信され、高周波信号及び高周波信号が受信回路ＲＸ１及び受信回路ＲＸ２において受信される。なお、高周波信号経路を構成するＭＯＳＦＥＴで大電力をとり扱う場合、遮断状態のＭＯＳＦＥＴにおいて歪を発生しやすくなる。このため、積極的に、複数のＭＯＳＦＥＴを直列接続して多段化することにより大電力の高周波信号を取り扱えるようにする。
　本実施の形態によれば、図１２に示すように、複数の高周波信号経路間で取り扱う電力が異なり、受信側の高周波信号経路が複数有する場合において、複数の受信側の高周波信号経路上に備えられた経路切替用ＦＥＴ段のうち幾つかの一部のＭＯＳＦＥＴを共通化する。これにより、従来と同などの歪特性を有するアンテナスイッチ回路をさらに小型化することが可能となる。
　[高周波半導体スイッチ回路の構成]
　図１３は本発明の実施の形態３の高周波半導体スイッチ回路の構成例を示す回路図である。例えば、高周波用ＳＰ３Ｔスイッチの共通入出力端子１０１を図１２のアンテナＡＮＴとして使用し、個別入出力端子１０２を図１２の送信回路ＴＸ１側の端子として使用し、個別入出力端子１０３を図１２の受信回路ＲＸ１側の端子として使用し、個別入出力端子１０４を図１２の受信回路ＲＸ２の側端子として使用した場合とする。
　図１３の高周波半導体スイッチ回路は、共通入出力端子１０１と、個別入出力端子１０２～１０４と、制御端子１０５～１０７と、ＰＮ接合ダイオード１２６～１３１と、ＰＭＯＳＦＥＴ３３２～３３７と、グランド抵抗１３８～１４０とを備えている。これらの構成は、図５の高周波半導体スイッチ回路と同じである。
　大電力の高周波信号を取り扱う場合の耐圧を上げるために、例えば４つの経路切替用ＦＥＴ段１０８ａ～１０８ｄを直列接続して４段の経路切替用ＦＥＴ段１０８が構成され、各ゲートにはそれぞれゲート抵抗１１４ａ～１１４ｄが接続され、各ソース－ドレイン間には短絡抵抗１２０ａ～１２０ｄが接続されている。同様に、大電力の高周波信号を取り扱う場合の耐圧を上げるために、例えば４つのシャント用ＦＥＴ段１１１ａ～１１１ｄを直列接続して４段のシャント用ＦＥＴ段１１１が構成され、各ゲートにはそれぞれゲート抵抗１１７ａ～１１７ｄが接続され、各ソース－ドレイン間には短絡抵抗１２３ａ～１２３ｄが接続されている。
　同様に、大電力の高周波信号を取り扱う場合の耐圧を上げるために、例えば２つのＭＯＳＦＥＴ１０９ａ、１０９ｂを直列接続した２段の経路切替用ＦＥＴ段１０９が構成され、かつ例えば２つのＭＯＳＦＥＴ段１１０ａ、１１０ｂを直列接続した２段の経路切替用ＦＥＴ段１１０が構成されている。なお、経路切替用ＦＥＴ段１０９及び経路切替用ＦＥＴ段１１０のドレイン側は短絡されており、その短絡点が２段の共通経路切替用ＦＥＴ段１０４４を介して共通入出力端子１０１に接続されている。経路切替用ＦＥＴ段１０９ａ、１０９ｂは、それらのゲートがゲート抵抗１１５ａ、１１５ｂと接続され、それらのソース－ドレイン間に短絡抵抗１２１ａ、１２１ｂが接続されている。経路切替用ＦＥＴ段１１０ａ、１１０ｂは、それらのゲートがゲート抵抗１１６ａ、１１６ｂが接続され、それらのソース－ドレイン間に短絡抵抗１２２ａ、１２２ｂが接続されている。
　同様に、大電力の高周波信号を取り扱う場合の耐圧を上げるために、例えば２つのシャント用ＦＥＴ段１１２ａ、１１２ｂを直列接続した２段のシャント用ＦＥＴ段１１２が構成され、かつ例えば２つのシャント用ＦＥＴ段１１３ａ、１１３ｂを直列接続した２段のシャント用ＦＥＴ段１１３が構成されている。なお、シャント用ＦＥＴ段１１２及びシャント用ＦＥＴ段１１３の各ドレインが個別入出力端子１０３、１０４に接続されている。シャント用ＦＥＴ段１１２ａ、１１２ｂは、それらのゲートがゲート抵抗１１８ａ、１１８ｂと接続され、それらのソース－ドレイン間に短絡抵抗１２４ａ、１２４ｂが接続されている。シャント用ＦＥＴ段１１３ａ、１１３ｂは、それらのゲートがゲート抵抗１１９ａ、１１９ｂが接続され、それらのソース－ドレイン間に短絡抵抗１２５ａ、１２５ｂが接続されている。
　共通経路切替用ＦＥＴ段を構成する２つの共通経路切替用ＦＥＴ１０４４ａ，１０４４ｂは、それらのゲートがゲート抵抗１０４５ａ，１０４５ｂに接続され、それらのソース－ドレイン間にゲート抵抗１０４６が接続されている。制御端子１０７にダイオード１０４１のアノード側が接続され、制御端子１０６にダイオード１０４２のアノード側が接続されている。各ダイオード１０４１，１０４２のカソード側は短絡され、その短絡点はゲート抵抗１０４５ａ，１０４５ｂを介して共通経路切替用ＦＥＴ１０４４ａ，１０４４ｂの各ゲートに接続されるとともに、グランド抵抗１０４３を介してグランドにも接続されている。
　[高周波半導体スイッチ回路の動作]
　ダイオードスイッチロジック回路１００は、図５の回路と同様の動作を行うため、３組の経路切替用ＦＥＴ段１０８～１１０及び３組のシャント用ＦＥＴ段１１１～１１３は図２の真理値表に従った動作を行う。
　一方、共通経路切替用ＦＥＴ段１０４４を構成する共通経路切替用ＦＥＴ１０４４ａ，１０４４ｂの各ゲートには、制御端子１０６と制御端子１０７との論理和で決まる電圧からダイオード１個分の順方向電圧だけ降下した電圧が印加される。従って、経路切替用ＦＥＴ段１０９又は経路切替用ＦＥＴ段１１０が導通状態のときのみ、共通経路切替用ＦＥＴ段１０４４が導通状態となる。
　以上、受信部ＲＸの２つの高周波信号経路を１つに束ねることにより、送信部ＴＸの高周波信号経路を導通させたときの寄生キャパシタを減らすことができ、歪み特性の改善にとって有効である。また、２つの高周波信号経路を１つに束ねることによって、小型化の点にとっても有効である。
　なお、上記の回路構成においては、受信部ＲＸ１と受信部ＲＸ２、又は受信部ＲＸ１と送信部ＴＸ１など、２つ以上の高周波信号経路が導通状態となってもよい。
　以上、本実施の形態によれば、例えば、モバイル通信機器の送受信切替えのように高周波信号経路毎に取り扱う電力が異なる場合、小電力の高周波信号を取り扱う２組以上の受信側の経路切替用ＦＥＴ段をそれぞれ構成するＭＯＳＦＥＴの一部を共通化し、さらにその共通化したＭＯＳＦＥＴをダイオードスイッチロジック回路１００によって制御できる。この結果、制御系の回路構成を増加させずに済むので、低挿入損失、高アイソレーション、及び低歪といった良好な特性を維持しつつ、同時に２組以上の経路切替用ＦＥＴ段を導通状態にすることが可能な高機能な高周波スイッチ回路を電源端子の追加無しで小型化かつ低消費電力で実現できる。
　 [変形例]
　基本的には実施の形態１と同様の変形例を適用できる。
　例えば、図１３の構成と同じ動作を示す場合であれば、ダイオードスイッチロジック回路１００が別回路の形式でもよい。また、ＰＭＯＳＦＥＴ３３２～３３７は、反転制御スイッチでもよい。ダイオード１２６～１３１、１０４１、１０４２は、ダイオード接続されたＮＭＯＳＦＥＴでもよい。
　高周波半導体スイッチ回路として１入力３出力のＳＰ３Ｔスイッチを例示したが、ＳＰ４Ｔスイッチなど、広範囲の多入力多出力の高周波半導体スイッチ回路に適用される。
　アイソレーション確保用のシャント用ＦＥＴを全ての高周波信号経路に接続しているが、特定の高周波信号経路だけにシャント用ＦＥＴが接続されている場合にも適用される。
　送信部ＴＸ側は４個のＦＥＴにより経路切替用ＦＥＴ段及びシャント用ＦＥＴ段が構成され、受信部ＲＸ側は２個のＦＥＴにより共通経路切替用ＦＥＴが構成されるとともに２個のＦＥＴにより個別の経路切替用ＦＥＴ段及びシャント用ＦＥＴ段が構成されているが、このような構成に限られない。
　ＳＰ３Ｔスイッチにおいて、２つの受信部ＲＸ側の高周波信号経路の一部を共通経路切替用ＦＥＴ段１０４４としたが、共通化する高周波信号経路の数はこれに限らない。ＳＰ４Ｔスイッチなどの多入力多出力の高周波半導体スイッチ回路において３つ以上の高周波信号経路の一部のＭＯＳＦＥＴを共通化してもよい。
　各ＦＥＴのソース－ドレイン間に接続された短絡抵抗は一つであってもよいし又は全て存在しなくともよい。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の高周波半導体スイッチ回路は、小型、軽量、低消費電力が要請される携帯電話機などのモバイル通信機器にとって有用である。
１００　・・・　ダイオードスイッチロジック回路
１０１、６０１、７０１、８０１　・・・　共通入出力端子
１０２～１０４、６０２～６０５、７０２～７０４、８０２～８０４　・・・　個別入出力端子
１０５～１０７、６０６～６０９、７０５～７０７、８０５～８０７　・・・　制御端子
１０８～１１０、６１０～６１３、７０８～７１０、８０８～８１０、１０４４　・・・　経路切替用ＦＥＴ段
１１１～１１３、６１４～６１７、７１１、８１１～８１３　・・・　シャント用ＦＥＴ段
１１４～１１９、６１８～６２５、７１２～７１５、８１４～８１９、１０４５　・・・　ゲート抵抗
１２０～１２５、６２６～６３３、７１６～７１９、８２０～８２５、１０４６　・・・　短絡抵抗
１２６～１３１、６３４～６４５、８２６～８３１、１０４１～１０４２　・・・　ダイオード
１３２～１３７　・・・　反転制御スイッチ
３３２～３３７、６４６～６５７、７２２～７２３、８３２～８３７　・・・　ＰＭＯＳＦＥＴ
１３８～１４０、６５８～６６１、７２４、８３８～８４０、１０４３　・・・　グランド抵抗
４２６～４３１　・・・　ダイオード接続されたＮＭＯＳＦＥＴ
９４１～９５０　・・・　直流カット用キャパシタ

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板上に形成された、１つの共通入出力端子、３つ以上の個別入出力端子、及び前記個別入出力端子に対応した３つ以上の制御端子と、
    　前記半導体基板上に形成された、前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた３組以上の経路切替用ＦＥＴ段と、
    　前記半導体基板上に形成された、グランドと前記３つ以上の個別入出力端子のうち少なくとも１つとの間に設けられた１組以上のシャント用ＦＥＴ段と、
    　前記半導体基板上に形成された、前記１組以上のシャント用ＦＥＴ段それぞれに対応したダイオード及びスイッチを含み、前記３組以上の経路切替用ＦＥＴ段及び前記１組以上のシャント用ＦＥＴ段を制御するダイオードスイッチロジック回路と、を備え、
    　前記ダイオードスイッチロジック回路は、
    　前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ且つ残りを遮断させるべく前記３つ以上の制御端子それぞれに入力された制御電圧を、前記３組以上の経路切替用ＦＥＴ段それぞれのゲートに印加させ、
    　前記３つ以上の制御端子それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、前記１組以上のシャント用ＦＥＴ段のゲートに印加させ、
    　かつ、前記論理合成電圧は、前記３組以上の経路切替用ＦＥＴ段に対応して３組以上のシャント用ＦＥＴ段が設けられるとした場合に、前記１組のシャント用ＦＥＴ段毎に、該１組のシャント用ＦＥＴ段に印加される制御電圧の否定と、該１組のシャント用ＦＥＴ段以外である残りの組のシャント用ＦＥＴ段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている、高周波半導体スイッチ回路。
  2. 　前記ダイオードスイッチロジック回路は、
    　前記３組以上の経路切替用ＦＥＴ段に対応して前記３組以上のシャント用ＦＥＴ段が設けられるとした場合に、
    　前記１組のシャント用ＦＥＴ段毎に、
    　印加対象の制御電圧が入力される前記制御端子以外の残りの前記制御端子それぞれに直列接続された前記ダイオード及び前記スイッチを備え、
    　前記スイッチは、前記印加対象の制御電圧がＨｉｇｈレベルのときはオフとなり且つＬｏｗレベルのときはオンとなる反転制御スイッチで構成され、
    　前記残りの制御端子に接続されたダイオードのカソード側を短絡させて、その短絡点とグランドとの間に設けられたグランド抵抗を備え、該短絡点の電圧が前記論理合成電圧である、請求項１に記載の高周波半導体スイッチ回路。
  3. 　前記３組以上の経路切替用ＦＥＴ段それぞれのソース－ドレイン間に接続された第１の短絡抵抗と、
    　前記１組以上のシャント用ＦＥＴ段のソース－ドレイン間に接続された第２の短絡抵抗と、
    　前記３組以上の経路切替用ＦＥＴ段のドレイン側及びソース側に設けられた第１の直流カット用キャパシタと、
    　前記１組以上のシャント用ＦＥＴ段のドレイン側及びソース側に設けられた第２の直流カット用キャパシタと、を備え、
    　前記ダイオードのカソード側の短絡点が、前記第１の短絡抵抗を介して前記３組以上の経路切替用ＦＥＴ段のドレイン側と接続されるとともに、前記３つ以上の制御端子それぞれが、前記第２の短絡抵抗を介して前記１組以上のシャント用ＦＥＴ段のドレイン側と接続されている、請求項２に記載の高周波半導体スイッチ回路。
  4. 　前記３組以上の経路切替用ＦＥＴ段は、複数の経路切替用ＦＥＴを直列接続して構成され、
    　前記１組以上のシャント用ＦＥＴ段は、複数のシャント用ＦＥＴを直列接続して構成され、
    　前記３組以上の経路切替用ＦＥＴ段のうち少なくとも２組を構成する前記経路切替用ＦＥＴの一部を共通化するように構成されている、請求項２に記載の高周波半導体スイッチ回路。
  5. 　前記半導体基板はＳＯＩ基板又はＳＯＳ基板である、請求項１乃至４のいずれか１項に記載の高周波半導体スイッチ回路。
  6. 　前記ダイオードは、前記半導体基板上に形成されたＰＮ接合ダイオードであり、そのアノード側が前記制御端子と接続され、そのカソード側が前記スイッチと接続されている、請求項５に記載の高周波半導体スイッチ回路。
  7. 　前記ダイオードは、ダイオード接続されたＮＭＯＳＦＥＴであり、そのドレインが前記制御端子と接続され、そのソースが前記スイッチと接続され、そのゲートがそのドレインと接続されている、請求項５に記載の高周波半導体スイッチ回路。
  8. 　前記スイッチは、ＰＭＯＳＦＥＴであり、そのソースが前記ダイオードのカソード側に接続され、そのドレインが前記短絡抵抗と接続され、そのゲートが前記制御端子と接続されている、請求項５に記載の高周波半導体スイッチ回路。
  9. 　前記経路切替用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成される、請求項５に記載の高周波半導体スイッチ回路。
  10. 　前記シャント用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成される、請求項５に記載の高周波半導体スイッチ回路。
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