JP2015526902A - 複数の装置を集積するモノリシック集積回路チップ - Google Patents

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Abstract

【課題】モノリシック集積回路（ＩＣ）チップは、複数のトランジスタを有するモノリシックＩＣチップであって、基板と、基板の上の第１のトランジスタと、第１のトランジスタとともに基板の上に集積して形成された第２のトランジスタであって、第２のトランジスタは、第１のトランジスタと異なる構造を有する第２のトランジスタと、を備え、第１のトランジスタは、第１の材料系を含み、第２のトランジスタは、第１の材料系とは異なる第２の材料系を含む。【解決手段】モノリシックＩＣチップは、第１のトランジスタ及び第２のトランジスタとともに基板の上に集積して形成された第３のトランジスタを更に備えることができる。第１のトランジスタは、ガリウムナイトライド（ＧａＮ）を含むことができ、第２のトランジスタ及び第３のトランジスタは、シリコンカーバイトを含むことができる。【選択図】図３

Description

本発明の実施の形態の一つ以上の態様は、半導体接続形態に関し、更に詳しくは、異なるタイプ（例えば、異なる構造及び異なる材料系）の複数のトランジスタを単一のチップに集積（例えば、モノリシックに集積）するモノリシック集積回路（ＩＣ）チップに関する。
シリコン（Ｓｉ）及びシリコンカーバイド（ＳｉＣ）を含む種々の半導体材料を、ＩＣ素子を形成するために用いることができる。
Ｓｉが電子機器に対して一般的に用いられるのに対し、ＳｉＣは、高温及び高電圧に耐えることができるので高出力電子機器に対して用いることができる。バイポーラ接合トランジスタ（ＢＪＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）及び金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような異なる構造を有する異なるタイプのトランジスタを、ＳｉＣによって構成することができる。したがって、ＳｉＣによって構成した横型ＢＪＴ，ＪＦＥＴ又はＭＯＳＦＥＴを、高出力電子機器のＩＣに用いることができる。それに対し、ＳｉＣ以外の材料によって構成したＭＯＳＦＥＴを用いる標準的な相補型金属酸化物半導体（ＣＭＯＳ）回路は、高電圧に耐えることができない。したがって、ＣＭＯＳ技術を利用するモノリシックＩＣチップは、高電圧に対して高い耐性を有するＳｉＣ ＭＯＳＦＥＴを用いることなく実現することができない。
複数の装置を単一のチップに集積（例えば、モノリシックに集積）する半導体接続形態を提供することが望ましい。したがって、本発明の実施の形態の態様は、異なる構造及び異なる材料系の複数の装置（例えば、トランジスタ）を単一基板に互いに結合させることができる単一のモノリシックＩＣチップを提供する。本発明の実施の形態の他の態様によれば、高い歩留りを有する単一のモノリシックＩＣチップが、Ｘバンドパネルレーダのユニットセルのような小スペース内に適合することができる。
本発明による例示的な実施の形態において、モノリシック集積回路（ＩＣ）チップは、複数のトランジスタを有するモノリシックＩＣチップであって、基板と、基板の上の第１のトランジスタと、第１のトランジスタとともに基板の上に集積して形成された第２のトランジスタであって、第２のトランジスタは、第１のトランジスタと異なる構造を有する第２のトランジスタと、を備え、第１のトランジスタは、第１の材料系を含み、第２のトランジスタは、第１の材料系とは異なる第２の材料系を含む。
モノリシックＩＣチップは、第１のトランジスタ及び第２のトランジスタとともに基板の上に集積して形成された第３のトランジスタを更に備えることができる。
第１のトランジスタは、ガリウムナイトライド（ＧａＮ）を含むことができ、第２のトランジスタ及び第３のトランジスタは、シリコンカーバイトを含むことができる。
第１のトランジスタは、ＧａＮを含む第１の層と、第１の層の上に配置され、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む第２の層と、を有することができる。
第１の層は、約１〜３μｍの厚さを有することができる。
第２の層は、約２５ｎｍの厚さを有することができる。
第１のトランジスタを、ＧａＮ無線又はマイクロ波周波数電力増幅器とすることができ、第２のトランジスタは、電力増幅器をオン及びオフに切り替えるように構成されたドレインモジュレータとすることができる。
第２のトランジスタは、ｐチャネルＦＥＴ及びｎチャネルＦＥＴを有することができる。
第１のトランジスタを、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）とすることができる。
第３のトランジスタを、バイポーラ接合トランジスタ（ＢＪＴ）とすることができる。
基板を、Ｓｉ基板又はＳｉＣ基板とすることができる。
本発明による他の例示的な実施の形態において、モノリシック集積回路（ＩＣ）チップは、複数の装置を有するモノリシック集積回路（ＩＣ）チップであって、電力増幅器と、レーダコントローラからの電圧をチップの差動電圧まで増大するレベルシフタと、増大した電圧をレベルシフタから受信するとともにＦＥＴを駆動する高速ゲートドライバであって、ＦＥＴは、電力増幅器をオン及びオフに切り替えるように構成された高速ゲートドライバと、電力増幅器がオンであるときにレーダコントローラに信号を送信する検出回路と、を備える。
電力増幅器は、ＧａＮを含むことができる。
レベルシフタ、高速ゲートドライバ及びＦＥＴの少なくとも一つは、ＳｉＣを含むことができる。
ＦＥＴを、ｐチャネルＦＥＴ又はｎチャネルＦＥＴとすることができる。
レベルシフタ、高速ゲートドライバ及びＦＥＴの少なくとも一つは、ｐチャネルＦＥＴ又はｎチャネルＦＥＴを有することができる。
本発明の上記及び他の形態は、その詳細な例示的な実施の形態を添付図面を参照しながら説明することによって明らかになるであろう。
図１は、Ｘバンドパネルレーダのレイアウトを示す線形的な平面図である。 図２は、上側の左コーナーにあるドレイン変調回路及びＸバンドパネルレーダのレイアウトを含むＣバンドユニットセルを示す線形的な平面図である。 図３は、本発明の実施の形態による基板上に形成した集積構造の線形的な断面図である。 図４は、実施の形態による図３に示す集積構造のＧａＮ装置及びＣＭＯＳ装置の線形的な断面図である。 図５は、実施の形態による図３に示す集積構造のＢＪＴ装置、ＧａＮ装置及びＣＭＯＳ装置の線形的な断面図である。 図６は、本発明の実施の形態による単一のモノリシックＩＣチップの機能ブロック図である。
本発明による実施の形態において、単一のモノリシックＩＣチップは、同一基板に集積された異なる構造及び異なる材料系の複数の装置を有する。本発明の実施の形態は、添付図面と併用される以下の詳細な説明から明確に理解される。図面は必ずしも一定の縮尺で描かれていない。図面の相対的な寸法及び比を、便宜上増大又は減少することができる。図面の寸法及び比を、任意にすることができ、それに限定しない。
ＢＪＴ，ＪＦＥＴ又はＭＯＳＦＥＴに加えて、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）として知られている他のタイプのトランジスタを、ＩＣを形成するために用いることができる。高周波用途に用いられるＨＦＥＴを、高電力及び高周波装置に用いられる半導体材料であるガリウムナイトライド（ＧａＮ）によって構成することができる。例えば、ＧａＮから構成されるトランジスタは、他の半導体材料から構成されるトランジスタより高い温度及び高い電圧で動作することができる。したがって、ＧａＮトランジスタを、例えば、高出力アクティブ電子走査アレイ（ＡＥＳＡ）の電力増幅器として用いることができる。ＡＥＳＡは、ユニットセル（例えば、モジュール）のアレイ内に適合する複数の小さい固体送信／受信ブロックによって送信器機能及び受信器機能が実行される一種のフェーズドアレイレーダである。ＡＥＡＳは、アンテナの前の所定の角度での建設的干渉及び非建設的干渉によって「ビーム」を誘導する。
各ユニットセルは、送信機能及び受信機能を実行するためのそれ自体の回路を有する。ユニットセルを、１／２インチ×１／２インチまで小さくすることができ、又は周波数に応じてそれより小さくすることができる。周波数が高くなるに従ってユニットセルが小さくなり、更に小さいスペースが利用可能になる。その理由は、波長が高周波数では減少するとともにユニットセルの間隔が波長の関数であるからである。例えば、Ｃバンドパネルレーダは、１インチ×１インチサイズのユニットセルを有することができ、それに対し、Ｘバンドパネルレーダは、１／２インチ×１／２インチサイズのユニットセルを有することができる。したがって、送信／受信回路の全てを小さいユニットセル内に適合させるのは困難となり得る。
図１は、Ｘバンドパネルレーダ１００のレイアウトを示す線形的な断面図である。図１に示すように、各送信／受信ユニットセル１０２は、共通のレッグ回路(common leg circuit)１０４と、ＳｉドレインモジュレータＩＣ１０６（例えば、ドレインモジュレータパルサー）と、リミッタ１０８と、低雑音増幅器１１０と、電力増幅器１１２と、を有することができる。電力及び論理コネクタをユニットセル間に接続することができる。各ユニットセル１０２内の電力増幅器１１２は、高電圧、例えば、２８〜５０Ｖで動作することができる。ＳｉドレインモジュレータＩＣ１０６は、電力増幅器１１２に対するオンオフスイッチ（例えば、高速オンオフスイッチ）の役割を果たす。
図２は、ドレイン変調回路２０６及びＸバンドパネルレーダ１００のレイアウトを含むＣバンドユニットセル２０２を示す線形的な平面図である。Ｃバンドユニットセル２０２のドレイン変調回路２０６は、Ｘバンドパネルレーダ１００のＳｉドレインモジュレータＩＣ１０６より高い電力で動作することができるが、低電力ドレインモジュレータより回路が大きくなる。したがって、図２に示すように、Ｃバンドパネルレーダユニットセル２０２のドレイン変調回路２０６は、Ｘバンドパネルレーダ１００の小さいユニットセル１０２内に適合しない。したがって、高電力装置を含む複数の装置を集積（例えば、モノリシックに集積）するとともに小さいスペース内に適合することができる高い歩留りのＩＣチップが必要となる。
高電力ＧａＮ装置を、Ｓｉ又はＳｉＣ基板を用いて形成することができる。しかしながら、ＩＣのＧａＮ装置は、一般的には他のＧａＮ装置とともに同一のチップに集積される。したがって、複数のタイプの装置（例えば、異なる構造及び異なる材料系を有する複数のタイプのトランジスタ）を単一のチップに集積（例えば、モノリシックに集積）するＩＣチップが必要となる。
本発明の一態様によれば、単一にモノリシックＩＣチップは、異なる構造及び異なる材料系の複数の装置を単一のチップ上で組み合わせ（例えば、集積して組み合せ）、したがって、高い歩留りを有し、高周波ＡＥＳＡの小さいユニットセル内に適合することができる。
図３〜６は、ここで説明する限定されない例示的な実施の形態を示す。例えば、本発明の実施の形態を、ＳｉＣ基板に集積されたＧａＮトランジスタ及びＳｉＣトランジスタを参照しながら主に説明するが、本発明は、それに限定されない。当業者は、他の適切な材料及び製造方法を本発明の開示した実施の形態を実施するのに用いることができることをここでの開示に基づいて理解するであろう。例えば、異なる材料系の装置を用いることができ、異なる構造を有する装置（例えば、異なる構造を有するトランジスタ）を用いることもできる。さらに、基板を、サファイア基板又はＳｉ基板のような任意の複数の材料から構成することができる。
図３は、本発明の実施の形態による基板上に形成した集積構造の線形的な断面図である。実施の形態によれば、集積基板３００は、同一チップ上に共同配置したＢＪＴ装置３０２、ＧａＮ装置３０４及びＣＭＯＳ装置３０６を有する。
一実施の形態によれば、ＧａＮ装置３０４において、ＧａＮ層３０１が、例えば、約１〜３μｍの厚さで基板３１４（例えば、ＳｉＣ基板）上に形成される。窒化アルミニウムガリウム（ＡｌＧａＮ）層３０３は、例えば、約２５ｎｍの厚さでＧａＮ層３０１上に形成される。例えば、一実施の形態において、Ｇａソースをトリエチルガリウムとすることができ、Ｎソースをアンモニアとすることができるが、本発明はそれに限定されない。ソースコンタクト３０８、ゲートコンタクト３１０及びドレインコンタクト３１２を、ＡｌＧａＮ層３０３の上に形成することができ、これらはそれぞれ、ＧａＮ装置３０４のソース領域、ゲート領域及びドレイン領域に対応する。
ＣＭＯＳ装置３０６及びＢＪＴ装置３０２は、ＳｉＣを含むことができる。ＣＭＯＳ装置３０６は、ｎチャネルＦＥＴ（ｎＦＥＴ）及びｐチャネルＦＥＴ（ｐＦＥＴ）を有することができる。さらに、当業者は、ＣＭＯＳ装置３０６及びＧａＮ装置３０４によって要求される異なる作動電圧の観点から、ＣＭＯＳ装置３０６とＧａＮ装置３０４との間をつなぎ合わせるために一つ以上のレベルシフタ（図示せず）を用いることができることを理解するであろう。
基板３１４は、４Ｈ又は６Ｈ結晶構造を有することができ、例えば、４インチ又は６インチの直径を有することができる。基板３１４を、ＳｉＣ、サファイア又はＳｉのような種々の材料によって構成することができる。一実施の形態において、基板を、（例えば、１０ｋΩ−ｃｍより大きい）高い抵抗率を有するとともに半絶縁性である４−Ｈ ＳｉＣ基板とする。
図４は、実施の形態による図３に示す集積構造３００のＧａＮ装置３０４及びＣＭＯＳ装置３０６の線形的な断面図である。一実施の形態において、ＧａＮ装置３０４を、層３０５，３０７，３０９，３１１，３１３及び３１５、ソースコンタクト３０８、ゲートコンタクト３１０及びドレインコンタクト３１２を有するショットキーゲートＧａＮ ＨＦＥＴとすることができる。層３０５を、窒化アルミニウム（ＡｌＮ）によって構成することができる。層３０７を、例えば、約５００ｎｍの厚さで形成した炭素ドープＧａＮによって構成することができる。層３０９を、例えば、約１５０ｎｍの厚さで形成したＧａＮによって構成することができる。層３１１を、例えば、約２２ｎｍの厚さで形成した約２６％のＡｌ含有量のＡｌＧａＮによって構成することができる。層３１３を、例えば、約５０ｎｍの厚さで形成した窒化ケイ素によって構成することができる。ゲートコンタクト３１０を、ニッケル−金（Ｎｉ／Ａｕ）によって構成することができる。層３１５を、例えば、約２５０ｎｍの厚さで形成したＳｉＮによって構成することができる。しかしながら、図４に示す実施の形態は、上述した任意の特定の材料、構造又は厚さに限定されない。
一実施の形態において、ＣＭＯＳ装置３０６は、ｐＦＥＴ３１７及びｎＦＥＴ３１９を有する。図４に示すように、ｐＦＥＴ３１７は、ｎウェル３２１及びｐ型領域３２３を有する。ｎＦＥＴ３１９は、ｐウェル３２５及びｎ型領域３２７を有する。抵抗接点金属層３２９が、ｐ型領域３２３及びｎ型領域３２７のそれぞれに形成される。ｐＦＥＴ３１７及びｎＦＥＴ３１９はそれぞれ、ゲート誘電体スタック３３１と、ｐ型領域３２３の間又はｎ型領域３２７の間のゲート誘電体スタック３３１の上のゲート電極３３３と、を有する。酸化層３３５が、ｐＦＥＴ３１７とｎＦＥＴ３１９との間に形成され、相互接続金属層３３７によって被覆される。相互接続金属層３３７は、ゲート電極３３３のそれぞれの上にも形成される。
図５は、実施の形態による図３に示す集積構造３００のＢＪＴ装置３０２、ＧａＮ装置３０４及びＣＭＯＳ装置３０６の線形的な断面図である。ＧａＮ装置３０４、ＣＭＯＳ装置３０６及び基板３１４は、図４に示す構造とほぼ類似する構造を有する。一実施の形態において、ＢＪＴ装置３０２は、エミッタ領域３３９、ベース領域３４１及びコレクタ領域３４３を有する。ＢＪＴ装置３０２を、エミッタ領域３３９がｎ型領域であり、ベース領域３４１がｐ型領域であり、コレクタ領域３４３がｎ型領域であるＮＰＮトランジスタとする。しかしながら、本発明の実施の形態はそれに限定されず、ＢＪＴ装置３０２を、ＰＮＰトランジスタとすることができ、又は、ＪＦＥＴ又はＭＯＳＦＥＴのような異なる構造を有する装置とすることができる。しかしながら、図５に示す実施の形態において、上述した任意の特定の材料、構造又は厚さに限定されない。
図６は、本発明の実施の形態による単一のモノリシックＩＣチップ４００の機能ブロック図である。例示的な実施の形態において、単一のモノリシックＩＣチップ４００は、Ｘバンドパネルレーダのような高周波ＡＥＳＡのユニットセル内に配置される。単一のモノリシックＩＣチップ４００は、ＧａＮ無線又はマイクロ波周波数電力増幅器４０８と、ＧａＮ電力増幅器４０８をオン及びオフに切り替える（例えば、迅速に切り替える）ＳｉＣドレイン変調回路と、を有する。一実施の形態において、電力増幅器４０８に対してＧａＮを用いるとともにドレイン変調回路に対してＳｉＣを用いることによって、単一のモノリシックＩＣチップ４００は、レーダによって要求される高電圧（例えば、２８〜５０Ｖ）で動作することができる。一実施の形態において、ＧａＮ電力増幅器４０８を、ＧａＮ ＨＦＥＴを用いて実現する。ドレイン変調回路を、ＳｉＣ ＭＯＳＦＥＴのようなＳｉＣ装置を用いて実現することができる。
図６に示すように、ドレイン変調回路は、レベルシフタ４０２と、高速ゲートドライバ４０４と、ＦＥＴ４０６と、検出回路４１０と、を有する。一実施の形態において、３．３Ｖのような電圧は、外部のレーダコントローラからチップ４００のレベルシフタ４０２に送信される。レベルシフタ４０２は、電圧レベルを、２８Ｖのようなチップの作動電圧レベルまで増大する。その後、増大した電圧レベルは、チップの高速ゲートドライバ４０４に送信され、オンに切り替えるときに低い（例えば、非常に低い）抵抗を有するノーマリーオフトランジスタであるＦＥＴ４０６を駆動する。レベルシフタ４０２及び高速ゲートドライバ４０４の各々を、ｎＦＥＴとｐＦＥＴの両方を有する図４に示すようなＣＭＯＳ装置３０６のようなＳｉＣ ＣＭＯＳベースＦＥＴとして実現することができる。ｎＦＥＴとｐＦＥＴのいずれかとすることができるＦＥＴ４０６は、オンに切り替えられたときに２８ＶパルスをＧａＮ電力増幅器４０８に送信する。ドレイン変調回路は、ＧａＮ電力増幅器４０８がオンであることを表す信号を外部のレーダコントローラに送信する検出回路４１０を更に有することができる。
したがって、本発明の例示的な実施の形態において、ＣＭＯＳ装置とＧａＮ装置の両方を同一のＳｉＣ基板の上にモノリシックに集積することができる。Ｓｉ基板上の同様な集積の例は、例えば、「共通基板にＩＩＩ−Ｖ族トランジスタを有するシリコンＣＭＯＳトランジスタを有する構造」(Structure Having Silicon CMOS Transistors with Column III-V Transistors on a Common Substrate)の表題の付与前の米国特許出願公開第２０１１／０１８０８５７号明細書において提供される。
したがって、異なる構造及び異なる材料系を有する装置の種々の組合せを、単一のチップに集積（例えば、モノリシックに集積）することができる。さらに、チップは、レーダによって要求される電圧のような高電圧で動作することができ、送信／受信回路は、高周波レーダの小さいユニットセル内に適合することができる。
本発明を、その例示的な実施の形態を参照しながら特に示し及び説明したが、形態及び詳細の種々の変更が以下の特許請求の範囲及びその等価物によって規定されるような本発明の精神及び範囲から逸脱することなくできることが当業者によって理解されるであろう。

Claims (16)

  1. 複数のトランジスタを有するモノリシック集積回路（ＩＣ）チップであって、
    基板と、
    前記基板の上の第１のトランジスタと、
    前記第１のトランジスタとともに前記基板の上に集積して形成された第２のトランジスタであって、前記第２のトランジスタは、前記第１のトランジスタと異なる構造を有する第２のトランジスタと、
    を備え、前記第１のトランジスタは、第１の材料系を含み、前記第２のトランジスタは、前記第１の材料系とは異なる第２の材料系を含むモノリシックＩＣチップ。
  2. 前記第１のトランジスタ及び前記第２のトランジスタとともに前記基板の上に集積して形成された第３のトランジスタを更に備える請求項１に記載のモノリシックＩＣチップ。
  3. 前記第１のトランジスタは、ガリウムナイトライド（ＧａＮ）を含み、前記第２のトランジスタ及び前記第３のトランジスタは、シリコンカーバイトを含む請求項２に記載のモノリシックＩＣチップ。
  4. 前記第１のトランジスタは、ＧａＮを含む第１の層と、前記第１の層の上に配置され、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む第２の層と、を備える請求項３に記載のモノリシックＩＣチップ。
  5. 前記第１の層は、約１〜３μｍの厚さを有する請求項４に記載のモノリシックＩＣチップ。
  6. 前記第２の層は、約２５ｎｍの厚さを有する請求項４に記載のモノリシックＩＣチップ。
  7. 前記第１のトランジスタは、ＧａＮ無線又はマイクロ波周波数電力増幅器であり、前記第２のトランジスタは、前記電力増幅器をオン及びオフに切り替えるように構成されたドレインモジュレータである請求項３に記載のモノリシックＩＣチップ。
  8. 前記第２のトランジスタは、ｐチャネルＦＥＴ及びｎチャネルＦＥＴを備える請求項３に記載のモノリシックＩＣチップ。
  9. 前記第１のトランジスタは、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）である請求項８に記載のモノリシックＩＣチップ。
  10. 前記第３のトランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）である請求項９に記載のモノリシックＩＣチップ。
  11. 前記基板は、Ｓｉ基板又はＳｉＣ基板である請求項１に記載のモノリシックＩＣチップ。
  12. 複数の装置を有するモノリシック集積回路（ＩＣ）チップであって、
    電力増幅器と、
    レーダコントローラからの電圧を前記チップの差動電圧まで増大するレベルシフタと、
    増大した電圧を前記レベルシフタから受信するとともにＦＥＴを駆動する高速ゲートドライバであって、前記ＦＥＴは、前記電力増幅器をオン及びオフに切り替えるように構成された高速ゲートドライバと、
    前記電力増幅器がオンであるときに前記レーダコントローラに信号を送信する検出回路と、
    を備えるモノリシックＩＣチップ。
  13. 前記電力増幅器は、ＧａＮを含む請求項１２に記載のモノリシックＩＣチップ。
  14. 前記レベルシフタ、前記高速ゲートドライバ及び前記ＦＥＴの少なくとも一つは、ＳｉＣを含む請求項１３に記載のモノリシックＩＣチップ。
  15. 前記ＦＥＴは、ｐチャネルＦＥＴ又はｎチャネルＦＥＴである請求項１４に記載のモノリシックＩＣチップ。
  16. 前記レベルシフタ、前記高速ゲートドライバ及び前記ＦＥＴの少なくとも一つは、ｐチャネルＦＥＴ又はｎチャネルＦＥＴを備える請求項１４に記載のモノリシックＩＣチップ。
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