CN113114297B - 具有包括集成静电放电保护的接收器支路匹配网络的收发器前端 - Google Patents
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Abstract
本发明涉及具有包括集成静电放电保护的接收器支路匹配网络的收发器前端，揭示为降低噪声系数(NF)而配置的收发器前端的实施例。各该实施例包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路通过阻抗转换器与该输入/输出垫(并由此与该天线)耦接。仅该接收器支路通过开关与该输入/输出垫(并由此与该天线)选择性电性连接。在该输入/输出垫与该开关之间的共同匹配网络为该开关及低噪声放大器提供阻抗匹配及静电放电保护，从而降低噪声系数。本发明揭示集成于特定技术(例如，全耗尽绝缘体上硅(FDSOI)技术及鳍式场效应晶体管(finFET)技术)的特定实施例。
Description
技术领域
本发明涉及收发器前端，尤其涉及具有降低的噪声系数(noise figure；NF)的收发器前端的实施例。
背景技术
更具体地说，本领域的技术人员将意识到，收发器是包括发射器及接收器的装置，该发射器及接收器共用共同的天线或天线阵列。收发器前端是指该收发器内从该天线至该发射器支路中的功率放大器(包括该功率放大器)以及至该接收器支路的低噪声放大器(包括该低噪声放大器)的电路。在传统的收发器前端架构中，该天线与输入/输出垫连接，且开关将该发射器支路或该接收器支路与该输入/输出垫选择性连接，从而与该天线连接。通常在该输入/输出垫与该开关之间集成静电放电(electrostatic discharge；ESD)保护结构(例如，分流电感器或其它ESD保护结构)，以保护该前端中的该开关及其它组件。通常在该开关与该低噪声放大器之间的该接收器支路中集成阻抗匹配网络。以此方式配置的收发器前端的估计噪声系数(NF)可能因为该ESD保护结构以及该开关结合该低噪声放大器而较高。因此，本领域需要经配置以具有降低的噪声系数的改进的收发器前端。
发明内容
鉴于上述，本文中揭示为降低噪声系数(noise figure；NF)而配置的收发器前端的实施例。一般来说，本文中所揭示的各实施例包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路通过阻抗转换器与该输入/输出垫(并由此与该天线)耦接。仅该接收器支路通过开关与该输入/输出垫(并由此与该天线)选择性电性连接。在该开关的上游的共同匹配网络为该开关及低噪声放大器提供阻抗匹配及静电放电保护，从而降低噪声系数。本文中还揭示集成于不同技术(例如，全耗尽绝缘体上硅(fully depletedsilicon-on-insulator；FDSOI)技术及鳍式场效应晶体管(fin-type field effecttransistor；finFET)技术)的特定实施例。在任何情况下，该收发器前端配置都具有额外的优点：从该发射器支路移除该开关(从而避免输出信号的功率损失)，并进一步避免当该开关处于关闭模式时(也就是，当该收发器处于发射模式时)在该开关上需要负偏置。
尤其，本文中大体揭示可操作于发射模式及接收模式并为降低噪声系数(NF)而配置的收发器前端的实施例。该收发器前端可包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路可包括功率放大器及阻抗转换器。在该发射模式期间，该功率放大器可生成输出信号。该阻抗转换器可将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号。该接收器支路可包括低噪声放大器、开关、以及匹配网络。该开关可将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接。当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于该发射模式，在该发射模式期间，该开关保护该低噪声放大器不受该功率放大器所输出的输出信号的影响。当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于该接收模式，在该接收模式期间，该开关允许由该天线接收的输入信号被该低噪声放大器放大。该匹配网络可与该开关及该低噪声放大器可操作地连接，以为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
本文中所揭示的收发器前端的一个特定实施例是针对集成于FDSOI技术的设计。此收发器前端可包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路可包括功率放大器及阻抗转换器。在发射模式期间，该功率放大器可生成输出信号。该阻抗转换器可将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号。该接收器支路可包括低噪声放大器、开关、以及匹配网络。在此情况下，该开关可具体包括多个串联连接的n型FDSOI晶体管。也就是说，该开关可包括位于半导体衬底之上的较薄埋置绝缘体层上的多个串联连接的、全耗尽的n型场效应晶体管。该开关可将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接。当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于发射模式，在该发射模式期间，该开关保护该低噪声放大器不受该发射器支路所输出的输出信号影响。当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于接收模式，在该接收模式期间，该开关允许由该天线接收的输入信号被该低噪声放大器放大。该匹配网络可与该开关及该低噪声放大器可操作地连接，以为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
本文中所揭示的收发器前端的另一个特定实施例是针对集成于finFET技术的设计。此收发器前端可包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路可包括功率放大器及阻抗转换器。在发射模式期间，该功率放大器可生成输出信号。该阻抗转换器可将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号。该接收器支路可包括低噪声放大器、开关、以及匹配网络。在此情况下，该开关可具体包括(例如，位于块体半导体衬底上的)多个串联连接的n型鳍式场效应晶体管(finFET)。该开关可将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接。当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于发射模式，在该发射模式期间，该开关保护该低噪声放大器不受该发射器支路所输出的输出信号影响。当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于接收模式，在该接收模式期间，该开关允许由该天线接收的输入信号被该低噪声放大器放大。该匹配网络可与该开关及该低噪声放大器可操作地连接，以为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
附图说明
通过参照附图自下面的详细说明将更好地理解本发明，该些附图并不一定按比例绘制，且其中：
图1是显示传统的收发器前端的示意图；
图2是大体显示收发器前端的实施例的示意图；
图3A是显示收发器前端的一个实施例的示意图，且图3B及3C是分别显示可被包含于图3A的收发器前端中的示例开关及示例分流装置的剖视图；以及
图4A是显示收发器前端的一个实施例的示意图，且图4B及4C是分别显示可被包含于图4A的收发器前端中的示例开关及示例分流装置的剖视图。
具体实施方式
如上所述，收发器是包括发射器及接收器的装置，该发射器及接收器共用共同的天线或天线阵列。收发器前端是指该收发器内从该天线至该发射器支路中的功率放大器(包括该功率放大器)以及至该接收器支路的低噪声放大器(包括该低噪声放大器)的电路。
图1是显示收发器前端100的传统架构的示意图。此收发器前端100包括天线150、具有功率放大器110的发射器支路101，以及具有低噪声放大器120的接收器支路102。天线150与输入/输出垫151电性连接。开关180选择性地并可替代地将发射器支路101或接收器支路102与输入/输出垫151电性连接，从而与天线150电性连接。在输入/输出垫151与开关180之间的收发器前端100中集成静电放电(ESD)保护结构155(例如，分流电感器或其它ESD保护结构)，以保护该前端中的开关180及其它组件。通常在开关180与低噪声放大器120之间的接收器支路102中集成阻抗匹配网络130。
本领域的技术人员将意识到，接收器的噪声系数(NF)是指：当实际接收器与“理想”接收器在标准噪声温度下与匹配源连接时，在具有相同的总增益及带宽的情况下，该实际接收器的噪声输出与该“理想”接收器的噪声输出之间的分贝差。换句话说，NF是信噪比降低的度量。对于最佳接收器性能，该接收器的增益级应当具有低的NF值。不幸的是，由于该ESD保护结构及该开关结合该低噪声放大器，如上所述并如图1中所示配置的收发器前端中的接收器支路102的估计噪声系数(NF)可能较高。这在为全耗尽晶体管形成而优化的技术节点尤为显著。具体地说，对于部分耗尽晶体管，通过使用它们的分流支路可应用至少一些ESD自我保护。对于全耗尽晶体管(例如，全耗尽鳍式场效应晶体管；FD finFET)或全耗尽绝缘体上硅场效应晶体管(FDSOI FET)，没有分流支路。在此情况下，5G毫米波收发器(例如，30GHz收发器)的估计噪声系数(NF)可为约3.8dB(包括ESD结构及开关的2dB以及低噪声放大器的1.8dB)。
鉴于上述，本文中揭示为降低噪声系数(noise figure；NF)而配置的收发器前端的实施例。一般来说，本文中所揭示的各实施例包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路通过阻抗转换器与该输入/输出垫(并由此与该天线)耦接。仅该接收器支路通过开关与该输入/输出垫(并由此与该天线)选择性电性连接。在该开关的上游的共同匹配网络为该开关及低噪声放大器提供阻抗匹配及静电放电保护，从而降低噪声系数。本文中还揭示集成于特定技术(例如，全耗尽绝缘体上硅(fully depletedsilicon-on-insulator；FDSOI)技术及鳍式场效应晶体管(fin-type field effecttransistor；finFET)技术)的特定实施例。在任何情况下，该收发器前端配置都具有额外的优点：从该发射器支路移除该开关(从而避免输出信号的功率损失)，并进一步避免当该开关处于关闭模式时(也就是，当该收发器处于发射模式时)在该开关上需要负偏置。
尤其，图2是大体显示经配置以具有降低的NF的收发器前端200的实施例的示意图。图3A是显示收发器前端300的特定实施例的示意图，该收发器前端经配置以具有降低的NF并包括支持在全耗尽绝缘体上硅(FDSOI)技术中的集成的特定特征。图4A是显示收发器前端400的另一个特定实施例的示意图，该收发器前端经配置以具有降低的NF并包括支持在鳍式场效应晶体管(finFET)技术中的集成的特定特征。
收发器前端200、300、400可包括：天线250、350、450；发射器支路201、301、401；以及接收器支路202、302、402。
天线250、350、450可为单个天线。或者，天线250、350、450可为充当单个天线的天线阵列。此类天线是本领域公知的，因此，从本说明书略去其细节，以使读者关注所揭示的实施例的显着方面。如上所述，收发器是包括发射器及接收器的装置，该发射器及接收器共用共同的天线或天线阵列。收发器前端是指该收发器内从该天线至该发射器支路中的功率放大器(包括该功率放大器)以及至该接收器支路的低噪声放大器(包括该低噪声放大器)的电路。该发射器支路是指作为该发射器的部分的该收发器前端的部分，且该接收器支路是指作为该接收器的部分的该收发器前端的部分。在任何情况下，天线250、350、450，发射器支路201、301、401以及接收器支路202、302、402都与输入/输出垫251、351、451连接。
发射器支路201、301、401可包括功率放大器210、310、410及阻抗转换器211、311、411，该阻抗转换器将功率放大器210、310、410与输入/输出垫251、351、451耦接，并由此与天线250、350、450耦接。在发射模式期间，功率放大器210、310、410可自低功率RF输出信号生成(也就是，可经调整以生成，经配置以生成等)高功率射频(radio frequency；RF)输出信号。在示例实施例中，该高功率RF输出信号可为用于5G应用的毫米波(mmWave)RF输出信号(也就是，在24GHz与100GHz之间，例如，在30GHz)。或者，该高功率RF输出信号可为在无线电频谱的任意其它部分中的RF信号。在示例实施例中，功率放大器210、310、410可具有峰值在2.0与5伏之间(例如，在2.5V、在3V、在3.5V、在4V等)的输出电压摆幅。
阻抗转换器211、311、411可包括一对背靠背电感器(也就是，初级绕组214、314、414及次级绕组212、312、412)。在发射模式期间，功率放大器210、310、410可将所生成的输出信号施加于初级绕组214、314、414。由于感应耦合，相应的输出信号将出现于次级绕组212、312、412上，并将传递至输入/输出垫251、351、451，以通过天线250、350、450进行后续传输。依据该两个绕组之间的匝数比，阻抗转换器211、311、411在功率放大器210、310、410的输出与天线250、350、450的输入之间提供所需的阻抗匹配。
应当注意，如图所示，在功率放大器210、310、410与输入/输出垫251、351、451之间的发射器支路201、301、401中没有开关。也就是说，仅阻抗转换器211、311、411串联于功率放大器210、310、410之间。通过消除功率放大器210、310、410之间的开关的存在，功率放大器210、310、410与天线250、350、450之间的信号功率衰减被最小化。
接收器支路202、302、402可包括：开关280、380、480；低噪声放大器220、320、420；共同阻抗匹配网络230、330、430；一个或多个偏置电阻器271(以及可选地，272)、371、471-472；以及分流装置260、360、460。
开关280、380、480可具有输入端子285、385、485及输出端子286、386、486。开关280、380、480可经配置以(也就是，可经调整以)选择性地且可替代地将低噪声放大器220、320、420与输入/输出垫251、351、451断开，或者将低噪声放大器220、320、420与输入/输出垫251、351、451连接。当通过开关280、380、480将低噪声放大器220、320、420与输入/输出垫251、351、451断开时，该收发器前端操作于发射模式，在该发射模式期间，开关280、380、480保护低噪声放大器220、320、420不受该发射器支路所输出的输出信号影响。当通过开关280、380、4080将低噪声放大器220、320、420与输入/输出垫251、351、451连接时，该收发器前端操作于接收模式，在该接收模式期间，开关280、380、480允许由该天线接收的输入信号被低噪声放大器220、320、420放大。
具体地说，当该收发器前端操作于发射模式时，开关280、380、480可选择性地断开(尤其可响应控制信号以选择性地断开)低噪声放大器220、320、420与输入/输出垫251、351、451。通过在发射模式期间将低噪声放大器220、320、420与输入/输出垫251、351、451断开，开关280、380、480防止高功率以及尤其高电压输出信号(其可能从发射器支路201、301、401传递至接收器支路202、302、402)抵达并损伤低噪声放大器220、320、420。当该收发器前端操作于接收模式时，开关280、380、480还可选择性地连接(尤其可响应该控制信号的切换以选择性地连接)低噪声放大器220、320、420与输入/输出垫251、351、451。通过在接收模式期间将低噪声放大器220、320、420与输入/输出垫251、351、451连接，开关280、380、480允许在接收模式期间已由天线250、350、450接收的输入信号被低噪声放大器220、320、420处理。
在示例实施例中，开关280、380、480可包括多个堆叠式n型场效应晶体管(NFET)，或者，尤其，串联连接的多个NFET，所有该NFET的栅极与同一节点连接并响应在该节点上的控制信号(例如，所施加的栅极电压)来开启(也就是，响应所施加的较高栅极电压)或关闭(例如，响应所施加的低栅极电压，例如，放电至地)。应当注意，此类开关的特定特征可依据所使用的技术而变化(参见下面关于收发器前端300的接收器支路302中的开关380的详细讨论，另外，参见下面关于收发器前端400的接收器支路402中的开关480的详细讨论)。
或者，可使用任意其它合适的开关配置。不过，应当注意，无论开关的类型及特征，开关280、380、480都应当经配置以使其在发射模式期间经历来自功率放大器210、310、410的高电压输出信号时不会失效(也就是，不会从关闭状态转为开启状态)。例如，在该开关包括堆叠式NFET的示例实施例中，用于该开关中的所有NFET可靠操作的所有最大漏极-源极电压(VDS)之和应当大于该功率放大器的最大输出电压，以防止该开关在发射模式期间失效。在一个例子中，如果功率放大器210、310、410具有2伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，该开关将具有至少两个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的2倍(也就是，3.2伏，其大于该功率放大器的2V最大输出电压)，而不会失效。在另一个例子中，如果功率放大器210、310、410具有3-4伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，该开关将具有至少三个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的3倍(也就是，4.8伏，其大于该功率放大器的3-4V最大输出电压)，而不会失效，以此类推。
接收器支路202、302、402的低噪声放大器220、320、420可在接收模式期间通过开关280、380、480接收微弱(也就是，低功率)RF输入信号，并可放大(也就是，可经调整以放大，经配置以放大等)这些RF输入信号，以在不增加当前噪声的情况下增加功率(也就是，不降低信噪比)。此类低噪声放大器220、320、420是本领域公知的，因此，从本说明书略去其细节，以使读者关注所揭示的实施例的显着方面。在发射模式期间，关闭低噪声放大器220、320、420。
接收器支路202、302、402的共同阻抗匹配网络230、330、430可与开关280、380、480及低噪声放大器220、320、420可操作地连接，以为开关280、380、480及该低噪声放大器提供阻抗匹配及静电放电(ESD)保护。具体地说，共同阻抗匹配网络230、330、430可包括至少一个电感器及电容器231、331、431，它们串联电性连接于地与开关280、380、480的输入端子285、385、485之间。
共同阻抗匹配网络230、330、430的该电感器可为分立的电感器235、335、435，如图所示，该电感器与在输入/输出垫251、351、451的下游的接收器支路202、302、402连接。或者，在发射器支路201、301、401内的阻抗转换器211、311、411的次级绕组212、312、412(也就是，近端电感器部分)也可在接收模式期间充当该共同匹配网络的该电感器。次级绕组212、312、412的双重用途是可能的，因为在该发射器支路中没有开关，因此，次级绕组212、312、412是直接串联连接于地与匹配电容器231、331、431之间的电感器。在任何情况下，共同阻抗匹配网络230、330、430的该电感器可为低噪声放大器220、320、320提供阻抗匹配。该电感器还可为开关280、380、480及低噪声放大器220、320、420提供静电放电(ESD)保护。
共同阻抗匹配网络230、330、430的电容器231、331、431可串联连接于该电感器与开关280、380、480的输入端子285、385、485之间，也可串联连接于输入/输出垫251、351、451与开关280、380、480的输入端子285、385、485之间。电容器231、331、431可为开关280、380、480提供电容匹配。应当注意，此电容器231、331、431也有助于偏置开关280、380、480的输入端子285、385、485，从而无需在发射模式期间向处于关闭状态的开关280、380、480的栅极端子施加负偏置。
应当注意，在一些实施例中，该共同阻抗匹配网络还可包括与该开关的该输出端子电性连接的第二电容器。例如，参见图2的收发器前端200的共同阻抗匹配网络230中的可选第二电容器232。另外，也参见图4A的收发器前端400的共同阻抗匹配网络430中的第二电容器432，该收发器前端可被集成于FDSOI技术并在下面进行更详细讨论。
如上所述，接收器支路202、302、402还可包括一个或多个偏置电阻器。例如，在本文中所揭示的各实施例中，接收器支路202、302、402可包括与开关280、380、480的输入端子285、385、485电性连接的至少第一偏置电阻器271、371、471，从而分别在发射模式及接收模式期间使不同的第一偏置电压能够被施加于开关280、380、480的输入端子285、385、485。在本文中所揭示的一些实施例中，该接收器支路还可包括第二偏置电阻器。例如，参见在图2中所示的收发器前端200的接收器支路202中的可选第二偏置电阻器272。另外，参见图4A中所示的收发器前端400的接收器支路402中的第二偏置电阻器472，该收发器前端可被集成于FDSOI技术并在下面进行更详细讨论。此类第二偏置电阻器272、472可与低噪声放大器220、420的输入端子225、425电性连接，从而在发射模式及/或接收模式期间使第二偏置电压能够被施加于该低噪声放大器的该输入端子。
可将分流装置260、360、460集成于在开关280、380、480的下游并在低噪声放大器220、320、420的上游(也就是，在该开关与该低噪声放大器之间)的该接收器支路中。分流装置260、360、460可具有开启状态(每当收发器前端200、300、400处于发射模式时发生)以及关闭状态(每当收发器前端200、300、400处于接收模式时发生)。分流装置260、360、460可经配置以于它在发射模式期间被开启时为电流流动提供低电阻路径。因此，如果开关280、380、480(在发射模式期间应当处于关闭状态)允许电流经过，则该电流将通过分流装置260、360、460被分流，以避开低噪声放大器220、320、420并防止该低噪声放大器被损坏。具体地说，分流装置260、360、460针对在ESD的输入的大信号提供低阻抗，并因此抑制在LNA输入的大摆幅。要注意，该LNA通过共源共栅(cascode)装置关闭(附图中未显示)。分流装置260、360、460还可经配置以于它在接收模式期间被关闭时，经过该开关的电流不会被分流，而是被允许进入低噪声放大器220、320、420的输入端子225、325、425进行处理。分流装置260、360、460可为例如单个场效应晶体管。应当注意，此类分流装置的特定特征可依据所使用的技术而变化(参见下面关于收发器前端300的接收器支路302中的分流装置360的详细讨论，另外，参见下面关于收发器前端400的接收器支路402中的分流装置460的详细讨论)。
如上所述，图3A是显示收发器前端300的特定实施例的示意图，该收发器前端经配置以具有降低的NF并包括支持在全耗尽绝缘体上硅(FDSOI)技术中的集成的特定特征。图3B是显示可被包含于此收发器前端300中的示例开关380的剖视图，以及图3C是显示可被包含于收发器前端300中的示例分流装置360的剖视图。
本领域的技术人员将意识到，FDSOI技术使用绝缘体上硅晶圆，其在半导体衬底上方的薄埋置绝缘体层上具有超薄硅层(例如，具有25纳米或更小例如22纳米、12纳米等厚度的硅层)。该超薄硅层用以形成全耗尽平面场效应晶体管。可选地，在排列于晶体管下方的该半导体衬底中可形成阱区，并可接触这些阱区，以结合该埋置绝缘体层形成背栅极。
如上所述，收发器前端300可包括天线350、发射器支路301以及接收器支路302，它们都与输入/输出垫351连接。
发射器支路301可包括功率放大器310，该功率放大器通过阻抗转换器311与输入/输出垫351耦接，并由此与天线350耦接。在示例实施例中，功率放大器310可具有峰值在2.0与5伏之间(例如，在2.5V、在3V、在3.5V、在4V等)的输出电压摆幅。
接收器支路302可包括：低噪声放大器320，通过开关380可与输入/输出垫351连接；共同阻抗匹配网络330，具有串联连接于地与开关380的输入端子385之间的电感器及单个电容器331；单个偏置电阻器371，与开关380的输入端子385连接；以及分流装置360，连接于开关380的下游及低噪声放大器320的上游。
如上所述，共同阻抗匹配网络330的该电感器可为分立电感器335。或者，阻抗转换器311的次级绕组312可兼作该共同阻抗匹配网络的该电感器。
在此实施例中，开关380可包括平面的、串联连接的FDSOI NFET381(a)-381(c)(例如，如图3B中所示)，该些FDSOI NFET经配置以在发射模式期间选择性地断开低噪声放大器320与输入/输出垫351，以及在接收模式期间选择性地连接低噪声放大器320与输入/输出垫351。各FDSOI NFET 381(a)-381(c)可包括，位于埋置绝缘体层392(例如，埋置氧化物层)之上的薄半导体层393(例如，薄硅层)内的N+源/漏区382以及横向位于N+源/漏区382之间的沟道区383(例如，未掺杂沟道区)。如图所示，相邻的NFET可共用源/漏区，从而提供该串联连接。NFET 381(a)-381(c)还可包括分别位于沟道区383之上的薄硅层393的顶部表面上的栅极结构384(分别包括栅极介电层及栅极导体层)。这些栅极结构384可电性连接于共同栅极节点387。为了最小化寄生电容，开关380的FDSOI NFET 381(a)-381(c)可为BFMOATFDSOI NFET。也就是说，常常，在FDSOI NFET制造期间，执行掺杂物注入制程，以在排列于一个或多个FDSOI FET下方的该半导体衬底中形成一个或多个P阱(也就是，P+掺杂区)。可选地，此类P阱可被接触并结合该埋置绝缘体层可充当背栅极。不过，P阱的存在可导致寄生电容增加。为避免此寄生电容，可形成BFMOAT FDSOI FET。“BFMOAT”是指在制造期间执行的掩蔽级，以阻挡掺杂物注入，从而在该半导体衬底的期望区域中没有P阱形成，以使该区成为高电阻区。因此，如图3B中所示，高电阻区397(也就是，没有P阱的区域)位于排列于FDSOINFET 381(a)-381(c)下方的半导体衬底391内，且P阱环形区396邻接(也就是，环绕)高电阻区397。
应当注意，出于示例说明的目的，上述开关380包括三个串联连接的NFET 381(a)-381(c)。不过，应当理解，所述附图及示例实施例并非意图限制。作为替代，可使用任意数目的一个或多个BFMOAT FDSOI NFET来形成开关380，只要开关380中的所有NFET的组合最大VDS足以确保如果/当功率放大器310的最大输出电压被施加于开关380的输入端子385时，开关380在发射模式期间不会失效。在一个例子中，如果功率放大器310具有2伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，开关380将具有至少两个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的2倍(也就是，3.2伏，其大于该功率放大器的2V最大输出电压)，而不会失效。在另一个例子中，如果功率放大器310具有3-4伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，该开关将具有至少三个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的3倍(也就是，4.8伏，其大于该功率放大器的3-4V最大输出电压)，而不会失效，以此类推。
在此实施例中，分流装置360可为超低阈值电压(super low threshold voltage；SLVT)FDSOI PFET，其被集成于在开关380的下游并在低噪声放大器320的上游的接收器支路302中。PFET分流装置360可具有开启状态(每当收发器前端300处于发射模式时发生)以及关闭状态(每当收发器前端300处于接收模式时发生)。如图3C中所示，可被包含于接收器支路302中的示例PFET分流装置360可包括，位于埋置绝缘体层392(例如，埋置氧化物层)之上的薄硅层393内的P+源/漏区362以及横向位于P+源/漏区362之间的沟道区363(例如，未掺杂沟道区)。PFET分流装置360可包括位于沟道区363之上的薄硅层393的顶部表面上的栅极结构364(包括栅极介电层及栅极导体层)，并且还可包括位于半导体衬底391内并邻接(也就是，环绕)高电阻区397的P阱环形区396。P阱环形区396可被接触并结合埋置绝缘体层392可充当背栅极。
在发射及接收模式中，此类收发器前端300可操作如下。
在发射模式期间，在发射支路301中，可开启功率放大器310，且该功率放大器可通过阻抗转换器311向输入/输出垫351并由此向天线350输出高功率输出信号。在发射模式期间，在接收器支路302中，可关闭开关380的NFET 381(a)-381(c)及低噪声放大器320，并可开启PFET分流装置360。这可通过向开关380的共同栅极节点387及PFET分流装置360的前栅极以及(可选地)背栅极施加0.0伏的电压来实现。在发射模式期间，在接收器支路302中的额外偏置条件可包括通过偏置电阻器371向开关380的输入端子385施加正偏置电压(VBIAS)(例如，0.8V)，并将此相同的第一正偏置电压施加于PFET分流装置360的漏区。因此，在低噪声放大器320的输入端子325的电压电平将在0.8V，但仍可通过使用级联(cascade)偏置电压来关闭该低噪声放大器。应当注意，在发射模式期间，在发射器支路301中的阻抗转换器311以及在接收器支路302中的共同阻抗匹配网络330应当与该接收器支路的输入阻抗(Zin_rx)共同设计。此外，应当注意，在发射模式期间，来自功率放大器310的输出电压将被施加于接收器支路302，尤其该共同阻抗匹配网络的电容器331，在这里，该输出电压在抵达开关380的输入端子385之前只会被稍微放大(例如，约10％)。不过，该摆幅将在输出端子386被完全衰减。
在接收模式期间，在发射器支路301中，关闭功率放大器310(例如，将功率放大器电压供应设置为地，并开启功率放大器偏置)。应当注意，在接收模式期间，在发射器支路301中的阻抗转换器311以及在接收器支路302中的共同阻抗匹配网络330也应当与该发射器支路的输入阻抗(Zin_tx)共同设计，尤其，以使Zin_tx不影响该接收器NF。Zin_tx可例如采用大电感器(也就是，大于电感器335的电感器)与较大电阻器(例如，具有几个100欧姆的电阻器)并联连接的形式(未显示)。在接收模式期间，在接收器支路302中，可开启开关380的NFET 381(a)-381(c)及低噪声放大器320，并可关闭PFET分流装置360。为开启开关380，可向开关380的共同栅极节点387施加高栅极电压(VGG)。VGG可等于该低噪声放大器的最优输入电压(VG0)加上正偏置电压(VBIAS)(例如，.8V)或某些更高的正偏置电压(VBIAS+)(例如，1.0V)。本领域的技术人员将意识到，该低噪声放大器的最优输入电压(VG0)可依据技术节点而变化。例如，对于22纳米FDSOI，此最优输入电压可为0.3-0.4伏。因此，VGG可等于1.2V或更高。为关闭PFET分流装置360，可向前栅极及(可选地)背栅极施加高正供应电压(VDD)。在接收模式期间，在接收器支路302中的额外偏置条件可包括向PFET分流装置360的漏区施加VDD，并通过偏置电阻器371向开关380的输入端子385施加较低的正偏置电压(VBIAS-)。VBIAS-可等于该低噪声放大器的最优输入电压(VG0)(如上所述)。应当注意，由于高电阻区397，该BFMOAT FDSOI NFET没有背栅极偏置。
如上所述，图4A是显示收发器前端400的特定实施例的示意图，该收发器前端经配置以具有降低的NF，并包括支持在块体鳍式场效应晶体管(finFET)技术中的集成的特定特征。图4B是显示可被包含于此收发器前端400中的示例开关480的剖视图，以及图4C是显示可被包含于收发器前端400中的示例分流装置460的剖视图。
本领域的技术人员将意识到，该块体finFET技术使用块体半导体衬底(例如，块体硅衬底)。一个或多个半导体鳍片(也就是，一个或多个细长的、较高且薄的、基本为矩形形状的半导体本体)被图案化为该衬底的上部。在各半导体鳍片内，沟道区横向位于源/漏区之间。栅极结构分别邻近相应沟道区的半导体鳍片的顶部表面及相对侧壁设置。此类finFET为全耗尽结构，与平面FET所呈现的单维场效应相比，其呈现多维场效应，并因此呈现对沟道区的改进栅极控制。与该半导体衬底的下部的隔离由一个或多个掺杂阱区提供。可选地，可在单个finFET中包含多个半导体鳍片，以增加驱动强度。
如上所述，收发器前端400可包括天线450、发射器支路401以及接收器支路402，它们都与输入/输出垫451连接。
发射器支路401可包括功率放大器410，该功率放大器通过阻抗转换器411与输入/输出垫451耦接，并由此与天线450耦接。在示例实施例中，功率放大器410可具有峰值在2.0与5伏之间(例如，在2.5V、在3V、在3.5V、在4V等)的输出电压摆幅。
接收器支路402可包括：低噪声放大器420，通过开关480可与输入/输出垫451连接；共同阻抗匹配网络430，具有串联连接于地与开关480的输入端子485之间的电感器及第一电容器431，以及与开关480的输出端子486连接的第二电容器432；与开关480的输入端子485连接的第一偏置电阻器471，以及与低噪声放大器420的输入端子425连接的第二偏置电阻器472；以及分流装置460，连接于开关480的下游及低噪声放大器420的上游。
如上所述，共同阻抗匹配网络430的该电感器可为分立电感器435。或者，阻抗转换器411的次级绕组412可兼作该共同阻抗匹配网络的该电感器。应当注意，需要第二电容器432以在开关480的输出端子486与第二偏置电阻器472之间提供隔离。
在此实施例中，开关480可包括串联连接的N型finFET481(a)-481(c)(例如，如图4B中所示)，该些finFET经配置以在发射模式期间选择性地断开低噪声放大器420与输入/输出垫451，以及在接收模式期间选择性地连接低噪声放大器420与输入/输出垫451。可形成NFET 481(a)-481(c)，例如被图案化为P-半导体衬底491的上部的半导体鳍片499。对于各NFET，半导体鳍片499包括N+源/漏区482以及横向位于N+源/漏区482之间的P-沟道区483。如图所示，相邻的NFET可共用源/漏区，从而提供该串联连接。NFET 481(a)-481(c)还可包括分别位于邻近沟道区483的半导体鳍片499的顶部表面及相对侧壁上的栅极结构484(分别包括栅极介电层及栅极导体层)。应当注意，可在该开关的该NFET中包含多个半导体鳍片，以改进驱动强度。在任何情况下，这些栅极结构484可电性连接于共同栅极节点487。NFET481(a)-481(c)可为“三阱”NFET。也就是说，P阱493可位于该NFET下方的P-半导体衬底491中，N阱492可位于P阱493与P-区(位于N阱492与衬底491的底部表面之间)之间的P-半导体衬底491中。
应当注意，出于示例说明的目的，上述开关480包括三个串联连接的NFET 481(a)-481(c)。不过，应当理解，所述附图及示例实施例并非意图限制。作为替代，可使用任意数目的一个或多个三阱N型finFET来形成开关480，只要开关480中的所有NFET的组合最大VDS足以确保如果/当功率放大器410的最大输出电压被施加于开关480的输入端子485时，开关480在发射模式期间在关闭状态下不会失效。在一个例子中，如果功率放大器410具有2伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，开关480将具有至少两个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的2倍(也就是，3.2伏，其大于该功率放大器的2V最大输出电压)，而不会失效。在另一个例子中，如果功率放大器410具有3-4伏的最大输出电压，且如果该些NFET分别具有1.6伏的最大VDS，则理想地，开关480将具有至少三个堆叠式NFET，在发射模式期间，该开关应当能够应付施加于其输入端子的1.6伏的3倍(也就是，4.8伏，其大于该功率放大器的3-4V最大输出电压)，而不会失效，以此类推。
在此实施例中，分流装置460可为N型finFET，其被集成于在开关480、第二电容器432及第二偏置电阻器472的下游并在低噪声放大器420的上游的接收器支路402中。此NFET分流装置460可具有开启状态(每当收发器前端400处于发射模式时发生)以及关闭状态(每当收发器前端400处于接收模式时发生)。如图4C中所示，可被包含于接收器支路402中的示例PFET分流装置460可包括，位于被图案化为P-半导体衬底的上部的半导体鳍片498(例如，硅鳍片)内的N+源/漏区462以及横向位于N+源/漏区462之间的P-沟道区463。NFET分流装置460还可包括与沟道区463的半导体鳍片498的顶部表面及相对侧相邻的栅极结构464(包括栅极介电层及栅极导体层)，应当注意，在分流装置460的PFET中可包含多个半导体鳍片，以改进驱动强度。
在发射及接收模式中，此类收发器前端400可操作如下。
在发射模式期间，在发射支路401中，可开启功率放大器410，且该功率放大器可通过阻抗转换器411向输入/输出垫451并由此向天线450输出高功率输出信号。在发射模式期间，在接收器支路402中，可关闭开关480的NFET 481(a)-481(c)及低噪声放大器420，并可开启NFET分流装置460。这可通过向开关480的共同栅极节点487施加0.0伏并向NFET分流装置460的栅极施加第一正偏置电压(例如，0.8V)来实现。开启NFET分流装置460下拉在低噪声放大器420的输入端子的电压电平，从而将其完全关闭。在发射模式期间，在接收器支路402中的额外偏置条件可包括通过第一偏置电阻器471向开关480的输入端子485施加相同的第一正偏置电压(VBIAS1)(例如，0.8V)，并通过第二偏置电阻器472向低噪声放大器420的输入端子425施加0.0V。应当注意，在发射模式期间，在发射器支路401中的阻抗转换器411以及在接收器支路402中的共同阻抗匹配网络430应当与该接收器支路的输入阻抗(Zin_rx)共同设计。此外，应当注意，在发射模式期间，来自功率放大器410的输出电压将被施加于接收器支路402，尤其共同阻抗匹配网络430的第一电容器431，在这里，该输出电压在抵达开关480的输入端子485之前只会被稍微放大(例如，约10％)。不过，该摆幅将在输出端子486被完全衰减。
在接收模式期间，在发射器支路401中，关闭功率放大器410(例如，将功率放大器电压供应设置为地，并开启功率放大器偏置)。应当注意，在接收模式期间，在发射器支路401中的阻抗转换器411以及在接收器支路402中的共同阻抗匹配网络430也应当与该发射器支路的输入阻抗(Zin_tx)共同设计，尤其，以使Zin_tx不影响该接收器NF。Zin_tx可例如采用大电感器(也就是，大于电感器435的电感器)与较大电阻器(例如，具有几个100欧姆的电阻器)并联连接的形式(未显示)。
在接收模式期间，在接收器支路402中，可开启开关480的NFET481(a)-481(c)及低噪声放大器420，并可关闭NFET分流装置460。为开启开关480，可向开关480的共同栅极节点487施加高栅极电压(VGG)。VGG可等于稍高的正偏置电压(VBIAS+)(例如，1.0V或更高)。例如，VGG可等于该低噪声放大器的最优输入电压(VG0)(例如，0.3-0.4V)加上正偏置电压(VBIAS)(例如，.8V)。也就是说，VGG可等于1.2V或更高。为关闭NFET分流装置460，将栅极放电至地。在接收模式期间，在接收器支路402中的额外偏置条件可包括，例如，对于20dBm功率处理，通过第一偏置电阻器471向开关480的输入端子485施加正偏置电压(VBIAS)(例如0.8V)，向NFET481(a)-481(c)下方的P阱493施加零电压(VPW)(例如，将P阱493放电至地)并向位于P阱下方及P-衬底491之上的N阱492施加显著较高的正电压(VNW，例如，2.5V)。此外，通过第二偏置电阻器472可向低噪声放大器420的输入端子425施加较低的正偏置电压(VBIAS-)。VBIAS-可等于该低噪声放大器的最优输入电压(VG0)(如上所述)。
因此，上面所揭示的内容揭示为降低噪声系数(NF)而配置的收发器前端的实施例。一般来说，各该实施例包括天线、发射器支路及接收器支路，它们都与输入/输出垫连接。该发射器支路通过阻抗转换器与该输入/输出垫(并由此与该天线)耦接。仅该接收器支路通过开关与该输入/输出垫(并由此与该天线)选择性电性连接。在该开关的上游的共同匹配网络为该开关及低噪声放大器提供阻抗匹配及静电放电保护，从而降低噪声系数。还揭示集成于不同技术(例如，全耗尽绝缘体上硅(FDSOI)技术及鳍式场效应晶体管(finFET)技术)的特定实施例。在任何情况下，该收发器前端配置都具有额外的优点：从该发射器支路移除该开关(从而避免输出信号的功率损失)，并进一步避免当该开关处于关闭模式时(也就是，当该收发器处于发射模式时)在该开关上需要负偏置。
应当理解，在上述结构中，半导体材料是指导电属性可通过掺杂杂质而改变的材料。示例半导体材料包括例如硅基半导体材料(例如，硅、硅锗、碳化锗硅、碳化硅等)以及氮化镓基半导体材料。纯半导体材料，尤其不掺杂用于增加导电性的杂质的半导体材料(也就是，未掺杂半导体材料)在本领域中被称为本征半导体。掺杂有用于增加导电性的杂质的半导体材料(也就是，掺杂半导体材料)在本领域中被称为非本征半导体，并且会比由相同的基材制成的本征半导体更加导电。也就是说，非本征硅将比本征硅更导电；非本征硅锗将比本征硅锗更导电，依此类推。而且，应当理解，可使用不同的杂质(也就是，不同的掺杂物)来获得不同的导电类型(例如，P型导电性及N型导电性)，且掺杂物可依据所使用的不同半导体材料而变化。例如，通常用第III族掺杂物例如硼(B)或铟(In)掺杂硅基半导体材料(例如，硅、硅锗等)，以获得P型导电性，通常用第V族掺杂物例如砷(As)、磷(P)或锑(Sb)掺杂硅基半导体材料，以获得N型导电性。通常用镁(Mg)掺杂氮化镓(GaN)基半导体材料，以获得P型导电性，或用硅(Si)掺杂，以获得N型导电性。本领域的技术人员还将意识到，不同的导电水平将依赖于给定半导体区中的掺杂物的相对浓度水平。
应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。下面的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。
Claims (19)
1.一种收发器前端，包括：
天线；
发射器支路；以及
接收器支路，其中，该天线、该发射器支路及该接收器支路与输入/输出垫连接，其中，该收发器前端可操作于发射模式及接收模式，以及其中，该接收器支路包括：
低噪声放大器；
开关，
其中，该开关将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接，
其中，当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于该发射模式，
其中，当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于该接收模式，以及
其中，当该收发器前端处于该接收模式时，该低噪声放大器放大由该天线接收的输入信号；
偏置电阻器，该偏置电阻器与该开关的输入端子电性连接，以分别在该发射模式及该接收模式期间使不同的偏置电压能够被施加于该开关的该输入端子；以及
匹配网络，与该开关及该低噪声放大器可操作地连接，其中，该匹配网络为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
2.如权利要求1所述的收发器前端，
其中，该发射器支路包括功率放大器，该功率放大器在该发射模式期间生成输出信号，以及其中，该发射器支路还包括阻抗转换器，该阻抗转换器将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号，以及
其中，该开关包括串联连接的n型场效应晶体管，以及其中，该开关中的该串联连接的n型场效应晶体管的所有漏极-源极电压之和大于该功率放大器的最大输出电压，以防止该开关在该发射模式期间开启。
3.如权利要求1所述的收发器前端，
其中，该匹配网络包括：串联电性连接于地与该开关的该输入端子之间的电感器及电容器。
4.如权利要求3所述的收发器前端，
其中，该接收器支路还包括与该低噪声放大器的输入端子电性连接的第二偏置电阻器，以及
其中，该匹配网络还包括电性连接于该开关的输出端子与该第二偏置电阻器之间的第二电容器。
5.如权利要求1所述的收发器前端，
其中，该接收器支路还包括在该开关的下游并在该低噪声放大器的上游的分流装置，以及
其中，该分流装置在该接收模式期间处于关闭状态并在该发射模式期间处于开启状态。
6.一种收发器前端，包括：
天线；
发射器支路；以及
接收器支路，其中，该天线、该发射器支路及该接收器支路与输入/输出垫连接，其中，该收发器前端可操作于发射模式及接收模式，以及其中，该接收器支路包括：
低噪声放大器；
开关，
其中，该开关包括位于半导体衬底之上的埋置绝缘体层上的全耗尽的、平面的、串联连接的n型场效应晶体管，
其中，该开关将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接，
其中，当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于发射模式，
其中，当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于接收模式，以及
其中，当该收发器前端处于该接收模式时，该低噪声放大器放大由该天线接收的输入信号；
偏置电阻器，该偏置电阻器与该开关的输入端子电性连接，以分别在该发射模式及该接收模式期间使不同的偏置电压能够被施加于该开关的该输入端子；以及
匹配网络，与该开关及该低噪声放大器可操作地连接，其中，该匹配网络为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
7.如权利要求6所述的收发器前端，
其中，该发射器支路包括功率放大器，该功率放大器在该发射模式期间生成输出信号，以及其中，该发射器支路还包括阻抗转换器，该阻抗转换器将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号，以及
其中，该开关中的所有n型场效应晶体管的所有漏极-源极电压之和大于该功率放大器的最大输出电压，以防止该开关在该发射模式期间开启。
8.如权利要求6所述的收发器前端，其中，排列于该开关下方的该半导体衬底的区域为高电阻区。
9.如权利要求6所述的收发器前端，其中，该匹配网络包括：串联电性连接于地与该开关的该输入端子之间的电感器及电容器。
10.如权利要求6所述的收发器前端，
其中，在该接收模式期间施加于该开关的该输入端子的正偏置电压等于该低噪声放大器的最优输入电压，以及
其中，在该发射模式期间施加于该开关的该输入端子的正偏置电压大于在该接收模式期间所施加的该正偏置电压。
11.如权利要求10所述的收发器前端，该接收器支路还包括在该开关的下游并在该低噪声放大器的上游的分流装置，其中，该分流装置在该发射模式期间处于开启状态并在该接收模式期间处于关闭状态。
12.如权利要求11所述的收发器前端，其中，该分流装置包括位于该埋置绝缘体层上的全耗尽平面p型场效应晶体管。
13.一种收发器前端，包括：
天线；
发射器支路；以及
接收器支路，其中，该天线、该发射器支路及该接收器支路与输入/输出垫连接，其中，该收发器前端可操作于发射模式及接收模式，以及其中，该接收器支路包括：
低噪声放大器；
开关，
其中，该开关包括位于半导体衬底上的串联连接的n型鳍式场效应晶体管，
其中，该开关将该低噪声放大器与该输入/输出垫断开，或者将该低噪声放大器与该输入/输出垫连接，
其中，当通过该开关将该低噪声放大器与该输入/输出垫断开时，该收发器前端操作于发射模式，
其中，当通过该开关将该低噪声放大器与该输入/输出垫连接时，该收发器前端操作于接收模式，以及
其中，当该收发器前端处于该接收模式时，该低噪声放大器放大由该天线接收的输入信号；
第一偏置电阻器，该第一偏置电阻器与该开关的输入端子电性连接，以分别在该发射模式及该接收模式期间使不同的第一偏置电压能够被施加于该开关的该输入端子；以及
匹配网络，与该开关及该低噪声放大器可操作地连接，其中，该匹配网络为该开关及该低噪声放大器提供阻抗匹配及静电放电保护。
14.如权利要求13所述的收发器前端，
其中，该发射器支路包括功率放大器，该功率放大器在该发射模式期间生成输出信号，以及其中，该发射器支路还包括阻抗转换器，该阻抗转换器将该功率放大器与该输入/输出垫耦接，从而允许该天线发射该输出信号，以及
其中，该开关中的所有n型场效应晶体管的所有漏极-源极电压之和大于该功率放大器的最大输出电压，以防止该开关在该发射模式期间开启。
15.如权利要求13所述的收发器前端，
其中，排列于该开关下方的该衬底的区域包括P阱、位于该P阱下方的N阱，以及位于该N阱与该衬底的底部表面之间的P-区，以及
其中，在该接收模式期间，该N阱为正偏置，且该P阱被放电至地。
16.如权利要求13所述的收发器前端，其中，该匹配网络包括：串联电性连接于地与该开关的该输入端子之间的电感器及第一电容器，以及电性连接于该开关的输出端子与该低噪声放大器的输入端子之间的第二电容器。
17.如权利要求16所述的收发器前端，
其中，该接收器支路还包括第二偏置电阻器，该第二偏置电阻器与该低噪声放大器的该输入端子电性连接，以在该接收模式期间，使等于该低噪声放大器的最优输入电压的第二偏置电压能够被施加于该低噪声放大器的该输入端子。
18.如权利要求17所述的收发器前端，该接收器支路还包括在该第二电容器及该第二偏置电阻器的下游并在该低噪声放大器的上游的分流装置，其中，该分流装置在该发射模式期间处于开启状态并在该接收模式期间处于关闭状态。
19.如权利要求18所述的收发器前端，其中，该分流装置包括n型鳍式场效应晶体管，其中，在该发射模式期间，该n型鳍式场效应晶体管处于该开启状态，并将该低噪声放大器的该输入端子的电压电平拉至地，从而有效关闭该低噪声放大器。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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