TW202139518A - 具有包括集成式靜電放電保護的接收器支路匹配網路的收發器前端 - Google Patents

具有包括集成式靜電放電保護的接收器支路匹配網路的收發器前端 Download PDF

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TW202139518A
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Abstract

本發明揭示為降低雜訊指數(NF)而配置的收發器前端的實施例。各該實施例包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路藉由阻抗轉換器與該輸入/輸出墊(並由此與該天線)耦接。僅該接收器支路藉由開關與該輸入/輸出墊(並由此與該天線)選擇性電性連接。在該輸入/輸出墊與該開關之間的共同匹配網路為該開關及低雜訊放大器提供阻抗匹配及靜電放電保護，從而降低雜訊指數。本發明揭示集成於特定技術(例如，全空乏絕緣體上矽(FDSOI)技術及鰭型場效電晶體(finFET)技術)的特定實施例。

Description

具有包括集成式靜電放電保護的接收器支路匹配網路的收發器前端
本發明係關於收發器前端，尤其關於具有降低的雜訊指數(noise figure；NF)的收發器前端的實施例。
更具體地說，本領域的技術人員將意識到，收發器是包括發射器及接收器兩者的裝置，該發射器及接收器共用共同的天線或天線陣列。收發器前端是指該收發器內從該天線至該發射器支路中的功率放大器(包括該功率放大器)以及至該接收器支路的低雜訊放大器(包括該低雜訊放大器)的電路。在傳統的收發器前端架構中，該天線與輸入/輸出墊連接，且開關將該發射器支路或該接收器支路與該輸入/輸出墊選擇性連接，從而與該天線連接。通常在該輸入/輸出墊與該開關之間集成靜電放電(electrostatic discharge；ESD)保護結構(例如，分流電感器(shunt inductor)或其它ESD保護結構)，以保護該前端中的該開關及其它組件。通常在該開關與該低雜訊放大器之間的該接收器支路中集成阻抗匹配 網路。以此方式配置的收發器前端的估計雜訊指數(NF)可能因為該ESD保護結構以及該開關結合該低雜訊放大器而較高。因此，本領域需要經配置以具有降低的雜訊指數的改進的收發器前端。
鑒於上述，本文中揭示為降低雜訊指數(noise figure；NF)而配置的收發器前端的實施例。一般來說，本文中所揭示的各實施例包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路藉由阻抗轉換器與該輸入/輸出墊(並由此與該天線)耦接。僅該接收器支路藉由開關與該輸入/輸出墊(並由此與該天線)選擇性電性連接。在該開關的上游的共同匹配網路為該開關及低雜訊放大器提供阻抗匹配及靜電放電保護，從而降低雜訊指數。本文中還揭示集成於不同技術(例如，全空乏絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)技術及鰭型場效電晶體(fin-type field effect transistor；finFET)技術)的特定實施例。在任何情況下，該收發器前端配置都具有額外的優點：從該發射器支路移除該開關(從而避免輸出信號的功率損失)，並進一步避免當該開關處於關閉模式時(也就是，當該收發器處於發射模式時)在該開關上需要負偏壓。
尤其，本文中大體揭示可操作於發射模式及接收模式並為降低雜訊指數(NF)而配置的收發器前端的實施例。該收發器前端可包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路可包括功率放大器及阻抗轉換器。在該發射模式期間，該功率放大器可生成輸出信號。該阻抗轉換器可將該功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號。該接收器支路可包括低雜訊放大器、開關、以及匹配網路。該開關可將該低雜訊 放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接。當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於該發射模式，在該發射模式期間，該開關保護該低雜訊放大器不受該功率放大器所輸出的輸出信號的影響。當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於該接收模式，在該接收模式期間，該開關允許由該天線接收的輸入信號被該低雜訊放大器放大。該匹配網路可與該開關及該低雜訊放大器可操作地連接，以便為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
本文中所揭示的收發器前端的一個特定實施例是針對集成於FDSOI技術的設計。此收發器前端可包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路可包括功率放大器及阻抗轉換器。在發射模式期間，該功率放大器可生成輸出信號。該阻抗轉換器可將該功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號。該接收器支路可包括低雜訊放大器、開關、以及匹配網路。在此情況下，該開關可具體包括多個串聯連接的n型FDSOI電晶體。也就是說，該開關可包括位於半導體基板之上的較薄埋置絕緣體層上的多個串聯連接的、全空乏的n型場效電晶體。該開關可將該低雜訊放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接。當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於發射模式，在該發射模式期間，該開關保護該低雜訊放大器不受該發射器支路所輸出的輸出信號影響。當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於接收模式，在該接收模式期間，該開關允許由該天線接收的輸入信號被該低雜訊放大器放大。該匹配網路可與該開關及該低雜訊放大器可 操作地連接，以為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
本文中所揭示的收發器前端的另一個特定實施例是針對集成於finFET技術的設計。此收發器前端可包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路可包括功率放大器及阻抗轉換器。在發射模式期間，該功率放大器可生成輸出信號。該阻抗轉換器可將該功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號。該接收器支路可包括低雜訊放大器、開關、以及匹配網路。在此情況下，該開關可具體包括(例如，位於塊體半導體基板上的)多個串聯連接的n型鰭型場效電晶體(finFET)。該開關可將該低雜訊放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接。當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於發射模式，在該發射模式期間，該開關保護該低雜訊放大器不受該發射器支路所輸出的輸出信號影響。當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於接收模式，在該接收模式期間，該開關允許由該天線接收的輸入信號被該低雜訊放大器放大。該匹配網路可與該開關及該低雜訊放大器可操作地連接，以為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
100:收發器前端
101:發射器支路
102:接收器支路
110:功率放大器
120:低雜訊放大器
130:阻抗匹配網路
150:天線
151:輸入/輸出墊
155:靜電放電保護結構
180:開關
200:收發器前端
201:發射器支路
202:接收器支路
210:功率放大器
211:阻抗轉換器
212:次級繞組
214:初級繞組
220:低雜訊放大器
225:輸入端子
230:共同阻抗匹配網路
231:電容器
232:第二電容器
235:電感器
250:天線
251:輸入/輸出墊
260:分流裝置
271:偏壓電阻器、第一偏壓電阻器
272:偏壓電阻器、第二偏壓電阻器
280:開關
285:輸入端子
300:收發器前端
301:發射器支路
302:接收器支路
310:功率放大器
311:阻抗轉換器
312:次級繞組
314:初級繞組
320:低雜訊放大器
325:輸入端子
330:共同阻抗匹配網路
331:電容器
335:電感器
350:天線
351:輸入/輸出墊
360:分流裝置、PFET分流裝置
362:P+源極/汲極區域
363:通道區域
364:閘極結構
371:偏壓電阻器、第一偏壓電阻器
380:開關
381(a)-381(c):FDSOI NFET、NFET
382:N+源極/汲極區域
383:通道區域
384:閘極結構
385:輸入端子
386:輸出端子
387:共同閘極節點
391:半導體基板
392:埋置絕緣體層
393:薄半導體層、薄矽層
396:P阱環形區域
397:高電阻區域
400:收發器前端
401:發射器支路
402:接收器支路
410:功率放大器
411:阻抗轉換器
412:次級繞組
414:初級繞組
420:低雜訊放大器
425:輸入端子
430:共同阻抗匹配網路
431:電容器、第一電容器
432:第二電容器
435:電感器
460:分流裝置、NFET分流裝置
462:N+源極/汲極區域
463:P-通道區域、通道區域
464:閘極結構
471:偏壓電阻器、第一偏壓電阻器
472:偏壓電阻器、第二偏壓電阻器
480:開關
481(a)-481(c):N型finFET、NFET
482:N+源極/汲極區域
483:P-通道區域、通道區域
484:閘極結構
485:輸入端子
486:輸出端子
487:共同閘極節點
491:P-半導體基板、基板、P-基板
492:N阱
493:P阱
498:半導體鰭片
499:半導體鰭片
通過參照附圖自下面的詳細說明將更佳地理解本發明，該些附圖並不一定按比例繪製，且其中：
圖1是顯示傳統的收發器前端的示意圖；
圖2是大體顯示收發器前端的實施例的示意圖；
圖3A是顯示收發器前端的一個實施例的示意圖，且圖3B及3C是分別顯示可被併入於圖3A的收發器前端中的示例開關及示例分流裝置的剖視圖；以及
圖4A是顯示收發器前端的一個實施例的示意圖，且圖4B及4C是分別顯示可被併入於圖4A的收發器前端中的示例開關及示例分流裝置的剖視圖。
如上所述，收發器是包括發射器及接收器的裝置，該發射器及接收器共用共同的天線或天線陣列。收發器前端是指該收發器內從該天線至該發射器支路中的功率放大器(包括該功率放大器)以及至該接收器支路的低雜訊放大器(包括該低雜訊放大器)的電路。
圖1是顯示收發器前端100的傳統架構的示意圖。此收發器前端100包括天線150、具有功率放大器110的發射器支路101、以及具有低雜訊放大器120的接收器支路102。天線150與輸入/輸出墊151電性連接。開關180選擇性地並可替代地將發射器支路101或接收器支路102與輸入/輸出墊151電性連接，從而與天線150電性連接。在輸入/輸出墊151與開關180之間的收發器前端100中集成靜電放電(ESD)保護結構155(例如，分流電感器或其它ESD保護結構)，以便保護該前端中的開關180及其它組件。通常在開關180與低雜訊放大器120之間的接收器支路102中集成阻抗匹配網路130。
本領域的技術人員將意識到，接收器的雜訊指數(noise figure；NF)是指：當實際接收器與“理想”接收器在標準雜訊溫度下與匹配源連接時，在具有 相同的總增益及帶寬的情況下，該實際接收器的雜訊輸出與該“理想”接收器的雜訊輸出之間的分貝(dB)差。換句話說，NF是信號雜訊比(signal-to-noise ratio)降低的度量。對於最佳接收器性能，該接收器的增益級應當具有低的NF值。不幸的是，由於該ESD保護結構及該開關結合該低雜訊放大器，如上所述並如圖1中所示配置的收發器前端中的接收器支路102的估計雜訊指數(NF)可能較高。這在為全空乏電晶體(fully depleted transistor)形成而優化的技術節點尤為顯著。具體地說，在部分空乏電晶體的情況下，使用它們的分流支路可應用至少一些ESD自我保護。在全空乏電晶體(例如，全空乏鰭型場效電晶體；FD finFET)或全空乏絕緣體上矽場效電晶體(FDSOI FET)的情況下，沒有分流支路。在此情況下，5G毫米波收發器(例如，30GHz收發器)的估計雜訊指數(NF)可為約3.8dB(包括ESD結構及開關的2dB以及低雜訊放大器的1.8dB)。
鑒於上述，本文中揭示為了降低雜訊指數(noise figure；NF)而配置的收發器前端的實施例。一般來說，本文中所揭示的各實施例包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路通過阻抗轉換器與該輸入/輸出墊(並由此與該天線)耦接。僅該接收器支路藉由開關與該輸入/輸出墊(並由此與該天線)選擇性電性連接。在該開關的上游的共同匹配網路為該開關及低雜訊放大器提供阻抗匹配及靜電放電保護，從而降低雜訊指數。本文中還揭示集成於特定技術(例如，全空乏絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)技術及鰭型場效電晶體(fin-type field effect transistor：finFET)技術)的特定實施例。在任何情況下，該收發器前端配置都具有額外的優點：從該發射器支路移除該開關(從而避免輸出信號的功率損失)，並進一步避免當該開關處於關閉模式時(也就是，當該收發器處於發射模式時)在該開關上需要負偏壓。
尤其，圖2是大致顯示經配置以具有降低的NF的收發器前端200的實施例的示意圖。圖3A是顯示收發器前端300的特定實施例的示意圖，該收發器前端經配置以具有降低的NF並包括支持集成到全空乏絕緣體上矽(FDSOI)技術中的特定特徵。圖4A是顯示收發器前端400的另一個特定實施例的示意圖，該收發器前端經配置以具有降低的NF並包括支持集成到鰭型場效電晶體(finFET)技術中的特定特徵。
收發器前端200、300、400可包括：天線250、350、450；發射器支路201、301、401；以及接收器支路202、302、402。
天線250、350、450可為單個天線。或者，天線250、350、450可以是作用為單個天線的天線陣列。此類天線是本領域公知的，因此，從本說明書略去其細節，以使讀者關注所揭示的實施例的顯著方面。如上所述，收發器是包括發射器及接收器的裝置，該發射器及接收器共用共同的天線或天線陣列。收發器前端是指該收發器內從該天線至該發射器支路中的功率放大器(包括該功率放大器)以及至該接收器支路的低雜訊放大器(包括該低雜訊放大器)的電路。該發射器支路是指作為該發射器的部分的該收發器前端的部分，且該接收器支路是指作為該接收器的部分的該收發器前端的部分。在任何情況下，天線250、350、450，發射器支路201、301、401以及接收器支路202、302、402都與輸入/輸出墊251、351、451連接。
發射器支路201、301、401可包括功率放大器210、310、410及阻抗轉換器211、311、411，該阻抗轉換器將功率放大器210、310、410與輸入/輸出墊251、351、451耦接，並由此與天線250、350、450耦接。在發射模式期間，功率放大器210、310、410可自低功率RF輸出信號生成(也就是，可經調 整以生成，經配置以生成等)高功率射頻(radio frequency；RF)輸出信號。在示例實施例中，該高功率RF輸出信號可為用於5G應用的毫米波(mmWave)RF輸出信號(也就是，在24GHz與100GHz之間，例如，在30GHz)。或者，該高功率RF輸出信號可為在無線電頻譜的任意其它部分中的RF信號。在示例實施例中，功率放大器210、310、410可具有峰值在2.0與5伏之間(例如，在2.5V、在3V、在3.5V、在4V等)的輸出電壓擺幅。
阻抗轉換器211、311、411可包括一對背靠背電感器(也就是，初級繞組214、314、414及次級繞組212、312、412)。在發射模式期間，功率放大器210、310、410可將所生成的輸出信號施加於初級繞組214、314、414。由於電感耦合(inductive coupling)，相應的輸出信號將出現於次級繞組212、312、412上，並且將傳遞至輸入/輸出墊251、351、451，以藉由天線250、350、450進行後續傳輸。依據該兩個繞組之間的匝數比(turns ratio)，阻抗轉換器211、311、411在功率放大器210、310、410的輸出與天線250、350、450的輸入之間提供所需的阻抗匹配。
應當注意，如圖所示，在功率放大器210、310、410與輸入/輸出墊251、351、451之間的發射器支路201、301、401中沒有開關。也就是說，僅阻抗轉換器211、311、411串聯於功率放大器210、310、410之間。藉由消除功率放大器210、310、410之間的開關的存在，功率放大器210、310、410與天線250、350、450之間的信號功率衰減被最小化。
接收器支路202、302、402可包括：開關280、380、480；低雜訊放大器220、320、420；共同阻抗匹配網路230、330、430；一個或多個偏壓電阻器271(以及可選地，272)、371、471-472；以及分流裝置260、360、460。
開關280、380、480可具有輸入端子285、385、485及輸出端子286、386、486。開關280、380、480可經配置以(也就是，可經適配(adapted)以)選擇性地且可替代地將低雜訊放大器220、320、420與輸入/輸出墊251、351、451斷開，或者將低雜訊放大器220、320、420與輸入/輸出墊251、351、451連接。當藉由開關280、380、480將低雜訊放大器220、320、420與輸入/輸出墊251、351、451斷開時，該收發器前端操作於發射模式，在該發射模式期間，開關280、380、480保護低雜訊放大器220、320、420不受該發射器支路所輸出的輸出信號影響。當藉由開關280、380、480將低雜訊放大器220、320、420與輸入/輸出墊251、351、451連接時，該收發器前端操作於接收模式，在該接收模式期間，開關280、380、480允許由該天線接收的輸入信號被低雜訊放大器220、320、420放大。
具體地說，當該收發器前端操作於發射模式時，開關280、380、480可選擇性地斷開(尤其可響應控制信號以選擇性地斷開)低雜訊放大器220、320、420與輸入/輸出墊251、351、451。藉由在發射模式期間將低雜訊放大器220、320、420與輸入/輸出墊251、351、451斷開，開關280、380、480防止高功率以及尤其高電壓輸出信號(其可能從發射器支路201、301、401傳遞至接收器支路202、302、402)抵達並損傷低雜訊放大器220、320、420。當該收發器前端操作於接收模式時，開關280、380、480可進一步選擇性地連接(尤其可響應該控制信號的切換以選擇性地連接)低雜訊放大器220、320、420與輸入/輸出墊251、351、451。藉由在接收模式期間將低雜訊放大器220、320、420與輸入/輸出墊251、351、451連接，開關280、380、480允許在接收模式期間已由天線250、350、450接收的輸入信號被低雜訊放大器220、320、420處理。
在示例實施例中，開關280、380、480可包括多個堆疊式n型場效電晶體(NFET)，或者，尤其，串聯連接的多個NFET，所有該NFET的閘極與同一節點連接並響應在該節點上的控制信號(例如，所施加的閘極電壓)來開啟(也就是，響應所施加的較高閘極電壓)或關閉(例如，響應所施加的低閘極電壓，例如，放電至地)。應當注意，此類開關的特定特徵可依據所使用的技術而變化(參見下面關於收發器前端300的接收器支路302中的開關380的詳細討論，另外，參見下面關於收發器前端400的接收器支路402中的開關480的詳細討論)。
或者，可使用任意其它合適的開關配置。不過，應當注意，無論開關的類型及特徵，開關280、380、480都應當經配置成使其在發射模式期間經歷來自功率放大器210、310、410的高電壓輸出信號時不會失效(也就是，不會從關閉狀態轉為開啟狀態)。例如，在該開關包括堆疊式NFET的示例實施例中，用於該開關中的所有NFET之可靠操作的所有最大汲極-源極電壓(VDS)之和應當大於該功率放大器的最大輸出電壓，以防止該開關在發射模式期間失效。在一個例子中，如果功率放大器210、310、410具有2伏的最大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，該開關將具有至少兩個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的2倍(也就是，3.2伏，其大於該功率放大器的2V最大輸出電壓)，而不會失效。在另一個例子中，如果功率放大器210、310、410具有3-4伏的最大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，該開關將具有至少三個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的3倍(也就是，4.8伏，其大於該功率放大器的3-4V最大輸出電壓)，而不會失效，以此類推。
接收器支路202、302、402的低雜訊放大器220、320、420可在接收模式期間經由開關280、380、480接收微弱(也就是，低功率)RF輸入信號，並可放大(也就是，可經適配以放大，經配置以放大等)這些RF輸入信號，以在不增加當前雜訊的情況下增加功率(也就是，不降低信號雜訊比)。此類低雜訊放大器220、320、420是本領域公知的，因此，從本說明書略去其細節，以使讀者關注所揭示的實施例的顯著方面。在發射模式期間，關閉低雜訊放大器220、320、420。
接收器支路202、302、402的共同阻抗匹配網路230、330、430可與開關280、380、480及低雜訊放大器220、320、420可操作地連接，以便為開關280、380、480及該低雜訊放大器提供阻抗匹配及靜電放電(ESD)保護。具體地說，共同阻抗匹配網路230、330、430可包括至少一個電感器及電容器231、331、431，它們串聯電性連接於地與開關280、380、480的輸入端子285、385、485之間。
共同阻抗匹配網路230、330、430的該電感器可為分立的電感器235、335、435，如圖所示，該電感器與在輸入/輸出墊251、351、451的下游的接收器支路202、302、402連接。或者，在發射器支路201、301、401內的阻抗轉換器211、311、411的次級繞組212、312、412(也就是，近端電感器部分)也可在接收模式期間作用為該共同匹配網路的該電感器。次級繞組212、312、412的雙重用途(dual-use)是可能的，因為在該發射器支路中沒有開關，因此，次級繞組212、312、412是直接串聯連接於地與匹配的電容器231、331、431之間的電感器。在任何情況下，共同阻抗匹配網路230、330、430的該電感器可為低雜訊放大器220、320、420提供阻抗匹配。該電感器還可為開關280、380、480及低 雜訊放大器220、320、420提供靜電放電(ESD)保護。
共同阻抗匹配網路230、330、430的電容器231、331、431可串聯連接於該電感器與開關280、380、480的輸入端子285、385、485之間，也可串聯連接於輸入/輸出墊251、351、451與開關280、380、480的輸入端子285、385、485之間。電容器231、331、431可為開關280、380、480提供電容匹配。應當注意，此電容器231、331、431也有助於偏壓開關280、380、480的輸入端子285、385、485，從而無需在發射模式期間向處於關閉狀態的開關280、380、480的閘極端子施加負偏壓。
應當注意，在一些實施例中，該共同阻抗匹配網路還可包括與該開關的該輸出端子電性連接的第二電容器。例如，參見圖2的收發器前端200的共同阻抗匹配網路230中的可選之第二電容器232。另外，也參見圖4A的收發器前端400的共同阻抗匹配網路430中的第二電容器432，該收發器前端可被集成於FDSOI技術並在下面進行更詳細討論。
如上所述，接收器支路202、302、402還可包括一個或多個偏壓電阻器。例如，在本文中所揭示的各實施例中，接收器支路202、302、402可包括與開關280、380、480的輸入端子285、385、485電性連接的至少第一偏壓電阻器271、371、471，從而分別在發射模式及接收模式期間使不同的第一偏壓電壓能夠被施加於開關280、380、480的輸入端子285、385、485。在本文中所揭示的一些實施例中，該接收器支路還可包括第二偏壓電阻器。例如，參見在圖2中所示的收發器前端200的接收器支路202中的可選之第二偏壓電阻器272。另外，參見圖4A中所示的收發器前端400的接收器支路402中的第二偏壓電阻器472，該收發器前端可被集成於FDSOI技術並在下面進行更詳細討論。此類第二 偏壓電阻器272、472可與低雜訊放大器220、420的輸入端子225、425電性連接，從而在發射模式及/或接收模式期間使第二偏壓電壓能夠被施加於該低雜訊放大器的該輸入端子。
可將分流裝置260、360、460集成於在開關280、380、480的下游並且在低雜訊放大器220、320、420的上游(也就是，在該開關與該低雜訊放大器之間)的該接收器支路中。分流裝置260、360、460可具有開啟狀態(每當收發器前端200、300、400處於發射模式時發生)以及關閉狀態(每當收發器前端200、300、400處於接收模式時發生)。分流裝置260、360、460可經配置以於它在發射模式期間被開啟時提供低電阻路徑讓電流流動。因此，如果開關280、380、480(在發射模式期間應當處於關閉狀態)允許電流經過，則該電流將經由分流裝置260、360、460被分流，以避開低雜訊放大器220、320、420而防止該低雜訊放大器被損壞。具體地說，分流裝置260、360、460針對在ESD的輸入的大信號提供低阻抗，並因此抑制在LNA輸入的大擺幅。要注意，該LNA是藉由疊接(cascode)裝置關閉(附圖中未顯示)。分流裝置260、360、460可進一步經配置成它在接收模式期間被關閉時，經過該開關的電流不會被分流，而是被允許進入低雜訊放大器220、320、420的輸入端子225、325、425進行處理。分流裝置260、360、460可為例如單個場效電晶體。應當注意，此類分流裝置的特定特徵可依據所使用的技術而變化(參見下面關於收發器前端300的接收器支路302中的分流裝置360的詳細討論，另外，參見下面關於收發器前端400的接收器支路402中的分流裝置460的詳細討論)。
如上所述，圖3A是顯示收發器前端300的特定實施例的示意圖，該收發器前端經配置以具有降低的NF並包括支持集成到全空乏絕緣體上矽 (FDSOI)技術中的特定特徵。圖3B是顯示可被併入此收發器前端300中的示例開關380的剖視圖，以及圖3C是顯示可被併入收發器前端300中的示例分流裝置360的剖視圖。
本領域的技術人員將意識到，FDSOI技術使用絕緣體上矽晶圓，其在半導體基板上方的薄埋置絕緣體層(例如，薄埋置氧化物層)上具有超薄矽層(例如，具有25奈米或更小厚度的矽層，例如22奈米、12奈米等)。該超薄矽層用以形成全空乏平面場效電晶體。可選地，在排列於電晶體下方的該半導體基板中可形成阱區域，並可接觸這些阱區域，以結合該埋置絕緣體層而形成背閘極。
如上所述，收發器前端300可包括天線350、發射器支路301以及接收器支路302，它們都與輸入/輸出墊351連接。
發射器支路301可包括功率放大器310，該功率放大器藉由阻抗轉換器311與輸入/輸出墊351耦接，並由此與天線350耦接。在示例實施例中，功率放大器310可具有峰值在2.0與5伏之間(例如，在2.5V、在3V、在3.5V、在4V等)的輸出電壓擺幅。
接收器支路302可包括：低雜訊放大器320，藉由開關380可與輸入/輸出墊351連接；共同阻抗匹配網路330，具有串聯連接於地與開關380的輸入端子385之間的電感器及單個電容器331；單個偏壓電阻器371，與開關380的輸入端子385連接；以及分流裝置360，連接於開關380的下游及低雜訊放大器320的上游。
如上所述，共同阻抗匹配網路330的該電感器可為分立的電感器335。或者，阻抗轉換器311的次級繞組312可兼作該共同阻抗匹配網路的該電感器。
在此實施例中，開關380可包括平面的、串聯連接的FDSOI NFET 381(a)-381(c)(例如，如圖3B中所示)，該些FDSOI NFET經配置以在發射模式期間選擇性地斷開低雜訊放大器320與輸入/輸出墊351，以及在接收模式期間選擇性地連接低雜訊放大器320與輸入/輸出墊351。各FDSOI NFET 381(a)-381(c)可包括，位於埋置絕緣體層392(例如，埋置氧化物層)之上的薄半導體層393(例如，薄矽層)內的N+源極/汲極區域382以及橫向位於N+源極/汲極區域382之間的通道區域383(例如，未摻雜通道區域)。如圖所示，相鄰的NFET可共用源極/汲極區域，從而提供該串聯連接。NFET 381(a)-381(c)可進一步包括分別位於通道區域383之上的薄矽層393的頂部表面上的閘極結構384(分別包括閘極介電層及閘極導體層)。這些閘極結構384可電性連接於共同閘極節點387。為了最小化寄生電容，開關380的FDSOI NFET 381(a)-381(c)可為BFMOAT FDSOI NFET。也就是說，常常，在FDSOI NFET製造期間，執行摻雜物植入製程，以在排列於一個或多個FDSOI FET下方的該半導體基板中形成一個或多個P阱(也就是，P+摻雜區域)。可選地，此類P阱可被接觸並結合該埋置絕緣體層而可作用為背閘極。不過，P阱的存在可導致寄生電容增加。為避免此寄生電容，可形成BFMOAT FDSOI FET。“BFMOAT”是指在製造期間執行的掩蔽級(masking level)，以阻擋摻雜物植入，從而在該半導體基板的期望區域中沒有P阱形成，以使該區域成為高電阻區域。因此，如圖3B中所示，高電阻區域397(也就是，沒有P阱的區域)位於排列於FDSOI NFET 381(a)-381(c)下方的半導體基板391內，且P阱環形區域396圍住(也就是，環繞)高電阻區域397。
應當注意，出於示例說明的目的，上述開關380包括三個串聯連接的NFET 381(a)-381(c)。不過，應當理解，所述附圖及示例實施例並非意圖限 制。作為替代，可使用任意數目的一個或多個BFMOAT FDSOI NFET來形成開關380，只要開關380中的所有NFET的組合之最大VDS足以確保如果/當功率放大器310的最大輸出電壓被施加於開關380的輸入端子385時，開關380在發射模式期間不會失效。在一個例子中，如果功率放大器310具有2伏的最大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，開關380將具有至少兩個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的2倍(也就是，3.2伏，其大於該功率放大器的2V最大輸出電壓)，而不會失效。在另一個例子中，如果功率放大器310具有3-4伏的最大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，該開關將具有至少三個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的3倍(也就是，4.8伏，其大於該功率放大器的3-4V最大輸出電壓)，而不會失效，以此類推。
在此實施例中，分流裝置360可為超低閾值電壓(super low threshold voltage；SLVT)FDSOI PFET，其被集成於在開關380的下游並且在低雜訊放大器320的上游的接收器支路302中。PFET分流裝置360可具有開啟狀態(每當收發器前端300處於發射模式時發生)以及關閉狀態(每當收發器前端300處於接收模式時發生)。如圖3C中所示，可被包含於接收器支路302中的示例PFET分流裝置360可包括，位於埋置絕緣體層392(例如，埋置氧化物層)之上的薄矽層393內的P+源極/汲極區域362以及橫向位於P+源極/汲極區域362之間的通道區域363(例如，未摻雜通道區域)。PFET分流裝置360可包括位於通道區域363之上的薄矽層393的頂部表面上的閘極結構364(包括閘極介電層及閘極導體層)，並且還可包括位於半導體基板391內並圍住(也就是，環繞)高電阻區域 397的P阱環形區域396。P阱環形區域396可被接觸並結合埋置絕緣體層392而可作用為背閘極。
在發射及接收模式中，此類收發器前端300可操作如下。
在發射模式期間，在發射支路301中，可開啟功率放大器310，且該功率放大器可經由阻抗轉換器311向輸入/輸出墊351並由此向天線350輸出高功率輸出信號。在發射模式期間，在接收器支路302中，可關閉開關380的NFET 381(a)-381(c)及低雜訊放大器320，並可開啟PFET分流裝置360。這可藉由向開關380的共同閘極節點387及PFET分流裝置360的前閘極以及(可選地)背閘極施加0.0伏的電壓來實現。在發射模式期間，在接收器支路302中的額外偏壓條件可包括經由偏壓電阻器371向開關380的輸入端子385施加正偏壓電壓(VBIAS)(例如，0.8V)，並將此相同的第一正偏壓電壓施加於PFET分流裝置360的汲極區域。因此，在低雜訊放大器320的輸入端子325的電壓位準將在0.8V，但仍可使用串接(cascade)偏壓電壓來關閉該低雜訊放大器。應當注意，在發射模式期間，在發射器支路301中的阻抗轉換器311以及在接收器支路302中的共同阻抗匹配網路330應當與該接收器支路的輸入阻抗(Zin_rx)共同設計。此外，應當注意，在發射模式期間，來自功率放大器310的輸出電壓將被施加於接收器支路302以及尤其是該共同阻抗匹配網路的電容器331，在這裡，該輸出電壓在抵達開關380的輸入端子385之前只會被稍微放大(例如，約10%)。不過，該擺幅將在輸出端子386被完全衰減。
在接收模式期間，在發射器支路301中，關閉功率放大器310(例如，將功率放大器電壓供應設置為地，並開啟功率放大器偏壓)。應當注意，在接收模式期間，在發射器支路301中的阻抗轉換器311以及在接收器支路302中 的共同阻抗匹配網路330也應當與該發射器支路的輸入阻抗(Zin_tx)共同設計，尤其，以使Zin_tx不影響該接收器NF。Zin_tx可例如採用大電感器(也就是，大於電感器335的電感器)與較大電阻器(例如，具有幾個100歐姆的電阻器)並聯連接的形式(未顯示)。在接收模式期間，在接收器支路302中，可開啟開關380的NFET 381(a)-381(c)及低雜訊放大器320，並可關閉PFET分流裝置360。為開啟開關380，可向開關380的共同閘極節點387施加高閘極電壓(VGG)。VGG可等於該低雜訊放大器的最佳輸入電壓(VG0)加上正偏壓電壓(VBIAS)(例如，.8V)或某些更高的正偏壓電壓(VBIAS+)(例如，1.0V)。本領域的技術人員將意識到，該低雜訊放大器的最佳輸入電壓(VG0)可依據技術節點而變化。例如，對於22奈米FDSOI，此最佳輸入電壓可為0.3-0.4伏。因此，VGG可等於1.2V或更高。為關閉PFET分流裝置360，可向前閘極及(可選地)背閘極施加高正供應電壓(VDD)。在接收模式期間，在接收器支路302中的額外偏壓條件可包括向PFET分流裝置360的汲極區域施加VDD，並經由偏壓電阻器371向開關380的輸入端子385施加較低的正偏壓電壓(VBIAS-)。VBIAS-可等於該低雜訊放大器的最佳輸入電壓(VG0)(如上所述)。應當注意，由於高電阻區域397，該BFMOAT FDSOI NFET沒有背閘極偏壓。
如上所述，圖4A是顯示收發器前端400的特定實施例的示意圖，該收發器前端經配置以具有降低的NF，並包括支持集成到塊體鰭型場效電晶體(finFET)技術中的特定特徵。圖4B是顯示可被包含於此收發器前端400中的示例開關480的剖視圖，以及圖4C是顯示可被包含於收發器前端400中的示例分流裝置460的剖視圖。
本領域的技術人員將意識到，該塊體finFET技術使用塊體半導體 基板(例如，塊體矽基板)。一個或多個半導體鰭片(也就是，一個或多個細長的、較高且薄的、基本為矩形形狀的半導體本體)被圖案化為該基板的上部。在各半導體鰭片內，通道區域橫向位於源極/汲極區域之間。閘極結構分別位於鄰近相應通道區域的半導體鰭片的頂部表面及相對側壁。此類finFET為全空乏結構，與平面FET所呈現的單維場效應相比，其呈現多維場效應，並因此呈現對通道區域有改進的閘極控制。與該半導體基板的下部的隔離是由一個或多個摻雜阱區域提供。可選地，可在單個finFET中併入多個半導體鰭片，以增加驅動強度。
如上所述，收發器前端400可包括天線450、發射器支路401以及接收器支路402，它們都與輸入/輸出墊451連接。
發射器支路401可包括功率放大器410，該功率放大器藉由阻抗轉換器411與輸入/輸出墊451耦接，並由此與天線450耦接。在示例實施例中，功率放大器410可具有峰值在2.0與5伏之間(例如，在2.5V、在3V、在3.5V、在4V等)的輸出電壓擺幅。
接收器支路402可包括：低雜訊放大器420，藉由開關480可與輸入/輸出墊451連接；共同阻抗匹配網路330，具有串聯連接於地與開關480的輸入端子485之間的電感器及第一電容器431，以及與開關480的輸出端子486連接的第二電容器432；第一偏壓電阻器471以及第二偏壓電阻器472，該第一偏壓電阻器471與開關480的輸入端子485連接，該第二偏壓電阻器472與低雜訊放大器420的輸入端子425連接；以及分流裝置460，連接於開關480的下游及低雜訊放大器420的上游。
如上所述，共同阻抗匹配網路430的該電感器可為分立的電感器435。或者，阻抗轉換器411的次級繞組412可兼作該共同阻抗匹配網路的該電 感器。應當注意，需要第二電容器432以在開關480的輸出端子486與第二偏壓電阻器472之間提供隔離。
在此實施例中，開關480可包括串聯連接的N型finFET 481(a)-481(c)(例如，如圖4B中所示)，該些finFET經配置以在發射模式期間選擇性地斷開低雜訊放大器420與輸入/輸出墊451，以及在接收模式期間選擇性地連接低雜訊放大器420與輸入/輸出墊451。可形成NFET 481(a)-481(c)，例如被圖案化為P-半導體基板491的上部的半導體鰭片499。對於各NFET，半導體鰭片499包括N+源極/汲極區域482以及橫向位於N+源極/汲極區域482之間的P-通道區域483。如圖所示，相鄰的NFET可共用源極/汲極區域，從而提供該串聯連接。NFET 481(a)-481(c)可進一步包括分別位於鄰近通道區域483的半導體鰭片499的頂部表面及相對側壁上的閘極結構484(分別包括閘極介電層及閘極導體層)。應當注意，可在該開關的該NFET中併入多個半導體鰭片，以改進驅動強度。在任何情況下，這些閘極結構484可電性連接於共同閘極節點487。NFET 481(a)-481(c)可為“三阱”NFET。也就是說，P阱493可位於該NFET下方的P-半導體基板491中，N阱492可位於P阱493與P-區(位於N阱492與基板491的底部表面之間)之間的P-半導體基板491中。
應當注意，出於示例說明的目的，上述開關480包括三個串聯連接的NFET 481(a)-481(c)。不過，應當理解，所述附圖及示例實施例並非意圖限制。作為替代，可使用任意數目的一個或多個三阱N型finFET來形成開關480，只要開關480中的所有NFET的組合之最大VDS足以確保如果/當功率放大器410的最大輸出電壓被施加於開關480的輸入端子485時，開關480在發射模式期間在關閉狀態下不會失效。在一個例子中，如果功率放大器410具有2伏的最 大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，開關480將具有至少兩個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的2倍(也就是，3.2伏，其大於該功率放大器的2V最大輸出電壓)，而不會失效。在另一個例子中，如果功率放大器410具有3-4伏的最大輸出電壓，且如果該些NFET分別具有1.6伏的最大VDS，則理想地，開關480將具有至少三個堆疊式NFET，在發射模式期間，該開關應當能夠應付施加於其輸入端子的1.6伏的3倍(也就是，4.8伏，其大於該功率放大器的3-4V最大輸出電壓)，而不會失效，以此類推。
在此實施例中，分流裝置460可為N型finFET，其被集成於在開關480、第二電容器432及第二偏壓電阻器472的下游並在低雜訊放大器420的上游的接收器支路402中。此NFET分流裝置460可具有開啟狀態(每當收發器前端400處於發射模式時發生)以及關閉狀態(每當收發器前端400處於接收模式時發生)。如圖4C中所示，可被包含於接收器支路402中的示例PFET分流裝置460可包括，位於被圖案化為P-半導體基板的上部的半導體鰭片498(例如，矽鰭片)內的N+源極/汲極區域462以及橫向位於N+源極/汲極區域462之間的P-通道區域463。NFET分流裝置460可進一步包括與在通道區463的半導體鰭片498的頂部表面及相對側相鄰的閘極結構464(包括閘極介電層及閘極導體層)，應當注意，在分流裝置460的PFET中可併入多個半導體鰭片，以改進驅動強度。
在發射及接收模式中，此類收發器前端400可操作如下。
在發射模式期間，在發射器支路401中，可開啟功率放大器410，且該功率放大器可經由阻抗轉換器411向輸入/輸出墊451並由此向天線450輸出高功率輸出信號。在發射模式期間，在接收器支路402中，可關閉開關480的 NFET 481(a)-481(c)及低雜訊放大器420，並可開啟NFET分流裝置460。這可藉由向開關480的共同閘極節點487施加0.0伏並向NFET分流裝置460的閘極施加第一正偏壓電壓(例如，0.8V)來實現。開啟NFET分流裝置460下拉(pull down)在低雜訊放大器420的輸入端子的電壓位準，從而將其完全關閉。在發射模式期間，在接收器支路402中的額外偏壓條件可包括經由第一偏壓電阻器471向開關480的輸入端子485施加相同的第一正偏壓電壓(VBIAS1)(例如，0.8V)，並經由第二偏壓電阻器472向低雜訊放大器420的輸入端子425施加0.0V。應當注意，在發射模式期間，在發射器支路401中的阻抗轉換器411以及在接收器支路402中的共同阻抗匹配網路430應當與該接收器支路的輸入阻抗(Zin_rx)共同設計。此外，應當注意，在發射模式期間，來自功率放大器410的輸出電壓將被施加於接收器支路402以及尤其是共同阻抗匹配網路430的第一電容器431，在這裡，該輸出電壓在抵達開關480的輸入端子485之前只會被稍微放大(例如，約10%)。不過，該擺幅將在輸出端子486被完全衰減。
在接收模式期間，在發射器支路401中，關閉功率放大器410(例如，將功率放大器電壓供應設置為地，並開啟功率放大器偏壓)。應當注意，在接收模式期間，在發射器支路401中的阻抗轉換器411以及在接收器支路402中的共同阻抗匹配網路430也應當與該發射器支路的輸入阻抗(Zin_tx)共同設計，尤其，以使Zin_tx不影響該接收器NF。Zin_tx可例如採用大電感器(也就是，大於電感器435的電感器)與較大電阻器(例如，具有幾個100歐姆的電阻器)並聯連接的形式(未顯示)。
在接收模式期間，在接收器支路402中，可開啟開關480的NFET 481(a)-481(c)及低雜訊放大器420，並可關閉NFET分流裝置460。為開啟開關 480，可向開關480的共同閘極節點487施加高閘極電壓(VGG)。VGG可等於稍高的正偏壓電壓(VBIAS+)(例如，1.0V或更高)。例如，VGG可等於該低雜訊放大器的最佳輸入電壓(VG0)(例如，0.3-0.4V)加上正偏壓電壓(VBIAS)(例如，.8V)。也就是說，VGG可等於1.2V或更高。為關閉NFET分流裝置460，將閘極放電至地。在接收模式期間，在接收器支路402中的額外偏壓條件可包括，例如，對於20dBm功率處理，經由第一偏壓電阻器471向開關480的輸入端子485施加正偏壓電壓(VBIAS)(例如0.8V)，向NFET 481(a)-481(c)下方的P阱493施加零電壓(VPW)(例如，將P阱493放電至地)並向位於P阱下方及P-基板491之上的N阱492施加顯著較高的正電壓(VNW，例如，2.5V)。此外，經由第二偏壓電阻器472可向低雜訊放大器420的輸入端子425施加較低的正偏壓電壓(VBIAS-)。VBIAS-可等於該低雜訊放大器的最佳輸入電壓(VG0)(如上所述)。
因此，上面所揭示的內容揭示為降低雜訊指數(NF)而配置的收發器前端的實施例。一般來說，各該實施例包括天線、發射器支路及接收器支路，它們都與輸入/輸出墊連接。該發射器支路藉由阻抗轉換器與該輸入/輸出墊(並由此與該天線)耦接。僅該接收器支路藉由開關與該輸入/輸出墊(並由此與該天線)選擇性電性連接。在該開關的上游的共同匹配ㄗ路為該開關及低雜訊放大器提供阻抗匹配及靜電放電保護，從而降低雜訊指數。還揭示集成於不同技術(例如，全空乏絕緣體上矽(FDSOI)技術及鰭型場效電晶體(finFET)技術)的特定實施例。在任何情況下，該收發器前端配置都具有額外的優點：從該發射器支路移除該開關(從而避免輸出信號的功率損失)，並進一步避免當該開關處於關閉模式時(也就是，當該收發器處於發射模式時)在該開關上需要負偏壓。
應當理解，在上述結構中，半導體材料是指導電屬性可藉由摻雜 雜質而改變的材料。示例半導體材料包括例如矽基半導體材料(例如，矽、矽鍺、碳化鍺矽、碳化矽等)以及氮化鎵基半導體材料。純半導體材料以及尤其是不摻雜用於增加導電性的雜質的半導體材料(也就是，未摻雜半導體材料)在本領域中被稱為本質半導體(intrinsic semiconductor)。摻雜有用於增加導電性的雜質的半導體材料(也就是，摻雜半導體材料)在本領域中被稱為外質半導體(extrinsic semiconductor)，並且會比由相同的基材製成的本質半導體更加導電。也就是說，外質矽將比本質矽更導電；外質矽鍺將比本質矽鍺更導電，依此類推。而且，應當理解，可使用不同的雜質(也就是，不同的摻雜物)來獲得不同的導電類型(例如，P型導電性及N型導電性)，且摻雜物可依據所使用的不同半導體材料而變化。例如，通常用第III族摻雜物(例如硼(B)或銦(In))摻雜矽基半導體材料(例如，矽、矽鍺等)，以獲得P型導電性，通常用第V族摻雜物(例如砷(As)、磷(P)或銻(Sb))摻雜矽基半導體材料，以獲得N型導電性。通常用鎂(Mg)摻雜氮化鎵(GaN)基半導體材料，以獲得P型導電性，或用矽(Si)摻雜氮化鎵(GaN)基半導體材料，以獲得N型導電性。本領域的技術人員還將意識到，不同的導電程度將依賴於給定半導體區域中的摻雜物的相對濃度程度。
應當理解，本文中所使用的術語是出於說明所揭示的結構及方法的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，本文中所使用的術語“包括”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。而且，本文中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意圖說明當它們以附圖中取向並顯示時的相 對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以附圖中取向並顯示時該些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊，以及一個元件橫向圍繞另一個元件將鄰近並環繞該另一個元件的外側壁。下面的申請專利範圍中的所有手段附加功能(means plus function)或步驟附加功能(step plus function)元件的相應結構、材料、動作及等同意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。
對本發明的各種實施例所作的說明是出於示例說明的目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。
200:收發器前端
201:發射器支路
202:接收器支路
210:功率放大器
211:阻抗轉換器
212:次級繞組
214:初級繞組
220:低雜訊放大器
225:輸入端子
230:共同阻抗匹配網路
231:電容器
232:第二電容器
235:電感器
250:天線
251:輸入/輸出墊
260:分流裝置
271:偏壓電阻器、第一偏壓電阻器
272:偏壓電阻器、第二偏壓電阻器
280:開關
285:輸入端子

Claims (20)

  1. 一種收發器前端，包括：
    天線；
    發射器支路；以及
    接收器支路，其中，該天線、該發射器支路及該接收器支路與輸入/輸出墊連接，其中，該收發器前端可操作於發射模式及接收模式，以及其中，該接收器支路包括：
    低雜訊放大器；
    開關，
    其中，該開關將該低雜訊放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於該發射模式，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於該接收模式，以及
    其中，當該收發器前端處於該接收模式時，該低雜訊放大器放大由該天線接收的輸入信號；以及
    匹配網路，與該開關及該低雜訊放大器可操作地連接，其中，該匹配網路為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
  2. 如請求項1所述的收發器前端，
    其中，該發射器支路包括功率放大器，該功率放大器在該發射模式期間生成輸出信號，以及其中，該發射器支路進一步包括阻抗轉換器，該阻抗轉換器將該 功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號，以及
    其中，該開關包括串聯連接的n型場效電晶體，以及其中，該開關中的該串聯連接的n型場效電晶體的所有汲極-源極電壓之和大於該功率放大器的最大輸出電壓，以防止該開關在該發射模式期間開啟。
  3. 如請求項1所述的收發器前端，
    其中，該匹配網路包括：串聯電性連接於地與該開關的輸入端子之間的電感器及電容器，以及
    其中，該接收器支路進一步包括偏壓電阻器，該偏壓電阻器與該開關的輸入端子電性連接，以分別在該發射模式及該接收模式期間使不同的偏壓電壓能夠被施加於該開關的該輸入端子。
  4. 如請求項3所述的收發器前端，
    其中，該接收器支路進一步包括與該低雜訊放大器的輸入端子電性連接的第二偏壓電阻器，以及
    其中，該匹配網路進一步包括電性連接於該開關的輸出端子與該第二偏壓電阻器之間的第二電容器。
  5. 如請求項1所述的收發器前端，
    其中，該接收器支路進一步包括在該開關的下游並且在該低雜訊放大器的上游的分流裝置，以及
    其中，該分流裝置在該接收模式期間處於關閉狀態並且在該發射模式期間處於開啟狀態。
  6. 一種收發器前端，包括：
    天線；
    發射器支路；以及
    接收器支路，其中，該天線、該發射器支路及該接收器支路與輸入/輸出墊連接，其中，該收發器前端可操作於發射模式及接收模式，以及其中，該接收器支路包括：
    低雜訊放大器；
    開關，
    其中，該開關包括位於半導體基板之上的埋置絕緣體層上的全空乏的、平面的、串聯連接的n型場效電晶體，
    其中，該開關將該低雜訊放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於發射模式，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於接收模式，以及
    其中，當該收發器前端處於該接收模式時，該低雜訊放大器放大由該天線接收的輸入信號；以及
    匹配網路，與該開關及該低雜訊放大器可操作地連接，其中，該匹配網路為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
  7. 如請求項6所述的收發器前端，
    其中，該發射器支路包括功率放大器，該功率放大器在該發射模式期間生成輸出信號，以及其中，該發射器支路進一步包括阻抗轉換器，該阻抗轉換器將該功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號，以及
    其中，該開關中的所有n型場效電晶體的所有汲極-源極電壓之和大於該功率放大器的最大輸出電壓，以防止該開關在該發射模式期間開啟。
  8. 如請求項6所述的收發器前端，其中，排列於該開關下方的該半導體基板的區域為高電阻區域。
  9. 如請求項6所述的收發器前端，其中，該匹配網路包括：串聯電性連接於地與該開關的輸入端子之間的電感器及電容器。
  10. 如請求項6所述的收發器前端，
    其中，該接收器支路進一步包括偏壓電阻器，該偏壓電阻器與該開關的該輸入端子電性連接，以分別在該發射模式及該接收模式期間使不同的偏壓電壓能夠被施加於該開關的該輸入端子。
  11. 如請求項10所述的收發器前端，
    其中，在該接收模式期間施加於該開關的該輸入端子的正偏壓電壓等於該低雜訊放大器的最佳輸入電壓，以及
    其中，在該發射模式期間施加於該開關的該輸入端子的正偏壓電壓大於在該接收模式期間所施加的該正偏壓電壓。
  12. 如請求項11所述的收發器前端，該接收器支路進一步包括在該開關的下游並且在該低雜訊放大器的上游的分流裝置，其中，該分流裝置在該發射模式期間處於開啟狀態並且在該接收模式期間處於關閉狀態。
  13. 如請求項12所述的收發器前端，其中，該分流裝置包括位於該埋置絕緣體層上的全空乏平面p型場效電晶體。
  14. 一種收發器前端，包括：
    天線；
    發射器支路；以及
    接收器支路，其中，該天線、該發射器支路及該接收器支路與輸入/輸出墊連接，其中，該收發器前端可操作於發射模式及接收模式，以及其中，該接收器支路包括：
    低雜訊放大器；
    開關，
    其中，該開關包括位於半導體基板上的串聯連接的n型鰭型場效電晶體，
    其中，該開關將該低雜訊放大器與該輸入/輸出墊斷開，或者將該低雜訊放大器與該輸入/輸出墊連接，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊斷開時，該收發器前端操作於發射模式，
    其中，當藉由該開關將該低雜訊放大器與該輸入/輸出墊連接時，該收發器前端操作於接收模式，以及
    其中，當該收發器前端處於該接收模式時，該低雜訊放大器放大由該天線接收的輸入信號；以及
    匹配網路，與該開關及該低雜訊放大器可操作地連接，其中，該匹配網路為該開關及該低雜訊放大器提供阻抗匹配及靜電放電保護。
  15. 如請求項14所述的收發器前端，
    其中，該發射器支路包括功率放大器，該功率放大器在該發射模式期間生成輸出信號，以及其中，該發射器支路進一步包括阻抗轉換器，該阻抗轉換器將該功率放大器與該輸入/輸出墊耦接，從而允許該天線發射該輸出信號，以及
    其中，該開關中的所有n型場效電晶體的所有汲極-源極電壓之和大於該功率放大器的最大輸出電壓，以防止該開關在該發射模式期間開啟。
  16. 如請求項14所述的收發器前端，
    其中，排列於該開關下方的該基板的區域包括P阱、位於該P阱下方的N阱、以及位於該N阱與該基板的底部表面之間的P-區，以及
    其中，在該接收模式期間，該N阱為正偏壓，且該P阱被放電至地。
  17. 如請求項14所述的收發器前端，其中，該匹配網路包括：串聯電性連接於地與該開關的輸入端子之間的電感器及第一電容器，以及電性連接於該開關的輸出端子與該低雜訊放大器的輸入端子之間的第二電容器。
  18. 如請求項17所述的收發器前端，
    其中，該接收器支路進一步包括第一偏壓電阻器，該第一偏壓電阻器與該開關的該輸入端子電性連接，以在該發射模式及該接收模式期間使第一偏壓電壓能夠被施加於該開關的該輸入端子，以及
    其中，該接收器支路進一步包括第二偏壓電阻器，該第二偏壓電阻器與該低雜訊放大器的該輸入端子電性連接，以在該接收模式期間，使等於該低雜訊放大器的最佳輸入電壓的第二偏壓電壓能夠被施加於該低雜訊放大器的該輸入端子。
  19. 如請求項18所述的收發器前端，該接收器支路進一步包括在該第二電容器及該第二偏壓電阻器的下游並且在該低雜訊放大器的上游的分流裝置，其中，該分流裝置在該發射模式期間處於開啟狀態並且在該接收模式期間處於關閉狀態。
  20. 如請求項19所述的收發器前端，其中，該分流裝置包括n型 鰭式場效電晶體，其中，在該發射模式期間，該n型鰭型場效電晶體處於該開啟狀態，並將該低雜訊放大器的該輸入端子的電壓位準拉至地，從而有效關閉該低雜訊放大器。
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