JP2008252047A - 半導体集積回路装置、半導体集積回路の設計方法及び半導体集積回路設計装置 - Google Patents

Abstract

【課題】 ２つ以上の基板電位を有する半導体集積回路において、小面積で、高速且つ低消費電力の設計方法を提供する。
【解決手段】半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（Ｌ）と、論理回路情報を用意する工程（Ｐ）と、論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路を段数ごとに分離する工程（ｂ）と、前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、前記論理回路の段数が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程（ｄ）とを具備したことを特徴とする。
【選択図】図３

Description

本発明は、半導体集積回路装置、半導体集積回路の設計方法及び半導体集積回路設計装置にかかり、特にＭＯＳトランジスタを有する半導体集積回路において、基板制御技術を適用した小面積、高速化及び低消費電力化に関する。

半導体集積回路において、ＭＯＳトランジスタ（ＭＯＳ素子）の基板電位を制御して用いることがある。これは、ＭＯＳトランジスタの基板電位を変更することで、ＭＯＳトランジスタの閾値及び飽和電流特性を可変にできるという特徴があるためである。その特徴を活かす例として、例えば、半導体集積回路の動作時と停止時でＭＯＳトランジスタの基板電位を可変にする方法がある。具体的には、半導体集積回路が動作している場合に、ＭＯＳトランジスタの基板電位とソース電位との電位差を０にし、停止時にその基板電位とソース電位との電位差を大きくとることで、停止時において、動作時よりもＭＯＳトランジスタの閾値を上げ、ＭＯＳトランジスタのサブスレッシュホルドリーク電流を削減することで、低消費電力化をはかる方法がある（非特許文献１参照）。

また、上述したＭＯＳトランジスタの基板制御を実現するため、半導体集積回路の面積効率のよいレイアウト手法が提案されている（特許文献１参照）。

更に、動作時、複数の異なる基板に別々の基板電位を供給することにより、高速性と低消費電力を維持しながら、レイアウト配置を実現する方法が提案されている（特許文献２参照）。

一方、ＭＯＳトランジスタの基板にＭＯＳトランジスタのソースよりも高い電圧を印加する順方向基板電圧印加制御技術（FBB基板制御技術）により、ＭＯＳトランジスタの閾値を低くし、ＭＯＳトランジスタの特性ばらつきを抑え、通常の電源電圧以下で動作させることが可能になることにより、より低消費電力化をはかることのできる方法も提案されている（非特許文献２参照）。

T.Kuroda et.al., "A High-Speed Low-Power 0.3um CMOS Gate Array with Variable Threshold Voltage Scheme," IEEE Custom Integrated Circuit Conference 1996 PP.53-56 M.Miyazaki et al., "A 175mV Multiply-Accumulate Unit Using an Adaptive Supply Voltage and Body Bias (ASB) Architecture," IEEE ISSCC 2002 3.4 特許第3212915号 特許第3777768号

上述したように、従来、種々の技術が提案されていたが、ＭＯＳトランジスタを構成する１つの基板（ＮＭＯＳの場合は、基板はＰＷＥＬＬであり、ＰＭＯＳの場合は、基板はＮＷＥＬＬである）には、一意の基板電位を供給していた。従って、各ＭＯＳトランジスタに異なる基板電位を供給するためには、別々のＰＷＥＬＬ、ＮＷＥＬＬを構成し、各同極性のＷＥＬＬは、物理的に分離しなければならず、すべてのＭＯＳトランジスタの基板を同電位にする場合に比べて、面積的に不利になるという課題があった。そしてさらに、基板コンタクトの配置に関しては、従来、基板コンタクト間の距離の規定がなく、基板コンタクトの数は、本来の半導体集積回路の特性を実現するのに必要な数以上となることもあり、半導体集積回路の面積がさらに大きくなってしまうという課題もある。

また、それぞれのＷＥＬＬに対して別の基板電位を与える場合、動作時の速度改善を行うことはできるが、１つのＷＥＬＬ上の各々のＭＯＳトランジスタには、高速化する必要のない経路まで高速となり、リーク電流が増大するなどの点で問題があった。特に、前述したように、ＭＯＳトランジスタのソースよりも高い電圧を印加する、順方向基板電圧印加制御技術では、ＭＯＳトランジスタのソース−基板間電圧をある電圧値以上にすると、順方向のダイオード及び寄生バイポーラの影響により、かえってリーク電流が増大する。それゆえ、順方向基板電圧印加制御技術は、それほど大きな基板電圧を印加することができず、ＭＯＳの性能向上にあまり寄与できないという課題があった。

つまり、複数の異なる基板電位を必要とする半導体集積回路において、小面積化を維持しながら、より極め細やかに高速化および低消費電力化をはかることができる、レイアウト配置を実現する方法はなかった。
本発明は、前記実情に鑑みてなされたもので、特に高速性と消費電力の両立を企図し、より小面積で、かつ回路特性の劣化を抑制することのできる半導体集積回路を提供することにある。

本発明の半導体集積回路の設計方法は、半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（ｌ）と、論理回路情報を用意する工程（ｐ）と、論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路を段数または遅延時間ごとに分離する工程（ｂ）と、前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、前記論理回路の段数または遅延時間が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程（ｄ）とを具備したことを特徴とする。

すなわち本発明の半導体集積回路の設計方法では、半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（ｌ）と、論理回路情報を用意する工程（ｐ）と、論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路を段数ごとに分離する工程（ｂ）と、前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、前記論理回路の段数が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程（ｄ）とを具備したことを特徴とする。
この構成によれば、高速化が必要な論理回路のみに高電圧の基板電圧が印加されるので、より極め細やかに基板制御が可能となり、不要な論理回路に高い基板電圧を印加することのないように形成できるため、不要なリーク電流を防止することができる。また、ＷＥＬＬ分離を少なくしても、素子配列で基板電圧を調整することができるため、微細化が可能となる。

また本発明の半導体集積回路の設計方法は、前記レイアウト情報を用意する工程が、
前記論理回路情報に基づいてレイアウト情報を作成する工程を含む。
レイアウト情報は論理回路情報に基づいて容易に生成することができる。なおレイアウト情報は論理回路情報に基づいて作成してもよいし、あらかじめレイアウト情報がある場合にはそのレイアウト情報を用いるようにすればよい。

また本発明の半導体集積回路の設計方法は、前記工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類するように構成されたものを含む。
論理回路情報全体で経路に応じて分類するという方法をとることも可能であるが、フリップフロップ回路間の経路のみを抽出して分類することにより、より演算の簡略化をはかることができる。

また本発明の半導体集積回路の設計方法は、前記工程（ｄ）は、前記論理回路の段数が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトする工程であるものを含む。
本発明によれば、論理回路の段数ごとに分類し、段数が大きいＭＯＳトランジスタをより基板コンタクトに近い箇所に配置するようにしているため、より基板電圧の高い状態で使用できることになり、必要な論理回路のＭＯＳトランジスタのみ高い基板電圧が印加されるというように、より極め細やかに基板制御が可能となり、より高速化を図ることが出来る。

また本発明の半導体集積回路の設計方法は、前記工程（ｄ）は、前記論理回路の段数が大きいＭＯＳトランジスタのうち、ＮＭＯＳトランジスタをより優先的に、基板コンタクトに近い箇所に配置するようにレイアウトする工程であるものを含む。
本発明によれば、論理回路の段数ごとに分類し、段数が大きいＭＯＳトランジスタをより基板コンタクトに近い箇所に配置するようにしているため、より基板電圧の高い状態で使用できることになり、必要な論理回路のＭＯＳトランジスタのみ高い基板電圧が印加されるというように、より極め細やかに基板制御が可能となり、より高速化を図ることが出来る。

また本発明の半導体集積回路の設計方法は、半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（ｌ）と、論理回路情報を用意する工程（ｐ）と、前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路の遅延時間を算出し、この遅延時間ごとに分離する工程（ｂ）と、前記論理回路の遅延時間ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、前記論理回路の遅延時間が大きい素子を、より基板コンタクトに近い箇所に配置するようにレイアウトする工程（ｄ）とを具備したことを特徴とするものを含む。
順方向基板制御時にＷＥＬＬが共通の素子は一律に基板電位が上昇するために、リーク電流が増大していたが、この構成によれば、論理回路の遅延時間ごとに分類し、遅延時間が大きい素子をより基板コンタクトに近い箇所に配置するようにしているため、より基板電圧の高い状態で使用できることになり、必要な論理回路の素子のみ高い基板電圧が印加されるというように、より極め細やかに基板制御が可能となり、より高速化を図ることが出来ると共に、低消費電力化をはかり、回路特性の劣化を防ぐことのできる半導体集積回路を実現することができる。

また本発明の半導体集積回路の設計方法は、前記レイアウト情報を用意する工程は、前記論理回路情報に基づいてレイアウト情報を作成する工程を含む。

また本発明の半導体集積回路の設計方法は、前記工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類するように構成されたものを含む。
論理回路情報全体で経路に応じて分類するという方法をとることも可能であるが、フリップフロップ回路間の経路のみを抽出して分類することにより、より演算の簡略化をはかることができる。

また本発明の半導体集積回路の設計方法は、前記工程（ｄ）は、前記論理回路の遅延時間が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトする工程であるものを含む。
本発明によれば、論理回路の遅延時間ごとに分類し、遅延時間が大きいＭＯＳトランジスタをより基板コンタクトに近い箇所に配置するようにしているため、より基板電圧の高い状態で使用できることになり、必要な論理回路のＭＯＳトランジスタのみ高い基板電圧が印加されるというように、より極め細やかに基板制御が可能となり、より高速化を図ることが出来る。

また本発明の半導体集積回路の設計方法は、前記工程（ｄ）は、前記論理回路の遅延時間が大きいＭＯＳトランジスタのうち、ＮＭＯＳトランジスタをより優先的に、基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程であるものを含む。

また本発明の半導体集積回路の設計方法は、半導体基板上へのレイアウトを行いレイアウト情報を用意する手段（Ｌ）と、論理回路情報を用意する手段（Ｒ）と、前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する手段（Ａ）と、前記分類する手段（Ａ）で得られた前記経路を構成する論理回路の段数ごとに分離する手段（Ｂ）と、前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する手段（Ｃ）と、前記論理回路の段数が大きい素子を、より基板コンタクトに近い箇所に配置するようにレイアウト前記レイアウト情報を補正するレイアウト補正手段（Ｄ）とを具備したものを含む。
この構成によれば、設計ツールの使用により、容易にレイアウトを行うことが可能となる。

また本発明の半導体集積回路の設計装置は、半導体基板上へのレイアウトを行いレイアウト情報を用意する手段（Ｌ）と、論理回路情報を用意する手段（Ｒ）と、前記論理回路情報に基づき、半導体基板上へのレイアウトを行いレイアウト情報を得る手段（Ｌ）と、前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する手段（Ａ）と、前記分類する手段（Ａ）で得られた前記経路を構成する論理回路の遅延時間ごとに分離する手段（Ｂ）と、前記論理回路の遅延時間ごとに、当該論理回路を構成する素子を、基板電圧で分類する手段（Ｃ）と、前記論理回路の遅延時間が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正手段（Ｄ）とを具備したものを含む。
この構成によれば、設計ツールの使用により、容易にレイアウトを行うことが可能となる。

また本発明の半導体集積回路は、複数のフリップフロップと複数の論理回路を有し、前記複数のフリップフロップ中、第１のフリップフロップの出力と、第１もしくは第２のフリップフロップに入力される信号線の間に存在する論理回路数が多い領域には、論理回路数が少ない領域よりも多くの基板コンタクトを具備したことを特徴とするものを含む。
この構成によれば、論理回路数が多い論理回路を構成するＭＯＳ型セル（トランジスタ）は、論理回路数が少ない論理回路を構成するＭＯＳ型セルより基板コンタクトからの距離が近いため、より高い基板電圧を印加することができ、これにより必要な部分のみを高速駆動するようにしているため高速駆動が可能となり、また不要なセルへの高電圧の印加を防ぐことができるため、リーク電流の防止が可能となる。

また本発明の半導体集積回路は、前記基板コンタクトはランダムに配置されたものを含む。

上記構成により、従来であれば、順方向基板制御時にＷＥＬＬが共通の素子（例えばＭＯＳトランジスタ）は一律に基板電位が上昇するために、リーク電流が増大していたが、本発明によれば、高速化が必要な論理回路の素子のみ高電圧の基板電圧が印加されるので、より極め細やかに基板制御が可能となり、より高速化且つ低消費電力化をはかり、回路特性の劣化を防ぐことのできる半導体集積回路を実現することができる。
すなわち、レイアウトを補正し、基板コンタクトを調整するのみで、供給する基板電位は１種類でもよいため、本来分離しなければならないとされていたＷＥＬＬを共通化することができ、占有面積の低減をはかることができる。また、生成する電源電位の種類を低減することができるため、電圧生成回路が不要となる。したがって占有面積の低減をはかるとともに動作の安定化をはかることができる。

以下、本発明の半導体集積回路装置の設計方法の実施の形態を図面に基づいて詳細に説明する。
まず、本発明の実施の形態の説明に先立ち、この発明の背景にある概念について説明する。
図１には、ＭＯＳトランジスタを基板制御するために、ＭＯＳトランジスタのソースとＭＯＳトランジスタの基板を分離した通例のレイアウトを示す。各基板を分離するため、トリプルウェル構成となっており、ＮＷＥＬＬとＰＷＥＬＬは、深いＮＷＥＬＬ（Ｄｅｅｐ ＮＷＥＬＬ）で覆われシリコン基板（Ｐ−substrate）と分離されている。１Ａは、基板電位セルであり、基板電位セル１Ａ内にはウェルの基板コンタクト１Ｂが存在する。１ＣはＭＯＳトランジスタである。１つのＷＥＬＬ上（縦方向）にトランジスタ１Ｃが、1000列存在する。本発明者らは種々の実験及び考察を重ねた結果、このような構成においては、順方向の基板電圧をより高く印加しても、基板コンタクトから遠い位置にあるトランジスタについては、順方向基板電圧印加時に、横方向に形成される寄生バイポーラの影響が大きく、その寄生バイポーラからのリーク電流により、各ＭＯＳトランジスタ直下の基板電圧は、外部から印加した電圧より低い電圧しか印加されないという事実を発見した。

図２（a）及び(b)にその実測結果を示す。横軸は、図１に示したが基板コンタクト１ＢからそれぞれのＭＯＳトランジスタ１Ｃまでの距離であり、単位は、トランジスタの列数で示す。縦軸は、各ＭＯＳトランジスタ１Ｃの直下（チャンネル部）に実際に印加されている基板電圧である。図２(a)は、ＮＭＯＳのソース電位を0V、基板コンタクト１Ｂを0.45V印加したときのＰＷＥＬＬの電位を測定したものである。図２(b)は、ＰＭＯＳトランジスタのソースを1V、基板コンタクト１Bを0.55V印加したときのＮＷＥＬＬの電位を測定したものである。図２（a）及び(b)から分かるように、基板コンタクト１Ｂに近接しているＭＯＳトランジスタ１Ｃは、外部から印加された基板電圧とほぼ同じであるが、１００列目以降は、外部から印加された基板電圧とはかなり異なる。ＮＭＯＳトランジスタによるデータ(a)とＰＭＯＳトランジスタによるデータ(b)では、(b)の方が基板電圧の距離依存性が少ないことがわかる。

つまり、基板コンタクト１Ｂから離れたＭＯＳトランジスタで構成される論理回路では、それほど、ＭＯＳトランジスタの閾値は低下せず、ＭＯＳトランジスタの遅延は向上しない。その長所は、ＭＯＳトランジスタのリーク電流は、より高い基板電位が印加されたＭＯＳトランジスタのそれより少ないことである。また、ＰＭＯＳの基板コンタクトは、ＮＭＯＳの基板コンタクトより少なくても、ＷＥＬＬの基板電位を維持しやすいことである。
本発明はこの事実に着目してなされたもので、この事実を活用する半導体集積回路の設計方法を本発明の実施の形態１、２で説明する。

(実施の形態１)
図３は、本発明の実施の形態１の半導体集積回路の設計方法における、ＭＯＳトランジスタに最適な基板電位を供給するためのセル配置方法のフローチャート図である。
本実施の形態では、クロック同期で所望の機能を実現する半導体集積回路の設計において、あるフリップフロップから出力された信号線と更に同一もしくは異なるフリップフロップに入力される信号線の間の複雑な論理回路に着目し、この論理回路の設計を行うものである。
この論理回路を構成するそれぞれの論理段数は、機能によって様々であるが、ここで言う論理段数は、あるフリップフロップから出力された信号線と更に同一もしくは異なるフリップフロップに入力される信号線までの経路において、様々なＭＯＳトランジスタを経由する数と定義する。また、ＭＯＳトランジスタに代えて、ＭＯＳトランジスタ以外の素子を含む標準セルなどの様々なセルを経由する数と定義してもよい。

すなわち、本発明の方法では、論理回路情報からレイアウト情報を生成する工程と（ｌ_０：STEP1）、論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路の段数ごとに分類する工程（ｂ）と、前記論理回路の段数ごとに、当該論理回路を構成するＭＯＳトランジスタを、基板電圧で分類する工程（ｃ）と、前記論理回路の段数が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトを補正する工程（ｄ）とを具備したことを特徴とする。
なおここで、工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類する。また、工程（ｄ）は論理回路の段数が大きいＭＯＳトランジスタを、より優先的に基板コンタクトに近い箇所に配置するようにレイアウトを補正する。

まず、最初にその論理回路図を入力し、この論理回路情報から、レイアウト情報を生成する（図３ STEP1）。論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類し、2つのフリップフロップ回路間に挟まれる論理回路を抽出する（図３ STEP2）。そして各々の経路の論理段数が何段であるかをカウントし（図３ STEP3）、論理段数に応じて、場合分けをする。
そして、論理段数に応じて、基板電圧が異なるテーブルを基に、論理段数と基板電圧を対応づける。図４（ａ）に示すTABLE１は、論理段数と基板電圧のテーブルを示す。TABLE1に従って、各々の経路を対応づける。

第３に基板電圧と論理回路の論理段数の頻度の分布により、最大印加する基板電圧値と定められたレイアウト領域に基板コンタクトの配置を決定する（図３ STEP４）。図４（ｂ）に示すTABLE2は、基板電位に対する論理段数頻度の分布図をもとに作成された基板電位平均値と基板電位の分散値に対する各ＷＥＬＬの基板コンタクト数の対応表である。基板電圧が高いところ（基板電位平均値が高い）に論理段数の頻度が集中するならば、基板コンタクト配置数を増やす。なぜなら、基板コンタクトからの距離が近いところに多くのＭＯＳトランジスタを配置する必要があるからである。逆に、基板電圧が低いところに論理段数の頻度が集中する（基板電位平均値が低い）ならば、基板コンタクト配置数を減らすレイアウトをする。また基板電位の分散値で基板コンタクト数は異なる。
図５にそのレイアウトの一例を示す。図５（ａ）は、基板電圧が低いところに論理段数の頻度が集中した場合であり、図５（ｂ）は、基板電圧が高いところに論理段数の頻度が集中した場合である。図５（ｂ）のａ，ｂ、ｃに相当する領域としては、例えば図６に示すような論理回路が考えられる、図６に示すように、フリップフロップＦＦ間に一段の論理回路セルｃ_１、１（領域ａ）が存在するもの、２２段の論理セルのうちの第１段目の論理セルＣ_１，２２、第２段目の論理セルＣ_２，２２・・・、第２２段目の論理セルＣ_{２２，２２}が存在するもの（領域ｂ）、２５段の論理セルのうちの第１段目の論理セルＣ_１，２５、第２段目の論理セルＣ_２，２５・・・第２５段目の論理セルのうちの第２５段目の論理セルＣ_{２５，２５}が存在するもの（領域ｃ）を考える。

第４に基板電位がほぼ同一であるＭＯＳトランジスタまたはセル同士を一つの群として、基板コンタクトから近いところに基板電位の高い群（論理段数の多い経路のＭＯＳトランジスタまたはセル）を配置し、基板コンタクトから遠いところに基板電位の低い群（論理段数の少ない経路のＭＯＳトランジスタまたはセル）を配置し、それぞれの論理が実現されるように配線を補正する（図３ STEP5）。

上記方法により、実現された半導体集積回路のレイアウト図を図７（ａ）乃至（ｃ）に示す。図７（ａ）は、フリップフロップＦＦ間に一段の論理回路セルｃ_１、１が存在する場合の論理回路セルの近傍を示す図、図７（ｂ）は、フリップフロップＦＦ間に２２段の論理回路セルが存在する場合の論理回路セルｃ_１、２２、ｃ_２、２２の近傍を示す図、図７（ｃ）は、フリップフロップＦＦ間に２５段の論理回路セルが存在する場合の論理回路セルｃ_１、２５、ｃ_２、２５の近傍を示す図である。この図からあきらかなように、一段の論理回路セルｃ_１、１しか存在しない場合は、近くにコンタクトは形成されていない。一方、図７（c）に示すように、２５段という多段の論理回路セルを含む領域では近くに基板コンタクト１Ｂが形成されている。
実施の形態１により、論理段数の多い論理回路は、基板コンタクト近隣に配置され、基板電位が高くなっており、高速駆動が可能である。一方、論理段数の少ない論理回路は、基板コンタクトから遠方に配置され、基板電位が低くなっている。

従来であれば、順方向基板制御時にＷＥＬＬが共通なＭＯＳトランジスタは一律に基板電位が上昇するので、リーク電流が増大していたが、本発明によれば、基板コンタクトとの位置関係を調整することによって、高速化が必要な論理回路のＭＯＳトランジスタのみ高電圧の基板電圧が印加されるので、より極め細やかに基板制御が可能となり、より高速化且つ低消費で、回路特性の劣化しない半導体集積回路が実現できる。

更に、従来と比較し、本発明により、基板電位が異なるＷＥＬＬを分離しなくても配置のみで、所定範囲の基板制御は可能であるという利点から、より小面積化をはかることができ占有面積の小さい半導体集積回路を実現することができる。特に加算器や乗算器など特定の経由数が多い機能をもつ論理回路ではより一層の効果を発揮する。

なお、複数の基板電位を与えるように、複数のウェルに分離してもよく、その場合もそれぞれのウェルの中で、コンタクトとの距離を調整するようにレイアウトすることにより、各セルに対し最適の基板電位を付与することができる。

また、本実施の形態では、ＰＷＥＬＬ、ＮＷＥＬＬ両方の基板コンタクトについてレイアウトの補正を行ったが、ＤＰＷＥＬＬ上に形成されている場合はこのＤＰＷＥＬＬの電位が支配的になるため、ＰＷＥＬＬの基板コンタクトのレイアウト依存性は少ない。したがって、ＮＷＥＬＬの基板コンタクトについてのみレイアウトの補正を行うようにしてもよい。

一方これがＤＮＷＥＬＬに形成されたＰＷＥＬＬ、ＮＷＥＬＬ両方の基板コンタクトの場合はこのＤＮＷＥＬＬの電位が支配的になるため、ＮＷＥＬＬの基板コンタクトのレイアウト依存性は少ない。したがって、ＰＷＥＬＬの基板コンタクトについてのみレイアウトの補正を行うようにしてもよい。

また、本実施の形態ではレイアウト後の補正であるため、基板コンタクトの配置が整列されず、電源配線が直線にはならないことが多い。

(実施の形態２)
前記実施の形態１では、論理段数に応じたセル配置方法について説明したが、本実施の形態では、論理を構成する遅延情報をあらかじめ作成されたテーブルから取得して入力し、この遅延情報に基づいてセル配置を行う方法について説明する。図８は、本実施の形態２のセル配置方法を示すフローチャートである。

すなわち、本発明の方法では、論理回路情報に基づきレイアウト情報を生成する（ｌ：）、論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ：）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路の遅延時間ごとに分類する工程（ｂ）と、前記論理回路の遅延時間ごとに、当該論理回路を構成するＭＯＳトランジスタを、基板電圧で分類する工程（ｃ）と、前記論理回路の遅延時間が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトを補正する工程（ｄ）とを具備したことを特徴とする。
なおここで、工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類する。また、工程（ｄ）は、前記論理回路の遅延時間が大きいＭＯＳトランジスタのうち、ＮＭＯＳトランジスタをより優先的に、基板コンタクトに近い箇所に配置するようにレイアウトを補正する。

まず、最初にその論理回路情報からレイアウトを行う（図８ STEP１B）。

次いでその論理回路情報から遅延情報を論理回路ごとに取得し、２つのフリップフロップで挟まれる論理回路を抽出する（図８ STEP2B）。この取得された情報を入力し各論理を通過する遅延（フリップフロップの出力からフリップフロップの入力まで）がどのくらいであるかを計算し（図８ STEP3B）、遅延時間に応じて、場合分けをする。

この後あらかじめ、遅延時間に応じて、基板電圧が異なるテーブルを基に遅延時間と基板電圧を対応づける。（図８（ａ）のTABLE１Bは、遅延時間と基板電圧のテーブルを示す。TABLE1Bに従って、各々のトランジスタ経由の異なる論理回路を遅延時間に応じて、対応づける。

そして基板電圧と論理回路の遅延時間の頻度の分布により、最大の基板電圧値と、定められたレイアウト領域に基板コンタクトの配置を決定する（図８ STEP4B）。なお遅延情報の取得は、演算によってもよいし、市販のＥＤＡツールなどにある遅延情報抽出プログラムなどを用いて算出することもできる。基板電圧が高いところに遅延時間の頻度が集中するならば、基板コンタクト配置数を増やし、基板電圧が低いところに遅延時間の頻度が集中するならば、基板コンタクト配置数を減らすレイアウトをする。図９（ｂ）のTABLE2Bは、基板電位に対する論理段数頻度の分布図をもとに作成された基板電位平均値と基板電位の分散値（平均値からの分散）に対する各ＷＥＬＬの基板コンタクト数の対応表である。

さらに基板電位のほぼ同一のＭＯＳトランジスタまたはセル同士を一つの群として、基板コンタクトから近いところに基板電位の高い群（遅延時間の長い経路のＭＯＳトランジスタまたはセル）を配置し、基板コンタクトから遠いところに基板電位の低い群（遅延時間の短い経路のＭＯＳトランジスタまたはセル）を配置し、それぞれの論理が実現されるようにレイアウト情報を補正し、配線する（図８ STEP５B）。

実施の形態２により、遅延時間の長い経路の論理回路は、基板コンタクトに近い箇所に配置され、遅延時間の短い経路の論理回路は、基板コンタクトから遠い箇所に配置される。

従来であれば、順方向基板制御時にＷＥＬＬ共通のＭＯＳトランジスタは一律に基板電位が上昇するので、リーク電流が増大していたが、本発明により、高速化が必要な論理回路のＭＯＳトランジスタのみ高電圧の基板電圧が印加されるようにすることができるので、より極め細やかに基板制御が可能となり、より低消費電力で、高速化をはかるとともに回路特性の劣化を防止することのできる半導体集積回路が実現できる。
更に、従来と比較し、本発明により、基板電位が異なるＷＥＬＬを分離しなくて良い利点と、一方のＷＥＬＬの基板コンタクトは少なくて良い利点から、より小面積の半導体集積回路を実現することができる。

（設計環境）
最後に本発明を実施する際の設計環境について説明を行う。図１０は本発明が実施される設計環境で用いられる装置を示す図である。この設計装置７０１はＣＰＵ７０２と、ＲＡＭ７０３と、入力Ｉ／Ｆ７０４と、表示Ｉ／Ｆ７０５と、入出力Ｉ／Ｆ７０６とを備えている。これらは全てバス７１０で接続され、互いにデータ通信を行うことが可能である。入力Ｉ／Ｆ７０４は設計者からの入力を受け付けるための入力機器７０７と接続されている。入力機器７０７の例としてはキーボードやマウスがある。また表示Ｉ／Ｆ７０５は設計者がレイアウトデータなどを閲覧するための表示デバイス７０８と接続されている。表示デバイス７０８の例としてはＣＲＴディスプレイや液晶ディスプレイがある。入出力Ｉ／Ｆ７０６はＨＤＤ（ハード・ディスク・ドライブ）７０９と接続されている。ＨＤＤ７０９には上記実施の形態１及び２に示した本発明の設計方法を実施するための自動レイアウトツールがプログラムとして格納されている。

この自動レイアウトツールは独立したツールであることもあり、また他のツールの一部として存在することもある。また自動レイアウト途中のレイアウトデータあるいは最終得られたレイアウトデータは必要なときにＨＤＤ７０９へと保存される。

ＣＰＵ７０２は、入力Ｉ／Ｆ７０４を介して入力されるユーザからの指示に基づいて、ＨＤＤ７０９にプログラムとして格納された自動レイアウトツールを処理する。プログラムの処理にあたってはＲＡＭ７０３をワーク領域として利用し、必要なタイミングでデータの書き込み・読み出しを行う。設計者は明示的にＲＡＭ７０３へのデータの書き込み・読み出しを指示するのではなく、あくまでＨＤＤ７０９に格納されたプログラムにしたがってＲＡＭへの書き込み・読み出しを行っている。

また、設計者は表示デバイス７０８によって、経過情報を確認することができる。最終生成されたタイミングデータはＨＤＤ７０９に出力され、セル配置を含むレイアウト設計は終了する。

本発明にかかる半導体集積回路の設計方法は、高性能且つ、小面積低消費電力を実現する半導体集積回路のチップ設計に非常に有用であり、特に、今後は、電池を電源として使用するような装置において長時間にわたる電池寿命を確保でき、面積が削減できる分、より安価で高性能の半導体集積回路チップを種々の装置に供給することができる。

本発明の実施の形態１の概念を説明するための通例の半導体集積回路を示す図 同半導体集積回路の基板コンタクトからの距離と基板電圧の関係図 本発明の実施の形態１のセル配置方法のフローチャート図 本発明の実施の形態１のセル配置方法を示す概念図 本発明の実施の形態１の基板コンタクトセル配置図 本発明の実施の形態１の論理回路の等価回路の一例を示す図 本発明の実施の形態１のセル配置方法を用いて構成された半導体集積回路を示す図 本発明の実施の形態２のセル配置方法のフローチャート図 本発明の実施の形態２のセル配置方法を示す概念図 本発明を実施するための設計環境を示す図

Claims (14)

1. 半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（ｌ）と、
   論理回路情報を用意する工程（ｐ）と、
   論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路を段数ごとに分離する工程（ｂ）と、
   前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、
   前記論理回路の段数が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程（ｄ）とを具備したことを特徴とする半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法であって、
   前記レイアウト情報を用意する工程は、
   前記論理回路情報に基づいてレイアウト情報を作成する工程を含む半導体集積回路の製造方法。
3. 請求項１に記載の半導体集積回路の設計方法であって、
   前記工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類するように構成された半導体集積回路の設計方法。
4. 請求項１乃至３のいずれかに記載の半導体集積回路の設計方法であって、
   前記工程（ｄ）は、前記論理回路の段数が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトする工程である半導体集積回路の設計方法。
5. 請求項１乃至４のいずれかに記載の半導体集積回路の設計方法であって、
   前記工程（ｄ）は、前記論理回路の段数が大きいＭＯＳトランジスタのうち、ＮＭＯＳトランジスタをより優先的に、基板コンタクトに近い箇所に配置するようにレイアウトする工程である半導体集積回路の設計方法。
6. 半導体基板上に、論理回路を構成する素子をレイアウトするレイアウト情報を用意する工程（ｌ）と、
   論理回路情報を用意する工程（ｐ）と、
   前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する工程（ａ）と、前記分類する工程（ａ）で得られた前記経路を構成する論理回路の遅延時間を算出し、この遅延時間ごとに分離する工程（ｂ）と、
   前記論理回路の遅延時間ごとに、当該論理回路を構成する素子を、基板電圧で分類する工程（ｃ）と、
   前記論理回路の遅延時間が大きい素子を、より基板コンタクトに近い箇所に配置するようにレイアウトする工程（ｄ）とを具備したことを特徴とする半導体集積回路の設計方法。
7. 請求項６に記載の半導体集積回路の設計方法であって、
   前記レイアウト情報を用意する工程は、
   前記論理回路情報に基づいてレイアウト情報を作成する工程を含む半導体集積回路の製造方法。
8. 請求項６または７に記載の半導体集積回路の設計方法であって、
   前記工程（ａ）は、フリップフロップ回路とフリップフロップ回路との間のみを抽出する工程を含み、抽出する工程で抽出された論理回路のみを分類するように構成された半導体集積回路の設計方法。
9. 請求項６乃至８のいずれかに記載の半導体集積回路の設計方法であって、
   前記工程（ｄ）は、前記論理回路の遅延時間が大きいＭＯＳトランジスタを、より基板コンタクトに近い箇所に配置するようにレイアウトする工程である半導体集積回路の設計方法。
10. 請求項６乃至８のいずれかに記載の半導体集積回路の設計方法であって、
    前記工程（ｄ）は、前記論理回路の遅延時間が大きいＭＯＳトランジスタのうち、ＮＭＯＳトランジスタをより優先的に、基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正工程である半導体集積回路の設計方法。
11. 半導体基板上へのレイアウトを行いレイアウト情報を用意する手段（Ｌ）と、
    論理回路情報を用意する手段（Ｒ）と、前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する手段（Ａ）と、前記分類する手段（Ａ）で得られた前記経路を構成する論理回路の段数ごとに分離する手段（Ｂ）と、
    前記論理回路の段数ごとに、当該論理回路を構成する素子を、基板電圧で分類する手段（Ｃ）と、
    前記論理回路の段数が大きい素子を、より基板コンタクトに近い箇所に配置するようにレイアウト前記レイアウト情報を補正するレイアウト補正手段（Ｄ）とを具備した半導体集積回路設計装置。
12. 半導体基板上へのレイアウトを行いレイアウト情報を用意する手段（Ｌ）と、
    論理回路情報を用意する手段（Ｒ）と、前記論理回路情報に基づき、半導体基板上へのレイアウトを行いレイアウト情報を得る手段（Ｌ）と、前記論理回路情報に基づき、信号が論理回路を伝搬する経路に応じて分類する手段（Ａ）と、前記分類する手段（Ａ）で得られた前記経路を構成する論理回路の遅延時間ごとに分離する手段（Ｂ）と、
    前記論理回路の遅延時間ごとに、当該論理回路を構成する素子を、基板電圧で分類する手段（Ｃ）と、
    前記論理回路の遅延時間が大きい素子を、より基板コンタクトに近い箇所に配置するように前記レイアウト情報を補正するレイアウト補正手段（Ｄ）とを具備した半導体集積回路設計装置。
13. 複数のフリップフロップと複数の論理回路を有し、前記複数のフリップフロップ中、第１のフリップフロップの出力と、第１もしくは第２のフリップフロップに入力される信号線の間に存在する論理回路数が多い領域には、論理回路数が少ない領域よりも多くの基板コンタクトを具備した半導体集積回路。
14. 請求項１３に記載の半導体集積回路であって、
    前記基板コンタクトはランダムに配置された半導体集積回路。