CN103988309A - 用于减小的晶体管漏泄电流的栅极倒圆 - Google Patents

用于减小的晶体管漏泄电流的栅极倒圆 Download PDF

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Abstract

栅极倒圆制造技术可被实现以增大晶体管的有效沟道长度并且因此减小与晶体管相关联的漏泄电流和静态功耗。晶体管包括衬底区域，该衬底区域包括源极区域和漏极区域。晶体管还可包括栅极区域，该栅极区域包括主栅极部分、一个或多个栅极尖端、以及一个或多个相应的栅极倒圆部分。这一个或多个栅极尖端中的每一个栅极尖端是在沿主栅极部分的侧面的合适位置处形成的。在制造期间，主栅极区域与每一个栅极尖端之间的结呈现圆形以形成相应的栅极倒圆区域。这些栅极倒圆区域增大栅极区域的平均长度和晶体管的有效沟道长度。

Description

用于减小的晶体管漏泄电流的栅极倒圆
背景技术
本发明主题内容的诸实施例一般涉及半导体制造领域，尤其涉及用于减小的晶体管漏泄电流的栅极倒圆(rounding)。
金属氧化物半导体场效应晶体管(MOSFET)通常与漏泄电流相关联。理想地，当MOSFET被偏置成处于截止状态时(例如，当在MOSFET的栅极端子与源极端子之间不施加偏置电压时)，该MOSFET不导电。然而，实际上，由于MOSFET的源极区域与漏极区域之间经由衬底(其上实现有该源极区域和漏极区域)的反向偏置漏泄，MOSFET会生成漏泄电流。该漏泄电流可能使MOSFET耗散功率(“静态功率”)。在一些实例中，静态功耗可以占包括MOSFET的集成电路的总功耗的30％。静态功耗可能生成不想要的热并且可能汲取功率(尤其是在由电池供电的便携式电子设备中)。
概述
在一些实施例中，一种晶体管包括衬底区域，该衬底区域包括源极区域和漏极区域。晶体管还包括栅极区域，该栅极区域包括主栅极部分、一个或多个栅极尖端、以及一个或多个相应的栅极倒圆部分。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的一个末端处形成的。对于该一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与主栅极部分之间的结处形成相应的栅极倒圆部分。
在一些实施例中，栅极区域是多晶硅栅极区域，其包括多晶硅主栅极部分、一个或多个多晶硅栅极尖端、以及一个或多个相应的多晶硅栅极倒圆部分。
在一些实施例中，主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端之一处形成的，并且该一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度并且基本上是在离衬底区域预定的距离处形成的。
在一些实施例中，该预定的长度和预定的距离是基于以下至少一者来确定的：栅极区域制造工艺、包括该晶体管的集成电路的几何设计布局、与该晶体管相关联的最小特征大小、以及与该集成电路相关联的一个或多个设计规则。
在一些实施例中，主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端之一处形成的，并且该一个或多个栅极尖端中的每一个栅极尖端基本上与衬底区域平行。
在一些实施例中，主栅极部分包括主栅极部分的在衬底区域上方形成的一部分、第一末端、以及第二末端。该第一和第二末端被形成为基本上与衬底区域垂直，并且该一个或多个栅极尖端是在这些末端之一处形成的且基本上与衬底区域平行。栅极区域是在栅极氧化物部分上形成的，该栅极氧化物部分则是在衬底区域上形成的。
在一些实施例中，该晶体管进一步包括在衬底区域与栅极区域之间形成的栅极氧化物部分。
在一些实施例中，主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端包括第一栅极尖端，并且该第一栅极尖端是在主栅极部分的第一末端处形成的。
在一些实施例中，主栅极部分包括第一末端和第二末端，并且该一个或多个栅极尖端包括第一栅极尖端和第二栅极尖端。第一栅极尖端和第二栅极尖端是在主栅极部分的第一末端处形成的，或者第一栅极尖端是在主栅极部分的第一末端处形成的，并且第二栅极尖端是在主栅极部分的第二末端处形成的。
在一些实施例中，主栅极部分包括第一末端和第二末端，并且该一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、和第三栅极尖端。第一栅极尖端和第二栅极尖端是在主栅极部分的第一末端处形成的，并且第三栅极尖端是在主栅极部分的第二末端处形成的。
在一些实施例中，主栅极部分包括第一末端和第二末端，并且该一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、第三栅极尖端、和第四栅极尖端。第一栅极尖端和第二栅极尖端是在主栅极部分的第一末端处形成的，并且第三栅极尖端和第四栅极尖端是在主栅极部分的第二末端处形成的。
在一些实施例中，对于该一个或多个栅极尖端中的每一个栅极尖端，该栅极尖端与主栅极部分之间的栅极倒圆区域跨衬底区域的一部分延伸，从而增大与该晶体管相关联的有效沟道长度。
在一些实施例中，与该晶体管相关联的有效沟道长度是与该晶体管相关联的平均栅极长度。该平均栅极长度是至少部分地基于第一栅极长度以及第二栅极长度来计算的，该第一栅极长度与衬底区域的被一个或多个栅极倒圆部分覆盖的第一部分相关联，该第二栅极长度与衬底区域的不被该一个或多个栅极倒圆部分覆盖的第二部分相关联。
在一些实施例中，对于该一个或多个栅极尖端中的每一个栅极尖端，栅极尖端的长度的增大会增大与该晶体管相关联的有效沟道长度，并且该栅极尖端与衬底区域之间的距离的减小会增大与该晶体管相关联的有效沟道长度。
在一些实施例中，该晶体管是金属氧化物半导体场效应晶体管(MOSFET)。
在一些实施例中，一种金属氧化物半导体场效应晶体管(MOSFET)包括包含源极区域和漏极区域的衬底区域；以及包含主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分的栅极区域。主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端之一处形成的，并且该一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度以及基本上是在离衬底区域预定的距离处形成的。对于该一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与主栅极部分之间的结处形成相应的栅极倒圆部分。
在一些实施例中，该一个或多个栅极尖端中的每一个栅极尖端是在包括该MOSFET的集成电路的设计布局中的各组件之间相应的一个或多个空隙内形成的。
在一些实施例中，该一个或多个栅极尖端中的每一个栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
在一些实施例中，该一个或多个栅极尖端中的每一个栅极尖端与不同长度和至衬底区域的不同距离相关联。
在一些实施例中，主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端包括第一栅极尖端，并且其中第一栅极尖端是在主栅极部分的末端之一处形成的；该一个或多个栅极尖端包括第一栅极尖端和第二栅极尖端，并且其中第一栅极尖端是在主栅极部分的第一末端处形成的，而第二栅极尖端是在主栅极部分的第二末端处形成的；该一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、和第三栅极尖端，并且其中第一栅极尖端和第二栅极尖端是在主栅极部分的第一末端处形成的，而第三栅极尖端是在主栅极部分的第二末端处形成的；或者该一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、第三栅极尖端、和第四栅极尖端，并且其中第一栅极尖端和第二栅极尖端是在主栅极部分的第一末端处形成的，而第三栅极尖端和第四栅极尖端是在主栅极部分的第二末端处形成的。
在一些实施例中，一种集成电路包括多个晶体管，该多个晶体管中的每一个晶体管包括：包括源极区域和漏极区域的衬底区域；以及包括主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分的栅极区域。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端处形成的，并且对于该一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与主栅极部分之间的结处形成相应的栅极倒圆部分。
在一些实施例中，对于该多个晶体管中的每一个晶体管，在该晶体管的主栅极部分包括第一末端和第二末端。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端之一处形成的，并且该一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度并且基本上是在离衬底区域预定的距离处形成的。
在一些实施例中，对于该多个晶体管中的每一个晶体管，该一个或多个栅极尖端中的每一个栅极尖端是在该集成电路的设计布局中的各组件之间相应的一个或多个空隙内形成的。
在一些实施例中，对于该多个晶体管中的每一个晶体管，该一个或多个栅极尖端中的每一个栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
在一些实施例中，一种方法包括：在集成电路的晶体管的衬底区域上形成栅极氧化物层，其中该衬底区域包括源极区域和漏极区域；在该晶体管的栅极氧化物层上沉积栅极材料；以及从该晶体管的衬底区域移除栅极材料的一部分和相应的栅极氧化物层以形成该晶体管的栅极区域。该栅极区域包括主栅极部分、一个或多个栅极尖端、以及一个或多个相应的栅极倒圆部分。该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分的末端处形成的，并且该一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度以及基本上是在离衬底区域预定的距离处形成的。对于该一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与主栅极部分之间的结处形成相应的栅极倒圆部分。
在一些实施例中，所述从该晶体管的衬底区域移除栅极材料的一部分和相应的栅极氧化物层以形成该晶体管的栅极区域包括：施加栅极制造掩膜以从该晶体管的衬底区域移除栅极材料的该部分和相应的栅极氧化物层，并且形成该晶体管的包括主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分的栅极区域。
在一些实施例中，该一个或多个栅极尖端中的每一个栅极尖端是在主栅极部分与该集成电路的一个或多个组件之间相应的空隙内形成的。
在一些实施例中，对于该一个或多个栅极尖端中的每一个栅极尖端，该栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
在一些实施例中，栅极尖端的长度的增大会增大与该晶体管相关联的有效沟道长度，并且该栅极尖端与衬底区域之间的距离的减小会增大与该晶体管相关联的有效沟道长度。
附图简述
通过参考附图，可以更好地理解本发明的诸实施例并使众多目的、特征和优点为本领域技术人员所显见。
图1A是MOSFET的示例概念图，该MOSFET采用栅极倒圆工艺来使由该MOSFET生成的漏泄电流最小化；
图1B是MOSFET的示例概念图，该MOSFET包括影响该MOSFET的有效沟道长度的栅极倒圆参数；
图1C是包括三个栅极尖端的MOSFET的示例概念图；
图1D是包括四个栅极尖端的MOSFET的示例概念图；
图2A是解说与MOSFET相关联的有效沟道长度与栅极尖端的长度之间的关系的示例图表；
图2B是解说关联于MOSFET的有效沟道长度与栅极尖端和衬底区域之间的距离之间的关系的示例图表；
图2C是解说关联于MOSFET的有效沟道长度与由该MOSFET生成的漏泄电流之间的关系的示例图表；
图3是使用采用栅极倒圆工艺来制造的MOSFET的示例反相器布局；以及
图4是解说包括栅极倒圆工艺的示例晶体管制造操作的流程图。
实施例描述
以下描述包括实施本发明主题内容的技术的示例性系统、方法、技术、结构、以及电路元件。然而应理解，所描述的实施例在没有这些具体细节的情况下也可实践。例如，尽管诸示例涉及被用来制造MOSFET的栅极区域的多晶硅材料，但是在其他实施例中，其他合适的材料(例如，金属)可被用来制造MOSFET的栅极区域。尽管诸示例描述了用于减小MOSFET中的漏泄功率的栅极倒圆技术，但是在其他实施例中，栅极倒圆技术可被用来减小其他合适的晶体管(例如，结型场效应晶体管(JFET)等)中的漏泄电流。在其他实例中，公知的结构和技术未被详细示出以免混淆本描述。
由MOSFET中的漏泄电流引起的静态功耗可能导致供应给(包括该MOSFET的)集成电路的功率的不必要浪费。另外，由MOSFET生成的漏泄电流随着MOSFET的大小的减小而增大。这进而可能致使MOSFET和集成电路的静态功耗增大。一些现有的用于减小由MOSFET生成的漏泄电流并且减小静态功耗的技术包括高阈值MOSFET设计或长沟道MOSFET设计。高阈值MOSFET设计可以利用为制造而需要一个或多个附加掩膜的高阈值MOSFET。因此，实现高阈值MOSFET设计可能增加MOSFET设计和制造的成本。长沟道MOSFET设计尝试通过增大栅极区域的长度来增大沟道长度(即，增大MOSFET的源极区域与漏极区域之间的距离)。然而，为了容适栅极区域(和沟道长度)的增大，长沟道MOSFET设计可能需要更大面积，这可能增加成本并且利用集成电路中过多的管芯面积。
栅极倒圆技术可在MOSFET设计和制造中实现，以增大MOSFET的有效沟道长度并且因此减小与MOSFET相关联的漏泄电流和静态功耗。根据栅极倒圆技术，可以连同传统MOSFET中的栅极区域(“主栅极区域”)一起沉积多晶硅(或者用于构造栅极区域的其他材料)的一个或多个分段。连同主栅极区域一起沉积的该一个或多个分段在本文中被称为“栅极尖端”。在制造期间，主栅极区域与每一个栅极尖端之间的结呈现圆形(“栅极倒圆区域”)。栅极倒圆区域增加MOSFET的栅极区域的平均长度，由此增大与MOSFET相关联的有效沟道长度。与MOSFET相关联的有效沟道长度的增大导致MOSFET的漏泄电流和静态功耗的减小。采用栅极倒圆技术来增大MOSFET的有效沟道长度可以减少与设计和制造MOSFET相关联的成本和面积。该栅极倒圆技术在集成电路的设计布局中的空隙(或者空档)内实现栅极尖端，由此确保该设计布局所利用的面积的量不增加。
图1A是MOSFET100的示例概念图(俯视图)，该MOSFET100采用栅极倒圆工艺来使漏泄电流最小化。MOSFET100包括衬底区域102和栅极区域(由如将在以下描述的分段104、108、110、112和114表示)。在图1A中，倾斜的阴影线用来表示栅极区域。衬底区域102包括源极区域118和漏极区域120。与衬底区域102相比，源极区域118和漏极区域120两者是相反地掺杂的区域。在N沟道MOSFET的一个示例中，源极区域118和漏极区域120可以是P掺杂半导体衬底(例如，P掺杂硅)上的N掺杂半导体区域(例如，N掺杂硅)。栅极区域沉积在半导体衬底层102上方。栅极区域通过栅极氧化物层(通常为二氧化硅，未示出)与衬底区域102分隔开。多晶硅或另一合适的材料可被用来在位于衬底区域102上方的栅极氧化物层上创建栅极区域。通常，源极区域118和漏极区域120在栅极区域的任一侧上，如图1A中所描绘的。当跨MOSFET100的栅极区域和源极区域118(或者跨栅极区域和漏极区域120)施加电压时，通过衬底区域102创建从源极区域118至漏极区域120的沟道。沟道长度是源极区域118与漏极区域120之间的分隔宽度并且通常等于栅极区域的长度。参照图1A，MOSFET当前被制造成使得MOSFET的栅极区域仅包括“主栅极区域”104。相应地，用当前技术制造的MOSFET的沟道长度(图1A中指定为L106)通常是主栅极区域104的宽度。
在一些实施例中，根据栅极倒圆工艺，可以连同主栅极区域104一起沉积附加的多晶硅材料(“栅极尖端”)。如图1A中所描绘的，栅极尖端108沉积在主栅极区域104的一个末端的左侧，并且栅极尖端110沉积在主栅极区域104的同一末端的右侧。主栅极区域104与栅极尖端108和110一起形成T形栅极区域。如以下将进一步描述的，可以沉积栅极尖端108和110，以使得在栅极尖端与衬底区域102之间存在分隔/间隙。然而，由于MOSFET的亚微米大小以及制造工艺(例如，光刻工艺)中的瑕疵，主栅极区域104与栅极尖端108和110中的每一个栅极尖端之间的结可能不具有矩形边缘。换言之，主栅极区域104与栅极尖端108和110中的每一个栅极尖端之间的结可能不是彼此呈90度，而是可能如图1A中所描绘的那样被倒圆。使主栅极区域104与栅极尖端108和110中的每一个栅极尖端之间的结倒圆的此工艺在本文中被称为“栅极倒圆”。在图1A中，(由虚线描绘的)栅极倒圆区域112是在栅极尖端108与主栅极区域104的结处形成的。类似地，(由虚线描绘的)栅极倒圆区域114是在栅极尖端110与主栅极区域104的结处形成的。因此，在使用栅极倒圆的制造之后，MOSFET的有效栅极区域包括主栅极区域104、栅极尖端108和110、以及栅极倒圆区域112和114。如图1A中所描绘的，栅极倒圆区域112和114通过侵占或覆盖衬底区域102的诸部分并且因此通过在主栅极区域104与栅极尖端108和110之间的结附近增大栅极区域的长度来增大源极区域118与漏极区域120之间的沟道的有效长度。因为栅极倒圆区域112和114覆盖衬底区域102的一些部分，所以这些被覆盖部分中的栅极区域的长度增大，而其他部分中(未被栅极倒圆区域112和114覆盖)的栅极区域的长度保持不变。相应地，由于被覆盖部分中的栅极长度的增大，栅极区域的有效长度增大。栅极区域的有效长度可被计算为栅极区域的平均长度。在一个实现中，栅极区域的有效长度可被计算为被栅极倒圆区域112和114覆盖的部分中(即，其中栅极长度已增大)的栅极区域的长度与未被栅极倒圆区域112和114覆盖的其他部分中(即，其中栅极长度未增大)的栅极区域的长度的平均。
最大有效沟道长度在图1A中被标示为Leff_max116，并且可以是衬底区域102上方的栅极区域(在栅极倒圆之后)的最长部分。换言之，参照图1A中的MOSFET100的俯视图，最大有效沟道长度116可以是A)栅极倒圆区域112和衬底区域102的俯视(视觉)相交点与栅极倒圆区域114和衬底区域102的俯视(视觉)相交点之间的近似距离。
应当注意，为简单化和便于描述，图1A描绘了MOSFET100的被划分成多个分段(即，主栅极区域104、栅极尖端108和110、以及栅极倒圆区域112和114)的栅极区域。在实践中，MOSFET100的栅极区域被构造为单个区域。因此，主栅极区域104与栅极尖端108和110可在衬底区域102上的栅极氧化物层上作为单个区域植入。栅极倒圆区域112和114可以在如本文中所描述的光刻过程期间形成。
图1B是MOSFET150的示例概念图，MOSFET150包括影响该MOSFET的有效沟道长度的栅极倒圆参数。图1B描绘了包括衬底区域102和(由区域104、110和114表示的)栅极区域的MOSFET150。图1B的MOSFET150包括沉积在主栅极区域104的一个末端的右侧的单个栅极尖端110。因此，如以上参照图1A所描述的，在制造之后，栅极尖端110与主栅极区域104之间的结被倒圆以形成栅极倒圆区域114(在图1B中未示出)。因此，在图1B中，有效栅极区域包括主栅极区域104、栅极尖端110和栅极倒圆区域114。图1B还解说了可以影响MOSFET的有效沟道长度的栅极倒圆参数。这些栅极倒圆参数是A)栅极尖端110与衬底区域102之间的距离(L2)152，以及B)栅极尖端110的长度(R)154。
栅极尖端110与衬底区域102之间的距离152和栅极尖端的长度154是可定制的并且可以取决于制造工艺、几何布局约束、最小特征大小、设计规则、以及其他此类约束。在一些实现中，栅极尖端与衬底区域之间的距离152和栅极尖端的长度154可以基于模拟和其他数据分析来确定。在一些实现中，栅极尖端与衬底区域之间的距离152和栅极尖端的长度154可以取决于将在其上实现MOSFET的集成电路的布局。在其他实现中，栅极尖端与衬底区域之间的距离152和栅极尖端的长度154可以跨多个集成电路布局保持不变。通常，由于固有的工艺/物理变化，栅极尖端可以大致具有预定的长度154并且可以基本上在离衬底区域102预定的距离152处形成。例如，栅极尖端与衬底区域之间的预定距离152可以为40nm。在一些实现中，在制造之后，栅极尖端与衬底区域之间的距离可以在预定距离(例如，40nm)的0％到5％中变化。在其他实现中，在制造之后，栅极尖端与衬底区域之间的距离可以在预定距离的5％到10％中变化。作为另一示例，栅极尖端的预定长度154可以为60nm。在一些实现中，在制造之后，栅极尖端的长度可以在预定长度(例如，60nm)的0％到5％中变化。注意，栅极倒圆区域112和114可以不涵盖对应栅极尖端与衬底区域102之间的整个空隙。换言之，尽管栅极尖端可以最初沉积在基本上离衬底区域102的距离152处，但是在主栅极区域和栅极尖端的结处形成栅极倒圆区域之后，栅极尖端与衬底区域102之间的距离152的一部分可以被对应的栅极倒圆区域覆盖。然而，栅极尖端的末端或者一般而言整个栅极尖端保持在大致离衬底区域102的距离152处。
如将在图2A-2C中进一步描述的，栅极尖端与衬底区域之间的距离152和栅极尖端的长度154可被改变以修改与MOSFET相关联的有效沟道长度。
注意，尽管图1描绘了包括两个栅极尖端108和110以及对应的两个栅极倒圆区域112和114的MOSFET100，但是诸实施例并不被如此限定。在一些实施例中，MOSFET可以包括任何合适数目的栅极尖端。例如，MOSFET150可以包括沉积在主栅极区域的一个末端的右侧(或左侧)的一个栅极尖端以形成倒L形栅极区域，如图1B中所描绘的。作为另一示例，两个栅极尖端可以沉积在主栅极区域的一个末端的左侧和右侧以形成倒T形栅极区域。作为另一示例，第一栅极尖端和第二栅极尖端可以分别沉积在主栅极区域的第一末端和第二末端处。作为另一示例，三个栅极尖端可以连同主栅极区域104一起沉积，如图1C的MOSFET布局160中所描绘的。在图1C中，栅极尖端108和110被沉积在主栅极区域104的一个末端的左侧和右侧(如参照图1A所描述的)。另外，第三栅极尖端162被沉积在主栅极区域104的另一末端的左侧。因此，在MOSFET布局160中，有效栅极区域包括主栅极区域104、栅极尖端108、110和162、以及主栅极区域与每个栅极尖端之间的栅极倒圆区域(未示出)。作为另一示例，四个栅极尖端可以连同主栅极区域104一起沉积，如图1D的MOSFET布局170中所描绘的。在图1D中，栅极尖端108和110被沉积在主栅极区域104的一个末端的左侧和右侧(如参照图1A所描述的)，并且第三栅极尖端162被沉积在主栅极区域的另一末端的左侧(如图1C中所描绘的)。另外，第四栅极尖端164被沉积在主栅极区域104的该末端的右侧。因此，在MOSFET布局170中，有效栅极区域包括主栅极区域104、栅极尖端108、110、162和164、以及对应的栅极倒圆区域(未示出)。作为另一示例，取决于集成电路芯片上的可用空间(例如，主栅极区域104与集成电路的其他组件之间的空隙)，其他合适数目的栅极尖端可被沉积在主栅极区域104的(例如，一个末端处、两个末端处、沿长度的)左侧和/或右侧。
图2A是解说与MOSFET相关联的有效沟道长度与栅极尖端的长度之间的关系的示例图表。Y轴表示以微米(μm)计的有效沟道长度，而X轴表示栅极尖端的长度(R)154。如由图2A所描绘的，有效沟道长度与栅极尖端的长度154具有直接关系。在确定有效沟道长度与栅极尖端的长度154之间的关系时，假定栅极尖端与衬底区域之间的距离(L2)152和衬底区域102的宽度不变。因此，如图2A中所描绘的，有效沟道长度随栅极尖端的长度154的增大而增大。这是因为随着栅极尖端的长度154的增大，(栅极尖端和主栅极区域的结处的)栅极倒圆区域的弧长增大，并且栅极倒圆区域的较大部分侵占或者覆盖衬底区域。这进而增大主栅极区域与栅极尖端之间的结附近的栅极区域的长度，增大源极区域与漏极区域之间的有效分隔，以及增大MOSFET的有效沟道长度。如将参照图2C描述的，有效沟道长度的增大导致由MOSFET生成的漏泄电流的减小。在一些实现中，栅极尖端的长度154可以取决于包括MOSFET的集成电路的设计布局。换言之，栅极尖端的长度154可以与设计布局中的各组件之间的空隙一样大(或一样小)，以使得栅极尖端位于对应的空隙内。
图2B是解说关联于MOSFET的有效沟道长度与栅极尖端和衬底区域之间的距离之间的关系的示例图表。Y轴表示以微米(μm)计的有效沟道长度，而X轴表示栅极尖端与衬底区域之间的距离152。如由图2B所描绘的，有效沟道长度与栅极尖端和衬底区域之间的距离(L2)152具有逆关系。在确定有效沟道长度与距离L2 152之间的关系时，假定栅极尖端的长度154和衬底区域102的宽度不变。相应地，如图2B中所描绘的，有效沟道长度随距离L2 152的减小而增大。这是因为随着栅极尖端与衬底区域之间的距离154的减小，(栅极尖端和主栅极区域的结处的)栅极倒圆区域的较大部分侵占或覆盖衬底区域。这进而增大主栅极区域与栅极尖端之间的结附近的栅极区域的长度，增大源极区域与漏极区域之间的有效分隔，并增大MOSFET的有效沟道长度。如将参照图2C描述的，有效沟道长度的增大导致由MOSFET生成的漏泄电流的减小。在一些实现中，栅极尖端与衬底区域之间的距离152可被选择为落在40nm到50nm的范围内。在一些实现中，栅极尖端与衬底区域之间的距离152可以根据制造工艺、几何布局约束等来选择。例如，如果最小特征大小为40nm，则栅极尖端与衬底区域之间的距离152可以通常不小于40nm(然而，由于制造工艺，一些变型是可能的，如以上所描述的)。
图2C是解说关联于MOSFET的有效沟道长度与由该MOSFET生成的漏泄电流之间的关系的示例图表。Y轴表示由MOSFET生成的漏泄电流的百分比减小，而X轴表示以纳米(nm)计的有效沟道长度。如由图2C所描绘的，由MOSFET生成的漏泄电流随着关联于MOSFET的有效沟道长度的增大而呈指数级减小。在一些实现中，基于图2C的图表，栅极尖端的长度154和栅极尖端与衬底区域之间的距离152可被改变，以使得有效沟道长度大致等于或大于45nm。在一些实现中，实现漏泄电流的某种减小可能需要的有效沟道长度可以根据所实现的制造工艺而变。
图3是使用采用栅极倒圆工艺制造的MOSFET的示例反相器布局300的俯视图。反相器布局300描绘了包括P沟道MOSFET(PMOS)302和N沟道MOSFET(NMOS)304的互补MOSFET(CMOS)反相器。反相器布局300还描绘了电源轨306和接地端子(或参考电源轨)340。PMOS302包括衬底区域、主栅极区域312、以及沉积在主栅极区域312的一个末端处的栅极尖端314和316。PMOS302的衬底区域包括源极区域346和漏极区域348。源极区域346和漏极区域348由主栅极区域312分隔开。类似地，NMOS304包括衬底区域、主栅极区域330、以及沉积在主栅极区域330的一个末端处的栅极尖端336和338。NMOS304的衬底区域包括源极区域342和漏极区域344。源极区域342和漏极区域344由主栅极区域330分隔开。在反相器布局300中，PMOS302和NMOS304以共栅共漏配置连接在一起。因此，如图3中所描绘的，PMOS302的主栅极区域312与NMOS304的主栅极区域330耦合。此外，栅极尖端320和322也沿经耦合的主栅极区域的长度沉积在合适的中间位置处。例如，栅极尖端320和322可以沉积在主栅极区域312和330的相交点处或附近。共栅端子324在栅极尖端320上。输入信号可经由共栅端子324提供给反相器。注意，在反相器布局300的其他实现中，任何合适数目的栅极尖端可以沉积在主栅极区域的左侧/右侧。此外，共栅端子可以放置在主栅极区域或者栅极尖端上的任何位置处。
PMOS302的源极区域346经由金属耦合308与电源轨306耦合，并且源极区域346与金属耦合308之间的结310被指定为PMOS302的源极端子310。PMOS302的漏极区域348经由金属耦合326与NMOS304的漏极区域344耦合。PMOS302的漏极区域348与金属耦合326之间的结318被指定为PMOS302的漏极端子318。NMOS304的漏极区域344与金属耦合326之间的结328被指定为NMOS304的漏极端子328。输出信号(即，在栅极端子324处提供的输入信号的逆)可以在漏极端子318、漏极端子328、或者沿金属耦合326的另一合适的端子处接收。NMOS304的源极区域342经由金属耦合334与接地端子340耦合，并且源极区域342与金属耦合334之间的结332被指定为NMOS304的源极端子332。尽管未在图3中描绘，但是注意，在制造之后，主栅极区域与栅极尖端314、316、320、322、336和338中的每一个栅极尖端之间的结将通常不是矩形的，而是取而代之将由于本文中所描述的栅极倒圆效果而呈圆形，如以上参照图1A所描绘和所描述的。在制造之后，与MOSFET反相器相关联的有效栅极区域可以随后包括主栅极区域312和330、栅极尖端314、316、320、322、336和338、以及主栅极区域与每一个栅极尖端之间的栅极倒圆区域。
图4是解说包括栅极倒圆工艺的示例晶体管制造操作的流程图(“流程”)400。流程400在框402处开始。
在框402，形成要被制造的晶体管的衬底区域。在一个实现中，制造系统可以形成晶体管的衬底区域。例如，为了制造MOSFET100，可以使用离子注入工艺、离子扩散工艺、或另一合适的工艺来形成衬底区域102。对于N沟道MOSFET，衬底区域102可以是p掺杂半导体(例如，p掺杂硅)。对于P沟道MOSFET，衬底区域102可以是n掺杂半导体。注意，在其他实现中，晶体管可以是结型FET(JFET)或其他合适的晶体管。流程在框404处继续。
在框404，在晶体管的衬底区域上生长栅极氧化物层。例如，制造可以使用热氧化工艺在衬底区域102上方生长场氧化物层(例如，二氧化硅)。接下来，可以(例如，使用氟化氢(HF)蚀刻工艺或光蚀刻工艺来)蚀刻场氧化物层以露出衬底区域102的将在其上形成MOSFET的一部分。第一掩膜可被用于仅从衬底区域102的在其上形成MOSFET(即，源极区域、漏极区域、和栅极区域)的那些部分蚀刻场氧化物。接下来，可以(例如，使用热氧化工艺来)生长栅极氧化物层。通常，栅极氧化物层还可以是与场氧化物层相同的材料(例如，二氧化硅)。然而，栅极氧化物层的厚度通常比场氧化物层的厚度小得多。该流程在框406处继续。
在框406，在晶体管的栅极氧化物层上沉积栅极材料。例如，制造系统可以使用化学气相沉积(CVD)或另一合适的沉积机制来在栅极氧化物层上沉积多晶体硅(亦称为多晶硅)、铝、或另一合适的栅极材料。栅极材料可以跨覆盖整个衬底区域的栅极氧化物层沉积。栅极掩膜可随后(如将在以下所描述的那样)被用来形成栅极区域并且从衬底区域的其他部分移除栅极氧化物和栅极材料。该流程在框408处继续。
在框408，通过使用包括主栅极区域和沿该主栅极区域的一个或多个栅极尖端的合适栅极掩膜来蚀刻栅极材料的方式形成栅极区域。例如，制造系统可以使用栅极掩膜来蚀刻多晶硅和相应的栅极氧化物层以形成栅极区域。换言之，栅极掩膜可以保护多晶硅的不应被蚀刻(或移除)的那些区域。多晶硅的保留在衬底区域上的这些区域(即，多晶硅和栅极氧化物的未被移除的区域)构成晶体管的栅极区域。在一些实现中，栅极掩膜可被构造成将多晶硅和栅极氧化物从衬底区域102的将在其上形成源极区域和漏极区域的那些区域上蚀刻掉。在一些实现中，栅极掩膜可被构造成使得其不移除栅极氧化物(或者不从衬底区域102的将不在其上形成MOSFET的那些部分移除场氧化物)。栅极掩膜还可以通过(例如，在制造过程之前)标识包括晶体管的集成电路的设计布局中的各组件、各互连等之间的一个或多个空隙(或者间隙或者间隔)来构造。在一些实现中，可以在设计布局上标识晶体管的主栅极区域，并且可以标识设计布局中紧邻(或邻近)主栅极区域的一个或多个空隙。栅极掩膜可被相应地设计以形成主栅极区域和栅极尖端，以使得这些栅极尖端位于相应的空隙内。
在一些实现中，多晶硅(和栅极氧化物层)可以根据栅极掩膜来蚀刻，以使得栅极尖端和主栅极区域彼此呈直角(90度)。应当理解，由于工艺限制和物理限制，主栅极区域104可以与衬底区域102基本垂直。另外，由于工艺/物理限制，栅极尖端108和110可以与衬底区域基本平行，并且可以与主栅极区域104基本垂直。例如，栅极尖端108和110可能并不与衬底区域102完全平行，而是可能与完全平行位置具有0％-5％的偏差。在其他实现中，栅极尖端和主栅极区域可以在其结处具有其他合适的角度。因此，尽管栅极尖端可以一般而言与衬底区域102平行，但是栅极尖端的特定点(或区段)(诸如栅极尖端与主栅极区域104之间的结)可能不与衬底区域102平行。
任何合适数目的栅极尖端可以连同主栅极区域一起来蚀刻。例如，可以在主栅极区域的左侧/右侧蚀刻两个栅极尖端(如图1A中所描绘的)、一个栅极尖端(如图1B中所描绘的)、三个栅极尖端(如图1C中所描绘的)、或者四个栅极尖端(如图1D中所描绘的)。在一些实现中，仅预定数目的栅极尖端可以连同主栅极区域一起蚀刻，而不管预制造分析期间所标识的空隙数目。在其他实现中，栅极尖端的数目可以仅通过预制造分析期间所标识的空隙数目来限制。栅极尖端的长度154和栅极尖端与衬底区域之间的距离152可以影响与晶体管相关联的有效沟道长度，如以上图2A-2C中所描述的。在一些实现中，所有栅极尖端可以具有相同长度并且可以在离衬底区域的相同距离处。在其他实现中，一些/所有栅极尖端可以具有不同长度和/或离衬底区域的不同距离。
由于制造过程的工艺限制和物理限制，每个栅极尖端与主栅极区域之间的结可能从基本矩形的结变成基本圆形的结，如以上所描述的。例如，该结可以在制造过程期间或制造过程的其他步骤期间对晶体管施热之后变成基本圆形的区域。栅极尖端与传统栅极区域之间的圆形结在本文中被称为栅极倒圆区域。如以上所描述的，由于栅极倒圆工艺，栅极倒圆区域的至少一部分侵占或者覆盖衬底区域，从而增大主栅极区域与每一个栅极尖端之间的结附近的栅极区域的长度，并且因此增大与晶体管相关联的有效沟道长度。有效沟道长度的增大导致由晶体管生成的漏泄电流以及与晶体管相关联的静态功耗的减小。该流程在框410处继续。
在框410，在晶体管的衬底区域上形成源极区域和漏极区域。例如，制造系统可以通过相应地掺杂衬底区域102的经蚀刻部分来在衬底区域102上形成源极区域118和漏极区域120。制造系统可以使用杂质扩散工艺、离子注入工艺、或者另一合适的工艺来在晶体管的衬底区域102上形成源极区域和漏极区域。例如，对于N沟道MOSFET，衬底区域102可以是p掺杂半导体，并且源极区域118和漏极区域120可以通过注入杂质以在p掺杂衬底区域上形成n掺杂源极区域和n掺杂漏极区域的方式形成。注意，在衬底区域上形成源极区域、漏极区域和栅极区域之后，晶体管制造过程可以包括一个或多个附加步骤。例如，可以用二氧化硅绝缘层来覆盖衬底区域102的整个表面。最后，在源极区域、漏极区域和栅极区域上形成金属触点。金属互连被添加以将晶体管连接至集成电路的一个或多个其他组件。该流程从框408结束。
应理解，图1A-4是旨在帮助理解实施例的示例，而不应被用来限制实施例或限制权利要求的范围。诸实施例可执行附加操作、执行较少操作、以不同次序执行操作、并行地执行操作、以及以不同方式执行一些操作。注意，本文中所描述的栅极倒圆技术可被应用于现有的设计布局。栅极倒圆技术还可被用作对现有的用于减小由MOSFET生成的漏泄电流的技术(例如，高阈值MOSFET设计、长沟道MOSFET设计等)的扩展，以进一步减小由MOSFET生成的漏泄电流和与MOSFET相关联的静态功耗。在一些实现中，用于MOSFET设计的栅极倒圆技术可以在各种类型的电路中采用，诸如但不限于标准逻辑、驱动器、存储器单元、以及采用MOSFET的其他集成电路。另外，注意，在其他实施例中，为晶体管制造所执行的一些操作的次序可以不同于图4中所描绘的次序。
尽管各实施例是参考各种实现和利用来描述的，但是将理解，这些实施例是解说性的且本发明主题内容的范围并不限于这些实施例。一般而言，如本文中所描述的用于减小的晶体管漏泄电流的栅极倒圆技术可以用符合任何一个或多个硬件系统的设施来实现。许多变体、修改、添加和改进都是可能的。
可为本文描述为单个实例的组件、操作、或结构提供复数个实例。最后，各种组件、操作、以及数据存储之间的边界在某种程度上是任意性的，并且在具体解说性配置的上下文中解说了特定操作。其他的功能性分配是已预见的并且可落在本发明主题内容的范围内。一般而言，在示例性配置中呈现为分开的组件的结构和功能性可被实现为组合式结构或组件。类似地，被呈现为单个组件的结构和功能性可被实现为分开的组件。这些以及其他变体、修改、添加及改进可落在本发明主题内容的范围内。

Claims (29)

1.一种晶体管，包括：
衬底区域，所述衬底区域包括源极区域和漏极区域；以及
栅极区域，所述栅极区域包括主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的末端处形成的，并且其中对于所述一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与所述主栅极部分之间的结处形成相应的栅极倒圆部分。
2.如权利要求1所述的晶体管，其特征在于，
所述栅极区域是多晶硅栅极区域，所述多晶硅栅极区域包括多晶硅主栅极部分、一个或多个多晶硅栅极尖端、以及一个或多个相应的多晶硅栅极倒圆部分。
3.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的所述末端中的一个末端处形成的，并且所述一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度且是在基本上离所述衬底区域预定的距离处形成的。
4.如权利要求3所述的晶体管，其特征在于，所述预定的长度和所述预定的距离是至少部分地基于以下至少一者来确定的：栅极区域制造工艺、包括所述晶体管的集成电路的几何设计布局、与所述晶体管相关联的最小特征大小、以及与所述集成电路相关联的一个或多个设计规则。
5.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的所述末端中的一个末端处形成的，其中所述一个或多个栅极尖端中的每一个栅极尖端基本上与所述衬底区域平行。
6.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括所述主栅极部分的在所述衬底区域上方形成的一部分、第一末端和第二末端，其中所述第一末端和所述第二末端被形成为基本上与所述衬底区域垂直，其中所述一个或多个栅极尖端是在所述末端中的一个末端处形成的并且基本上与所述衬底区域平行，并且其中所述所述栅极区域是在栅极氧化物部分上形成的，所述栅极氧化物部分是在所述衬底区域上形成的。
7.如权利要求1所述的晶体管，其特征在于，进一步包括在所述衬底区域与所述栅极区域之间形成的栅极氧化物部分。
8.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端包括第一栅极尖端，并且其中所述第一栅极尖端是在所述主栅极部分的所述第一末端处形成的。
9.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端包括第一栅极尖端和第二栅极尖端，并且其中
所述第一栅极尖端和所述第二栅极尖端是在所述主栅极部分的所述第一末端处形成的，或者
所述第一栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第二栅极尖端是在所述主栅极部分的所述第二末端处形成的。
10.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端和第三栅极尖端，其中所述第一栅极尖端和所述第二栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第三栅极尖端是在所述主栅极部分的所述第二末端处形成的。
11.如权利要求1所述的晶体管，其特征在于，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、第三栅极尖端和第四栅极尖端，其中所述第一栅极尖端和所述第二栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第三栅极尖端和所述第四栅极尖端是在所述主栅极部分的所述第二末端处形成的。
12.如权利要求1所述的晶体管，其特征在于，对于所述一个或多个栅极尖端中的每一个栅极尖端，该栅极尖端与所述主栅极部分之间的栅极倒圆区域跨所述衬底区域的一部分延伸，从而增大与所述晶体管相关联的有效沟道长度。
13.如权利要求12所述的晶体管，其特征在于，与所述晶体管相关联的所述有效沟道长度是与所述晶体管相关联的平均栅极长度，其中所述平均栅极长度是至少部分地基于第一栅极长度和第二栅极长度来计算的，所述第一栅极长度与所述衬底区域的被所述一个或多个栅极倒圆部分覆盖的第一部分相关联，所述第二栅极长度与所述衬底区域的不被所述一个或多个栅极倒圆部分覆盖的第二部分相关联。
14.如权利要求1所述的晶体管，其特征在于，对于所述一个或多个栅极尖端中的每一个栅极尖端，
该栅极尖端的长度的增大会增大与所述晶体管相关联的有效沟道长度，以及
该栅极尖端与所述衬底区域之间的距离的减小会增大与所述晶体管相关联的所述有效沟道长度。
15.如权利要求1所述的晶体管，其特征在于，所述晶体管是金属氧化物半导体场效应晶体管(MOSFET)。
16.一种金属氧化物半导体场效应晶体管(MOSFET)，包括：
衬底区域，所述衬底区域包括源极区域和漏极区域；以及
栅极区域，所述栅极区域包括主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分，所述主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的所述末端中的一个末端处形成的，其中所述一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度并且是在基本上离所述衬底区域预定的距离处形成的，并且其中对于所述一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与所述主栅极部分之间的结处形成相应的栅极倒圆部分。
17.如权利要求16所述的MOSFET，其特征在于，所述一个或多个栅极尖端中的每一个栅极尖端是在包括所述MOSFET的集成电路的设计布局中的各组件之间相应的一个或多个空隙内形成的。
18.如权利要求17所述的MOSFET，其特征在于，所述一个或多个栅极尖端中的每一个栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
19.如权利要求16所述的MOSFET，其特征在于，所述一个或多个栅极尖端中的每一个栅极尖端与不同长度和至所述衬底区域的不同距离相关联。
20.如权利要求16所述的MOSFET，其特征在于，所述主栅极部分包括第一末端和第二末端，其中
所述一个或多个栅极尖端包括第一栅极尖端，并且其中所述第一栅极尖端是在所述主栅极部分的所述末端中的一个末端处形成的，
所述一个或多个栅极尖端包括第一栅极尖端和第二栅极尖端，并且其中所述第一栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第二栅极尖端是在所述主栅极部分的所述第二末端处形成的，
所述一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端和第三栅极尖端，其中所述第一栅极尖端和所述第二栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第三栅极尖端是在所述主栅极部分的所述第二末端处形成的，或者
所述一个或多个栅极尖端包括第一栅极尖端、第二栅极尖端、第三栅极尖端和第四栅极尖端，其中所述第一栅极尖端和所述第二栅极尖端是在所述主栅极部分的所述第一末端处形成的，并且所述第三栅极尖端和所述第四栅极尖端是在所述主栅极部分的所述第二末端处形成的。
21.一种包括多个晶体管的集成电路，所述多个晶体管中的每一个晶体管包括：
衬底区域，所述衬底区域包括源极区域和漏极区域；以及
栅极区域，所述栅极区域包括主栅极部分、一个或多个栅极尖端、和一个或多个相应的栅极倒圆部分，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的末端处形成的，并且其中对于所述一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与所述主栅极部分之间的结处形成相应的栅极倒圆部分。
22.如权利要求21所述的集成电路，其特征在于，对于所述多个晶体管中的每一个晶体管，该晶体管的主栅极部分包括第一末端和第二末端，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的所述末端中的一个末端处形成的，并且所述一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度且是在基本上离所述衬底区域预定的距离处形成的。
23.如权利要求21所述的集成电路，其特征在于，对于所述多个晶体管中的每一个晶体管，所述一个或多个栅极尖端中的每一个栅极尖端是在所述集成电路的设计布局中的各组件之间相应的一个或多个空隙内形成的。
24.如权利要求23所述的集成电路，其特征在于，对于所述多个晶体管中的每一个晶体管，所述一个或多个栅极尖端中的每一个栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
25.一种方法，包括：
在集成电路的晶体管的衬底区域上形成栅极氧化物层，其中所述衬底区域包括源极区域和漏极区域；
在所述晶体管的所述栅极氧化物层上沉积栅极材料；
从所述晶体管的所述衬底区域移除所述栅极材料的一部分和相应的栅极氧化物层以形成所述晶体管的栅极区域，其中所述栅极区域包括主栅极部分、一个或多个栅极尖端和一个或多个相应的栅极倒圆部分，其中所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分的末端处形成的，其中所述一个或多个栅极尖端中的每一个栅极尖端基本上具有预定的长度并且是在基本上离所述衬底区域预定的距离处形成的，并且其中对于所述一个或多个栅极尖端中的每一个栅极尖端，在该栅极尖端与所述主栅极部分之间的结处形成相应的栅极倒圆部分。
26.如权利要求25所述的方法，其特征在于，所述从所述晶体管的所述衬底区域移除所述栅极材料的所述部分和所述相应的栅极氧化物层包括：
施加栅极制造掩膜来从所述晶体管的所述衬底区域移除所述栅极材料的所述部分和所述相应的栅极氧化物层，并且形成所述晶体管的所述栅极区域，所述栅极区域包括所述主栅极部分、所述一个或多个栅极尖端和所述一个或多个相应的栅极倒圆部分。
27.如权利要求25所述的方法，其特征在于，所述一个或多个栅极尖端中的每一个栅极尖端是在所述主栅极部分与所述集成电路的一个或多个组件之间的相应空隙内形成的。
28.如权利要求25所述的方法，其特征在于，对于所述一个或多个栅极尖端中的每一个栅极尖端，该栅极尖端的长度是至少部分地基于在其内形成该栅极尖端的空隙的长度来确定的。
29.如权利要求25所述的方法，其特征在于：
所述栅极尖端的长度的增大会增大与所述晶体管相关联的有效沟道长度，以及
所述栅极尖端与所述衬底区域之间的距离的减小会增大与所述晶体管相关联的所述有效沟道长度。
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