CN109768083B - 晶体管元件及半导体布局结构 - Google Patents

晶体管元件及半导体布局结构 Download PDF

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Abstract

本公开提供一种晶体管元件与半导体布局结构。该晶体管元件包含具有至少一主动区的一基板、环绕该主动区的一隔离结构、位于该基板上方的一栅极结构、以及位于该栅极结构的相对立的两侧上的一源极/漏极区。该栅极结构包含沿着一第一方向延伸的一第一部分以及沿着一第二方向延伸的一第二部分，该第二方向垂直于该第一方向。该栅极结构的该第一部分为重叠该主动区与该隔离结构之间的一第一边界。本公开可通过布局优化而轻易缩小半导体布局结构占据的总面积以实现装置缩小。

Description

晶体管元件及半导体布局结构
技术领域
本公开关于一种晶体管元件与半导体布局结构，更特别地，关于一种包含C栅极结构或L栅极结构的晶体管元件与半导体布局结构。
背景技术
随着半导体制造技术持续改良，电子元件的尺寸缩小，且现有的平面通道晶体管的尺寸与通道长度也随之缩小。虽然现有的平面通道晶体管已经广泛用于集成电路设计，然而现有平面通道晶体管的尺寸与通道长度持续缩小对于栅极下方的源极/漏极区域与载体通道之间产生越来越多的问题。例如，隔离结构与主动区域之间的边界造成集中电场。该集中电场造成漏电，对于晶体管效能有不利的影响。因此，需要降低漏电流，以改良晶体管的效能。
上文的「现有技术」说明仅提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的实施例提供一种晶体管元件。该晶体管元件包含具有至少一主动区的一基板、环绕该主动区的一隔离结构、位于该基板上方的一栅极结构、以及位于该栅极结构的相对立的两侧上的一源极/漏极区。该栅极结构包含沿着一第一方向延伸的一第一部分与沿着一第二方向延伸的一第二部分，该第二方向垂直于该第一方向。该栅极结构的该第一部分重叠该主动区与该隔离结构之间的一第一边界。
在一些实施例中，该栅极结构的该第二部分越过该主动区并且重叠该主动区与该隔离结构之间的一第二边界，该第二边界沿着该第一方向延伸，以及该第二边界位在该主动区与该第一边界相对立的一侧上。
在一些实施例中，该第一部分重叠该隔离结构的一部分与该主动区的一部分，以及该第二部分重叠该隔离区的一部分与该主动区的一部分。
在一些实施例中，该晶体管元件还包含该栅极结构下方的一通道区，其中该通道区包括一L形。该通道区的一通道长度平行于该第一方向，以及该通道区的一通道宽度平行于该第二方向。
在一些实施例中，该栅极结构还包含沿着该第一方向延伸的一第三部分，该第三部分重叠该主动区与该隔离结构之间的一第二边界。该第二边界沿着该第一方向延伸并且位在该主动区与该第一边界相对立的一侧上。
在一些实施例中，该第一部分与该第三部分位于该第二部分相对立的两个端部上，并且皆与该第二部分物理性接触。
在一些实施例中，该第一部分重叠该隔离结构的一部分与该主动区的一部分，整个该第二部分重叠该主动区，以及该第三部分重叠该隔离结构的一部分与该主动区的一部分。
在一些实施例中，该晶体管元件还包含该栅极结构下方的一通道区，其中该通道区包括一C形。在一些实施例中，该通道区的一通道长度平行于该第一方向，以及该通道区的一通道宽度平行于该第二方向。
本公开的实施例提供一种半导体布局结构。该半导体布局结构包含由一隔离结构环绕的一主动区，位于该主动区与该隔离结构上方的至少一第一栅极结构，位于该主动区与该隔离结构上方的至少一第二栅极结构，以及位于该主动区中的多个源极/漏极区。该第一栅极结构包括彼此垂直的一第一部分与一第三部分。该第二栅极结构包括平行于该第一部分的一第二部分与平行于该第三部分的一第四部分。该第一栅极结构的该第一部分重叠该隔离结构与该主动区之间的一第一边界，以及该第二栅极结构的该第二部分重叠该隔离结构与该主动区之间的一第二边界。该第一边界与该第二边界彼此平形。
在一些实施例中，该第一栅极结构与该第二栅极结构相对于一中心点而为点对称。
在一些实施例中，该第一栅极结构的该第三部分重叠该第二边界，以及该第二栅极结构的该第四部分重叠该第一边界。
在一些实施例中，该第一栅极结构的该第一部分的一边缘对齐该第二栅极结构的该第四部分的一边缘，以及该第一栅极结构的该第三部分的一边缘对齐该第二栅极结构的该第二部分的一边缘。
在一些实施例中，该第一栅极结构的该第三部分与该第二栅极结构的该第四部分之间具有一第一距离，该第一栅极结构的该第一部分与该第二栅极结构的该第四部分之间具有一第二距离，该第一栅极结构的该第三部分与该第二栅极结构的该第二部分之间具有一第三距离。在一些实施例中，该第一距离大于该第二距离，以及该第一距离大于该第三距离。在一些实施例中，该第二距离等于该第三距离。
在一些实施例中，该第一栅极结构的该第一部分与该第二栅极结构的该第二部分具有一第一宽度，该第一栅极结构的该第三部分与该第二栅极结构的该第四部分具有一第二宽度。在一些实施例中，该第一宽度大于该第二宽度。
在一些实施例中，该第一宽度大于该第二距离，以及该第一宽度大于该第三距离。在一些实施例中，该第二距离大于该第二宽度，以及该第三距离大于该第二宽度。
在一些实施例中，该第一栅极结构还包括重叠该第二边界的一第五部分，以及该第二栅极结构还包括重叠该第一边界的一第六部分。
在一些实施例中，该第一栅极结构与该第二栅极结构相对于一中心线为线对称。
在一些实施例中，该第一栅极结构的该第一部分的一边缘对齐该第二栅极结构的该第六部分的一边缘，以及该第一栅极结构的该第五部分的一边缘对齐该第二栅极结构的该第二部分的一边缘。
在一些实施例中，该第一栅极结构的该第三部分与该第二栅极结构的该第四部分之间具有一第一距离，该第一栅极结构的该第一部分与该第二栅极结构的该第六部分之间具有一第二距离，以及该第一栅极结构的该第五部分与该第二栅极结构的该第二部分之间具有一第三距离。在一些实施例中，该第一距离大于该第二距离，以及该第一距离大于该第三距离。在一些实施例中，该第二距离等于该第三距离。
在一些实施例中，该第一栅极结构的该第一部分与该第五部分以及该第二栅极结构的该第二部分与该第六部分具有一第一宽度，以及该第一栅极结构的该第三部分与该第二栅极结构的该第四部分具有一第二宽度。在一些实施例中，该第一宽度大于该第二宽度。
在本公开中，提供包含C-栅极结构或L-栅极结构的晶体管元件。因此，集中电场偏斜，因而降低漏电流。包含C-栅极结构的晶体管提供的漏电流低于含有L-栅极结构的晶体管元件所提供的漏电流，而包含L-栅极结构的晶体管元件所提供的驱动电流大于包含C-栅极结构的晶体管元件所提供的驱动电流。因此，依据不同的产品需求，可制造包含C-栅极结构或L-栅极结构的晶体管元件。再者，提供半导体布局结构。半导体布局结构包含点对称的两个L-栅极结构或线对称的两个C-栅极结构。因此，可通过布局优化而轻易缩小半导体布局结构占据的总面积以实现装置缩小。
相对地，对于包含直的栅极结构的比较晶体管元件或布局结构，元件受到较大的漏电流因而性能较差。再者，由于H-栅极结构占据太多面积，因而比较晶体管元件或布局结构不适用于全晶片，面积损失增加因而此设计造成较低的元件密度。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员也应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。
附图说明
参阅详细说明与权利要求结合考量附图时，可得以更全面了解本申请案的公开内容，附图中相同的元件符号指相同的元件。
图1为示意图，例示本公开实施例的晶体管元件。
图2为沿着图1的线A-A’的晶体管元件的剖面图。
图3为示意图，例示本公开实施例的晶体管元件。
图4为示意图，例示本公开实施例的晶体管元件。
图5为示意图，例示本公开实施例的晶体管元件。
图6为示意图，例示本公开实施例的半导体布局结构。
图7为示意图，例示本公开实施例的半导体布局结构。
附图标记说明：
100 晶体管元件
100’ 晶体管元件
102 基板
104 主动区
106 隔离结构
110 栅极结构
110’ 栅极结构
112 栅极介电层
114 栅极导电层
120a 第一部分
120a’ 第一部分
120b 第二部分
120b’ 第二部分
122i 内部
122o 外部
130 源极/漏极区
140 第一边界
142 第二边界
150 通道区
200 晶体管元件
200’ 晶体管元件
204 主动区
206 隔离结构
210 栅极结构
210’ C形栅极结构
220a 第一部分
220a’ 第一部分
220b 第二部分
220b’ 第二部分
220c 第三部分
220c’ 第三部分
222i 内部
222o 外部
224i 内部
224o 外部
230 源极/漏极区
240 第一边界
242 第二边界
250 通道区
300 晶体管元件
304 主动区
306 隔离结构
310 栅极结构
312 第二栅极结构
320a 第一部分
320b 第三部分
322a 第二部分
322b 第四部分
330 源极/漏极区
340 第一边界
342 第二边界
352 边缘
354 边缘
356 边缘
400 晶体管元件
404 主动区
406 隔离结构
410 第一栅极结构
412 第二栅极结构
420a 第一部分
420b 第三部分
420c 第五部分
422a 第二部分
422b 第四部分
422c 第六部分
430 源极/漏极区
440 第一边界
442 第二边界
450 边缘
452 边缘
454 边缘
456 边缘
A-A’ 线
D1 第一方向
D2 第二方向
d1 第一距离
d2 第二距离
d3 第三距离
CL 中心线
CP 中心点
L 长度
W 宽度
W1 第一宽度
W2 第二宽度
Wa 第一宽度
Wb 第二宽度
Wc 第三宽度
WI 宽度
WI’ 宽度
WO 宽度
WO’ 宽度
具体实施方式
附图所示的公开内容的实施例或范例以特定语言描述。应理解此非意图限制本公开的范围。所述实施例的任何变化或修饰以及本案所述原理任何进一步应用，对于本公开相关技艺中具有通常技术者而言为可正常发生。元件符号可重复于各实施例中，但即使它们具有相同的元件符号，实施例中的特征并非必定用于另一实施例。
应理解虽然在本文中可使用第一、第二、第三等用语描述各种元件、组件、区域、层或区段，然而，这些元件、组件、区域、层或区段应不受限于这些用语。这些用语仅用于区分一元件、组件、区域、层或区段与另一区域、层或区段。因此，以下所述的第一元件、组件、区域、层或区段可被称为第二元件、组件、区域、层或区段，而仍不脱离本公开发明概念的教示内容。
本公开所使用的语词仅用于描述特定例示实施例的目的，并非用以限制本发明概念。如本文所使用，单数形式「一」与「该」也用以包含多形式，除非本文中另有明确指示。应理解说明书中所使用的「包括」一词专指所称特征、整数、步骤、操作、元件或组件的存在，但不排除一或多个其他特征、整数、步骤、操作、元件、组件或其群组的存在。
在本公开中，「图案化」与「图案化的」用语说明在表面上形成预定图案的操作。图案化操作包含各种步骤与程序并且依不同实施例而有变化。在一些实施例中，图案化程序用以图案化现存的膜或层。图案化程序包含在现存膜或层上形成掩模，并且以蚀刻或其他移除程序移除未被遮盖的膜或层。该掩模可为光阻或硬掩模。在一些实施例中，图案化程序用以在表面上形成图案化层。图案化程序包含在该表面上形成感光膜(photosensitivefilm)、进行光微影程序、以及进行显影程序。保留剩余的感光膜并且将其整合至半导体元件中。
在本公开中，「n型掺杂」用语代表添加增加电子的掺质/杂质至材料基质中，添加例如包含但不限于V或VI族原子，以操控载体数量。在本公开中，「p型掺杂」用语代表添加增加空穴的掺质/杂质至材料基质中，添加包含例如但不限于II或III族原子，以操控载体数量。
图1为例示本公开实施例的晶体管元件的示意图，以及图2为沿着图1的线A-A’的晶体管元件的剖面图。在一些实施例中，提供晶体管元件100。晶体管元件100包含基板102(如图2所示)。基板102可包含硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、或其他合适的半导体材料。在基板102中，可形成槽区(未绘示)。依据晶体管元件100的传导形式，槽区可为中性、或n型或p型掺杂区。在基板102中形成隔离结构106，例如浅沟渠隔离(shallow trenchisolation)(而后简称为STI)，以定义至少一主动区104。
在一些实施例中，可由以下步骤形成隔离结构106。在基板102上方形成垫氧化物层(未绘示)。接着，形成垫氮化物层(未绘示)。垫氧化物层降低基板102上来自垫氮化物层的应力。接着，在垫氮化物层上，形成图案化光阻层(未绘示)定义隔离结构106的位置。而后，移除通过图案化光阻层而暴露的一部分的垫氮化物层、一部分的垫氧化物层与一部分的基板102，并且在基板102中形成浅沟渠(未绘示)。在移除图案化光阻层之后，浅沟渠的侧壁与底部由氧化物衬层(liner)(未绘示)衬垫(lined)，并且以绝缘材料(例如，氧化物)填充该浅沟渠。例如，可使用高密度等离子体化学气相沉积氧化物(high density plasmachemical vapor deposition oxide，HDP氧化物)填充浅沟渠，但本公开不以此为限。接着，进行平坦化程序，以移除剩余的氧化物，用垫氮化物层作为停止层。接着，可在基板102中形成槽区，以及接着可移除垫氮化物层与垫氧化物层。因此，晶体管元件100包含隔离结构106环绕主动区104，如图1所示。
参阅图1与图2，而后在基板102上方配置栅极结构110。可由以下步骤形成栅极结构110。例如，在基板102上方形成栅极介电层112，以及在栅极介电层112上形成栅极导电层114，但本公开不以此为限。在一些实施例中，栅极介电层112可包含具有高介电常数(高k)的介电材料。例如，栅极介电层112可包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、金属氧化物(例如，氧化铪(HfO))、或为相容性而选择的其他合适材料，但本公开不以此为限。栅极导电层114可包含多晶硅或其他合适材料，例如具有适当工作函数(work function)的金属材料。接着，在一些实施例中，栅极导电层114与栅极介电层112经图案化以形成包含L形的栅极结构110，如图1所示。而后，在基板102中形成轻掺杂漏极(lightly-doped drain，LDD)(未绘示)，以及在栅极结构110的侧壁上方形成间隔物(未绘示)。接着，在栅极结构110的两对侧处的基板102中，形成源极/漏极区130。依据晶体管元件100的传导形式，源极/漏极区130包含n型或p型掺杂区。
参阅图1，栅极结构110包含沿着第一方向D1延伸的第一部分120a以及沿着第二方向D2延伸的第二部分120b。如图1所示，第一方向D1垂直于第二方向D2。换言之，第一部分120a垂直于第二部分120b。更重要地，栅极结构110的第一部分120a重叠主动区104与隔离结构106之间的第一边界140。再者，第一部分120a重叠隔离结构106的一部分与主动区104的一部分，如图1所示。据此，第一部分120a包含内部122i与外部122o。内部122i具有宽度WI，且外部122o具有宽度WO。应注意，外部122o的宽度WO与内部122i的宽度WI的比例可为约0.75至约1.5，但本公开不以此为限。在本公开的一些实施例中，栅极结构110的第二部分120b跨越主动区104，并且重叠主动区104与隔离结构106之间的第二边界142。如图1所示，第一边界140与第二边界142皆沿着第一方向D1延伸，并且位于主动区的相对立的侧上。再者，栅极结构110的第二部分120b也重叠隔离结构106的一部分与主动区104的一部分。第一部分120a具有第一宽度Wa，第二部分120b具有第二宽度Wb，并且第一宽度Wa大于第二宽度Wb。在一些实施例中，第一宽度Wa与第二宽度Wb的比例可大于1.6，但本公开不以此为限。
参阅图1，晶体管元件100包含栅极结构110下方的通道区150。应注意，位于主动区104上方的第一部分120a的内部122i与也位于主动区104上方的第二部分120b的一部分定义通道区150。更重要地，内部122i与第二部分120b的该部分所定义的通道区150包含L形，如图1的虚线所示。再者，通道区150的通道长度L与第一方向D1平行，以及通道区150的通道宽度W与第二方向D2平行。
图3为例示本公开实施例的晶体管元件100’的示意图。应注意，图1至图3中相同的组件以相同符号表示，并且可由相同程序形成。因此，仅详述差异部分。在一些实施例中，可通过手动光学邻近校正(optical proximity correction，OPC)形成栅极结构的第一部分，其具有第一宽度Wa大于第二部分的第二宽度Wb。例如，可产生包含与第二部分120b’的第二宽度Wb相同的宽度的图案特征，并且进行OPC以增大该图案特征的一部分，该部分待形成第一部分120a’，因而可得到L形图案特征。因此，L形图案特征可被转移至栅极导电层114与栅极介电层112，因而可得到L形栅极结构110’，如图3所示。
在本公开提供的晶体管元件100中，集中电场通过第一部分120a的内部分122i而自栅极结构110的第二部分120b偏斜(deflected)。也就是，集中电场自栅极结构110的第二部分120b形成的主动通道区150偏斜。据此，漏电流降低，因而改良晶体管元件的效能。
图4为例示本公开实施例的晶体管元件的示意图。应理解，图1与图4中相似的特征可包含类似的材料，并且可由类似程序形成，因此为了简洁起件，省略该等说明。在一些实施例中，提供晶体管元件200。晶体管元件200包含基板(如图2所示)，并且可在基板中形成槽区(未绘示)。依据晶体管元件200的传导形式，槽区可为中性、或n型或p型掺杂区。在基板中形成隔离结构206，例如STI结构，用于定义且围绕至少一主动区204。
参阅图4，栅极结构210位于基板102上方。如上所述，栅极结构210包含栅极导电层以及位于栅极导电层与基板之间的栅极介电层。在一些实施例中，栅极导电层与栅极介电层形成于基板上方，并且经图案化以形成包含C形的栅极结构210，如图4所示。此外，LDD(未绘示)位于基板中，以及间隔物(未绘示)位于栅极结构210的侧壁上方。接着，在栅极结构210的两个相对侧处的基板中形成源极/漏极区230。依据晶体管元件200的传导形式，源极/漏极区230包含n型或p型掺杂区。
参阅图4，栅极结构210包含沿着第一方向D1延伸的第一部分220a、沿着第二方向D2延伸的第二部分220b、以及沿着第一方向D1延伸的第三部分220c。如图1所示，第一方向D1垂直于第二方向D2。第一部分220a与第三部分220c位于第二部分220的相对立的两端部，并且物理性接触第二部分220b。换言之，第二部分220b位于第一部分220a与第三部分220c之间，以及第二部分220b将第一部分220a连接至第三部分220c。更重要地，栅极结构210的第一部分220a重叠主动区204与隔离结构206之间的第一边界240，以及栅极结构210的第三部分220c重叠主动区204与隔离结构206之间的第二边界242。如图4所示，第一边界240与第二边界242皆沿着第一方向D1延伸，并且位于主动区204的相对立的侧上。再者，第一部分220a重叠隔离结构206的一部分与主动区204的一部分，以及第三部分220c也重叠隔离结构206的一部分与主动区204的一部分，如图4所示。据此，第一部分220a包含内部222i与外部222o，以及第三部分220c包含内部224i与外部224o。第一部分220a的内部222i包含宽度WI，以及第一部分220a的外部222o包含宽度WO。应注意，外部222o的宽度WO与内部222i的宽度WI的比可于约0.75与约1.5之间，但本公开不以此为限。第三部分220c的内部224i包含宽度WI’，以及第三部分220c的外部224o包含宽度WO’。应注意，外部224o的宽度WO’与内部224i的宽度WI’的比可于约0.75与约1.5之间，但本公开不以此为限。此外，第三部分220c的内部224i的宽度WI’可与第一部分220a的内部222i的宽度WI相同或不同，以及第三部分220c的外部224o的宽度WO’可与第一部分220a的外部222o的宽度WO相同或不同。根据一些实施例，栅极结构210的整个第二部分220b重叠主动区204。再者，栅极结构210的第一部分220a包含第一宽度Wa，栅极结构210的第二部分220b包含第二宽度Wb，以及栅极结构210的第三部分220c包含第三宽度Wc。第一部分220a的第一宽度Wa与第三部分220c的第三宽度Wc大于第二宽度Wb。在一些实施例中，第一宽度Wa与第二宽度Wb的比可大于1.6，以及第三宽度Wc与第二宽度Wb的比可大于1.6，但本公开不以此为限。此外，第一部分220a的第一宽度Wa可与第三部分220c的第三宽度Wc相同或是不同。
参阅图4，晶体管元件200包含栅极结构210下方的通道区250。应注意，第一部分220a的内部222i、第三部分220c的内部224i与整个第二部分220b，皆位于主动区204上方，定义通道区250。更重要地，内部222i与224i及整个第二部分220b定义的通道区250包含C形，如图4所示的虚线所指。再者，通道区250的通道长度L平行于第一方面D1，以及通道区250的通道宽度W平行于第二方向D2。
图5为例示本公开实施例的晶体管元件200’的示意图。应注意，图4与图5中相同的元件由相同符号表式并且可由相同工艺形成。因此，仅详述差异处。在一些实施例中，栅极结构的第一部分与第三部分分别包含第一宽度Wa与第三宽度Wc，其各自大于第二部分的第二宽度Wb。此外，在一些实施例中，可由手动OPC形成栅极结构的第一部分与第三部分。例如，可产生图案特征(pattern feature)，其宽度等于第二部分220b的第二宽度Wb，以及可进行OPC以放大该图案特征的两个端部，该处待形成第一部分与第三部分，因而获得C形图案特征。因此，可将C形图案转移至栅极导电层与栅极介电层，因而获得C形栅极结构210’，如图5所示。
在本公开的晶体管元件200中，集中电场通过第一部分220a的内部222i与第三部分220c的内部224i而自栅极结构210的第二部分220b偏斜。也就是，集中电场自栅极结构210的第二部分220b形成的主要通道区250偏斜。据此，进一步降低漏电流，因而改善晶体管元件200的效能。
包含C-栅极结构210的晶体管元件200提供的漏电流低于包含L-栅极结构110的晶体管元件100所提供的漏电流。在另一方面，包含L-栅极结构110的晶体管元件100所提供的驱动电流大于包含C-栅极结构210的晶体管元件200所提供的驱动电流。据此，可依据产品需求而制造晶体管元件200与晶体管元件100。
图6为例示本公开实施例的半导体布局结构300的示意图。在本公开的一些实施例中，半导体布局结构300包含由隔离结构306环绕的主动区304。如上所述，依据半导体布局结构300的传导形式，主动区304可为n型或p型掺杂区。半导体布局结构300包含位于主动区304与隔离结构306上方的至少一第一栅极结构310、位于主动区304与隔离结构306上方的至少一第二栅极结构312、以及位于主动区304中的多个源极/漏极区330。如上所述，依据半导体布局结构300的传导形式，源极/漏极区330可为n型或p型掺杂区。第一栅极结构310包含沿着第一方向D1延伸的第一部分320a以及沿着第二方向D2延伸的第三部分320b。第一方向D1垂直于第二方向D2。换言之，第一栅极结构310的第一部分320a与第一栅极结构310的第三部分320b彼此垂直。第二栅极结构312包含平行于第一部分320a的第二部分322a，以及平行于第三部分320b的第四部分322b。
详而言之，第一栅极结构310的第一部分320a重叠隔离结构306与主动区304的第一边界340，以及第二栅极结构312的第二部分322a重叠隔离结构306与主动区304之间的边界342。如图6所示，第一边界340与第二边界342彼此平行。再者，第一闸结结构310的第三部分320b越过主动区304并且重叠第二边界342，而第二栅极结构312的第四部分322b越过主动区304并且重叠第一边界340。在本公开的一些实施例中，第一栅极结构310的第一部分320a的边缘350沿着第一方向D1对齐第二栅极结构312的第四部分322b的边缘352，以及第一栅极结构310的第三部分320b的边缘354沿着第一方向D1对齐第二栅极结构312的第二部分322a的边缘356。
参阅图6，第一栅极结构310的第三部分320b与第二栅极结构312的第四部分322b之间具有第一距离d1，第一栅极结构310的第一部分320a与第二栅极结构312的第四部分322b之间具有第二距离d2，以及第一栅极结构310的第三部分320b与第二栅极结构312的第二部分322a之间具有第三距离d3。第一距离d1大于第二距离d2，并且第一距离d1大于第三距离d3。在一些实施例中，第二距离d2等于第三距离d3。再者，第一栅极结构310的第一部分320a与第二栅极结构312的第二部分322a具有第一宽度W1，以及第一栅极结构310的第三部分320b与第二栅极结构312的第四部分322b包含第二宽度W2。第一宽度W1大于第二宽度W2。据此，第一栅极结构310与第二栅极结构312皆为L-栅极结构，并且半导体结构的第一栅极结构310与第二栅极结构312相对于中心点CP为点对称。此外，在一些实施例中，第一宽度W1大于第二距离d2，以及第一宽度W1大于第三距离d3。在一些实施例中，第二距离d2与第三距离d3大于第二宽度W2，但本公开不以此为限。
根据半导体布局结构300，第一栅极结构310与第二栅极结构312各自形成具有源极/漏极区330位于其两侧的晶体管元件。因此，得到包含L-栅极结构的至少两个晶体管元件。据此，晶体管元件具有如上所述的较低的漏电流。再者，由于第一栅极结构310与第二栅极结构312为点对称，因此，可缩小两个栅极结构310与312之间的距离，只要第二距离d2与第三距离d3不要违反设计规则即可。因此，可通过布局优化而轻易缩小半导体布局结构300占据的总面积以实现装置缩小。
图7为例示本公开实施例的半导体布局结构400的示意图。在本公开的一些实施例中，半导体布局结构400包含由隔离结构406环绕的主动区404。如上所述，依据半导体布局结构400的传导形式，主动区404可为n型或p型掺杂区。半导体布局结构400包含位于主动区404与隔离结构406上方的至少一第一栅极结构410，位于主动区404与隔离结构406上方的至少一第二栅极结构412、以及位于主动区404中的多个源极/漏极区430。如上所述，依据半导体布局结构400的传导形式，源极/漏极区430可为n型或p型掺杂区。第一栅极结构410包含沿着第一方向D1延伸的第一部分420a、沿着第二方向D2延伸的第三部分420b、以及沿着第一方向D1延伸的第五部分420c。第一方向D1垂直于第二方向D2。换言之，第一部分420a与第五部分420c垂直于第三部分420b。再者，第一部分420a与第五部分420c位于第三部分420b的相对立的两个端部，以及第一部分420a与第五部分420c皆与第三部分420b物理性接触。换言之，第三部分4250b位于第一部分420a与第五部分420c之间，以及第三部分420b连接至第一部分420a与第五部分420c二者。第二栅极结构412包含平行于第五部分420c的第二部分422a、平行于第三部分420b的第四部分422b、以及平行于第一部分420a的第六部分422c。再者，第二部分422a与第六部分422c位于第四部分422b的相对立的两个端部，以及第二部分422a与第六部分422c皆与第四部分422b物理性接触。换言之，第四部分422b位于第二部分422a与第六部分422c之间，以及第四部分422b连接至第二部分422a与第六部分422c二者。
详而言之，第一栅极结构410的第一部分420a与第二栅极结构412的第六部分422c重叠隔离结构406与主动区404之间的第一边界440。第一栅极结构410的第五部分420c与第二栅极结构412的第二部分422a重叠隔离结构406与主动区404之间的第二边界442。如图7所示，第一边界440与第二边界442彼此平行。再者，第一栅极结构410的第三部分420b与第四部分422b皆越过主动区404。此外，第一栅极结构410的整个第三部分420b与第二栅极结构412的整个第四部分422b重叠主动区404。在本公开的一些实施例中，第一栅极结构410的第一部分420a的边缘450沿着第一方向D1对齐第二栅极结构412的第六部分422c的边缘452。此外，第一栅极结构410的第五部分420c的边缘454沿着第一方向D1对齐第二栅极结构412的第二部分422a的边缘456。
参阅图7，第一栅极结构410的第三部分420b与第二栅极结构412的第四部分422b之间具有第一距离d1，第一栅极结构410的第一部分420a与第二栅极结构412的第六部分422c之间具有第二距离d2，以及第一栅极结构410的第五部分420c与第二栅极结构412的第二部分422a之间具有第三距离d3。第一距离d1大于第二距离d2，以及第一距离d1大于第三距离d3。在一些实施例中，第二距离d2等于第三距离d3。第一栅极结构410的第一部分420a与第五部分420c皆具有第一宽度W1，以及第二栅极结构412的第二部分422a与第六部分422c也具有第一宽度W1。第一栅极结构410的第三部分420b与第二栅极结构412的第四部分422b包含第二宽度W2。第一宽度W1大于第二宽度W2。据此，第一栅极结构410与第二栅极结构412皆为C-栅极结构，并且半导体布局结构的第一栅极结构410与第二栅极结构412相对于中心线CL为线对称。此外，在一些实施例中，第一宽度W1大于第二距离d2，以及第一宽度W1大于第三距离d3。在一些实施例中，第二距离d2大于第二宽度W2，以及第三距离d3大于第二宽度W2，但本公开不以此为限。
根据半导体布局结构400，第一栅极结构410与第二栅极结构412各自形成具有源极/漏极区430位于其两侧的晶体管元件。因此，得到包含C-栅极结构的至少两个晶体管元件。据此，晶体管元件提供如上所述的较低漏电流的优点。再者，由于第一栅极结构410与第二栅极结构412为点对称，因而可缩小两个栅极结构410与412之间的距离，只要第二距离d2与第三距离d3不要违反设计规则即可。因此，可通过布局优化而轻易缩小半导体布局结构400占据的总面积以实现装置缩小。
在本公开中，提供包含C-栅极结构210的晶体管元件200与包含L-栅极结构的晶体管元件100。因此，集中电场自主要通道区150与250偏斜，因而降低漏电流。包含C-栅极结构的晶体管200提供的漏电流低于含有L-栅极结构110的晶体管元件100所提供的漏电流，而包含L-栅极结构110的晶体管元件100所提供的驱动电流大于包含C-栅极结构210的晶体管元件200所提供的驱动电流。因此，依据不同的产品需求，可制造包含C-栅极结构210的晶体管元件200或包含L-栅极结构110的晶体管元件100。再者，提供半导体布局结构300与400。半导体布局结构300包含点对称的两个L-栅极结构310与310，以及半导体布局结构400包含线对称的两个C-栅极结构410与412。因此，可通过布局优化而轻易缩小半导体布局结构300或400占据的总面积以实现装置缩小。
相对地，对于包含直的栅极结构的比较晶体管元件或布局结构，元件受到较大的漏电流因而性能较差。再者，由于H-栅极结构占据太多面积，因而比较晶体管元件或布局结构不适用于全晶片，面积损失增加因而遭受较低的元件密度。
本公开的一些实施例提供一种晶体管元件。该晶体管元件包含具有至少一主动区的基板、位于该基板上方的一栅极结构、以及位于该栅极结构的相对立的两侧上的一源极/漏极区。该栅极结构包含沿着一第一方向延伸的一第一部分以及沿着一第二方向延伸的一第二部分，该第二部分垂直于该第一部分。该栅极结构的该第一部分重叠该主动区与该隔离结构之间的一第一边界。
本公开的一些实施例提供一种半导体布局结构。该半导体布局结构包含由一隔离结构环绕的一主动区、位于该主动区与该隔离结构上方的至少一第一栅极结构、位于该主动区与该隔离结构上方的至少一第二栅极结构、以及位于该主动区中的多个源极/漏极区。该第一栅极结构包含彼此垂直的一第一部分与一第三部分。该第二栅极结构包含平行于该第一部分的一第二部分以及平行于该第三部分的一第四部分。该第一栅极结构的该第一部分重叠该隔离结构与该主动区之间的一第一边界，以及该第二栅极结构的该第二部分重叠该隔离结构与该主动区之间的一第二边界。该第一边界与该第二边界彼此平行
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (20)

1.一种晶体管元件，包括：
一基板，包括至少一主动区；
一隔离结构，环绕该主动区；
一栅极结构，位于该基板上方，该栅极结构包括：
一第一部分，沿着一第一方向延伸并且重叠该主动区与该隔离结构之间的一第一边界；以及
一第二部分，沿着一第二方向延伸，该第二方向垂直于该第一方向；以及
一源极/漏极区，位于该栅极结构的相对立的两侧上，
其中该第一部分沿着该第一方向具有一第一宽度，该第二部分沿着该第一方向具有一第二宽度，该第一宽度与该第二宽度的比例大于1.6；以及
其中该第一部分包含一内部及一外部，该内部沿着该第二方向具有一第三宽度，该外部沿着该第二方向具有一第四宽度，该第四宽度与该第三宽度的比例为0.75至1.5。
2.如权利要求1所述的晶体管元件，其中该栅极结构的该第二部分越过该主动区并且重叠该主动区与该隔离结构之间的一第二边界，以及该第二边界沿着该第一方向延伸且位在该主动区与该第一边界相对立的一侧上。
3.如权利要求2所述的晶体管元件，其中该第一部分重叠该隔离结构的一部分与该主动区的一部分，以及该栅极结构的该第二部分重叠该隔离结构的一部分与该主动区的一部分。
4.如权利要求3所述的晶体管元件，还包括该栅极结构下方的一通道区，以及其中该通道区包括一L形，该通道区的一通道长度平行于该第一方向，以及该通道区的一通道宽度平行于该第二方向。
5.如权利要求1所述的晶体管元件，其中该栅极结构还包括沿着该第一方向延伸的一第三部分，该第三部分重叠该主动区与该隔离结构之间的一第二边界，以及该第二边界沿着该第一方向延伸并且位在该主动区与该第一边界相对立的一侧上。
6.如权利要求5所述的晶体管元件，其中该第一部分与该第三部分位于该第二部分相对立的两个端部上，并且皆与该第二部分物理性接触。
7.如权利要求5所述的晶体管元件，其中该第一部分重叠该隔离结构的一部分与该主动区的一部分，整个该第二部分重叠该主动区，以及该第三部分重叠该隔离结构的一部分与该主动区的一部分。
8.如权利要求5所述的晶体管元件，还包括该栅极结构下方的一通道区，以及其中该通道区包括一C形，该通道区的一通道长度平行于该第一方向，以及该通道区的一通道宽度平行于该第二方向。
9.一种半导体布局结构，包括：
一主动区，由一隔离结构环绕；
至少一第一栅极结构，位于该主动区与该隔离结构上方，该第一栅极结构包括彼此垂直的一第一部分与一第三部分；
至少一第二栅极结构，位于该主动区与该隔离结构上方，该第二栅极结构包括平行于该第一部分的一第二部分与平行于该第三部分的一第四部分；以及
多个源极/漏极区，位于该主动区中，
其中该第一栅极结构的该第一部分重叠该隔离结构与该主动区之间的一第一边界，该第二栅极结构的该第二部分重叠该隔离结构与该主动区之间的一第二边界，以及该第一边界与该第二边界彼此平行，
其中该第一部分及该第二部分沿着一第一方向具有一第一宽度，该第三部分及该第四部分沿着该第一方向具有一第二宽度，该第一宽度与该第二宽度的比例大于1.6；以及
其中该第一部分及该第二部分分别包含一内部及一外部，该内部沿着一第二方向具有一第三宽度，该外部沿着该第二方向具有一第四宽度，该第四宽度与该第三宽度的比例为0.75至1.5，其中该第二方向垂直于该第一方向。
10.权利要求9所述的半导体布局结构，其中该第一栅极结构与该第二栅极结构相对于一中心点而为点对称。
11.如权利要求9所述的半导体布局结构，其中该第一栅极结构的该第三部分重叠该第二边界，以及该第二栅极结构的该第四部分重叠该第一边界。
12.如权利要求11所述的半导体布局结构，其中该第一栅极结构的该第一部分的一边缘对齐该第二栅极结构的该第四部分的一边缘，以及该第一栅极结构的该第三部分的一边缘对齐该第二栅极结构的该第二部分的一边缘。
13.如权利要求9所述的半导体布局结构，其中该第一栅极结构的该第三部分与该第二栅极结构的该第四部分之间具有一第一距离，该第一栅极结构的该第一部分与该第二栅极结构的该第四部分之间具有一第二距离，该第一栅极结构的该第三部分与该第二栅极结构的该第二部分之间具有一第三距离，该第一距离大于该第二距离，该第一距离大于该第三距离，以及该第二距离等于该第三距离。
14.如权利要求13所述的半导体布局结构，其中该第一栅极结构的该第一部分与该第二栅极结构的该第二部分具有一第一宽度，该第一栅极结构的该第三部分与该第二栅极结构的该第四部分具有一第二宽度，以及该第一宽度大于该第二宽度。
15.如权利要求14所述的半导体布局结构，其中该第一宽度大于该第二距离，该第一宽度大于该第三距离，以及该第二距离与该第三距离大于该第二宽度。
16.如权利要求9所述的半导体布局结构，其中该第一栅极结构还包括重叠该第二边界的一第五部分，以及该第二栅极结构还包括重叠该第一边界的一第六部分。
17.如权利要求16所述的半导体布局结构，其中该第一栅极结构与该第二栅极结构相对于一中心线为线对称。
18.如权利要求16所述的半导体布局结构，其中该第一部分的一边缘对齐该第六部分的一边缘，以及该第五部分的一边缘对齐该第二部分的一边缘。
19.如权利要求16所述的半导体布局结构，其中该第一栅极结构的该第三部分与该第二栅极结构的该第四部分之间具有一第一距离，该第一栅极结构的该第一部分与该第二栅极结构的该第六部分之间具有一第二距离，该第一栅极结构的该第五部分与该第二栅极结构的该第二部分之间具有一第三距离，该第一距离大于该第二距离，该第一距离大于该第三距离，以及该第二距离等于该第三距离。
20.如权利要求16所述的半导体布局结构，其中该第一栅极结构的该第一部分与该第五部分以及该第二栅极结构的该第二部分与该第六部分具有一第一宽度，该第一栅极结构的该第三部分与该第二栅极结构的该第四部分具有一第二宽度，并且该第一宽度大于该第二宽度。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559661B2 (en) * 2017-12-01 2020-02-11 Nanya Technology Corporation Transistor device and semiconductor layout structure including asymmetrical channel region
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions
CN113451396B (zh) * 2020-03-25 2022-08-23 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US11984487B2 (en) * 2020-06-04 2024-05-14 Intel Corporation Non-planar transistor arrangements with asymmetric gate enclosures
US11437481B2 (en) * 2020-06-30 2022-09-06 Nanya Technology Corporation Semiconductor device with T-shaped buried gate electrode and method for forming the same
CN114695532A (zh) * 2020-12-29 2022-07-01 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US11855145B2 (en) * 2021-08-31 2023-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure
CN117352506A (zh) * 2022-06-27 2024-01-05 长鑫存储技术有限公司 一种半导体结构和存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213489A (zh) * 2005-04-26 2008-07-02 株式会社瑞萨科技 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
CN103730505A (zh) * 2012-10-15 2014-04-16 德州仪器公司 用于改进的亚阈值mosfet性能的i形栅极电极
CN103988309A (zh) * 2011-12-14 2014-08-13 高通股份有限公司 用于减小的晶体管漏泄电流的栅极倒圆

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484435B2 (en) * 2007-12-19 2016-11-01 Texas Instruments Incorporated MOS transistor with varying channel width
KR101865840B1 (ko) * 2011-08-10 2018-06-08 삼성전자주식회사 반도체 소자
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8716768B2 (en) 2011-10-20 2014-05-06 Omnivision Technologies, Inc. Transistor with self-aligned channel width
US9263272B2 (en) 2012-04-24 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrodes with notches and methods for forming the same
US9281215B2 (en) * 2013-11-14 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming gate
KR102529073B1 (ko) 2015-04-29 2023-05-08 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
FR3069374B1 (fr) * 2017-07-21 2020-01-17 Stmicroelectronics (Rousset) Sas Transistor mos a effet bosse reduit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213489A (zh) * 2005-04-26 2008-07-02 株式会社瑞萨科技 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
CN103988309A (zh) * 2011-12-14 2014-08-13 高通股份有限公司 用于减小的晶体管漏泄电流的栅极倒圆
CN103730505A (zh) * 2012-10-15 2014-04-16 德州仪器公司 用于改进的亚阈值mosfet性能的i形栅极电极

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