TW201919242A - 電晶體元件及半導體佈局結構 - Google Patents

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Abstract

本揭露提供一種電晶體元件與半導體佈局結構。該電晶體元件包含具有至少一主動區的一基板、環繞該主動區的一隔離結構、位於該基板上方的一閘極結構、以及位於該閘極結構之相對立的兩側上的一源極/汲極區。該閘極結構包含沿著一第一方向延伸的一第一部分以及沿著一第二方向延伸的一第二部分，該第二方向垂直於該第一方向。該閘極結構的該第一部分係重疊該主動區與該隔離結構之間的一第一邊界。

Description

電晶體元件及半導體佈局結構
本揭露係關於一種電晶體元件與半導體佈局結構，更特別地，係關於一種包含C閘極結構或L閘極結構的電晶體元件與半導體佈局結構。
隨著半導體製造技術持續改良，電子元件的尺寸縮小，且習知的平面通道電晶體之尺寸與通道長度亦隨之縮小。雖然習知的平面通道電晶體已經廣泛用於積體電路設計，然而習知平面通道電晶體的尺寸與通道長度持續縮小對於閘極下方之源極/汲極區域與載體通道之間產生越來越多的問題。例如，隔離結構與主動區域之間的邊界造成集中電場。該集中電場造成漏電，對於電晶體效能有不利的影響。因此，需要降低漏電流，以改良電晶體的效能。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的實施例提供一種電晶體元件。該電晶體元件包含具有至少一主動區的一基板、環繞該主動區的一隔離結構、位於該基板上方的一閘極結構、以及位於該閘極結構之相對立的兩側上的一源極/汲極區。該閘極結構包含沿著一第一方向延伸的一第一部分與沿著一第二方向延伸的一第二部分，該第二方向垂直於該第一方向。該閘極結構的該第一部分係重疊該主動區與該隔離結構之間的一第一邊界。 在一些實施例中，該閘極結構的該第二部分越過該主動區並且重疊該主動區與該隔離結構之間的一第二邊界，該第二邊界沿著該第一方向延伸，以及該第二邊界係位在該主動區之與該第一邊界相對立的一側上。 在一些實施例中，該第一部分係重疊該隔離結構的一部分與該主動區的一部分，以及該第二部分係重疊該隔離區的一部分與該主動區的一部分。 在一些實施例中，該電晶體元件另包含該閘極結構下方的一通道區，其中該通道區包括一L形。該通道區的一通道長度係平行於該第一方向，以及該通道區的一通道寬度係平行於該第二方向。 在一些實施例中，該閘極結構另包含沿著該第一方向延伸的一第三部分，該第三部分係重疊該主動區與該隔離結構之間的一第二邊界。該第二邊界沿著該第一方向延伸並且位在該主動區之與該第一邊界相對立的一側上。 在一些實施例中，該第一部分與該第三部分係位於該第二部分之相對立的兩個端部上，並且皆與該第二部分物理性接觸。 在一些實施例中，該第一部分係重疊該隔離結構的一部分與該主動區的一部分，整個該第二部分係重疊該主動區，以及該第三部分係重疊該隔離結構的一部分與該主動區的一部分。 在一些實施例中，該電晶體元件另包含該閘極結構下方的一通道區，其中該通道區包括一C形。在一些實施例中，該通道區的一通道長度係平行於該第一方向，以及該通道區的一通道寬度係平行於該第二方向。 本揭露的實施例係提供一種半導體佈局結構。該半導體佈局結構包含由一隔離結構環繞的一主動區，位於該主動區與該隔離結構上方的至少一第一閘極結構，位於該主動區與該隔離結構上方的至少一第二閘極結構，以及位於該主動區中的複數個源極/汲極區。該第一閘極結構包括彼此垂直的一第一部分與一第三部分。該第二閘極結構包括平行於該第一部分的一第二部分與平行於該第三部分的一第四部分。該第一閘極結構的該第一部分係重疊該隔離結構與該主動區之間的一第一邊界，以及該第二閘極結構的該第二部分係重疊該隔離結構與該主動區之間的一第二邊界。該第一邊界與該第二邊界係彼此平形。 在一些實施例中，該第一閘極結構與該第二閘極結構係相對於一中心點而為點對稱。 在一些實施例中，該第一閘極結構的該第三部分係重疊該第二邊界，以及該第二閘極結構的該第四部分係重疊該第一邊界。 在一些實施例中，該第一閘極結構的該第一部分的一邊緣係對齊該第二閘極結構的該第四部分的一邊緣，以及該第一閘極結構的該第三部分的一邊緣係對齊該第二閘極結構的該第二部分的一邊緣。 在一些實施例中，該第一閘極結構的該第三部分與該第二閘極結構的該第四部分之間具有一第一距離，該第一閘極結構的該第一部分與該第二閘極結構的該第四部分之間具有一第二距離，該第一閘極結構的該第三部分與該第二閘極結構的該第二部分之間具有一第三距離。在一些實施例中，該第一距離大於該第二距離，以及該第一距離大於該第三距離。在一些實施例中，該第二距離等於該第三距離。 在一些實施例中，該第一閘極結構的該第一部分與該第二閘極結構的該第二部分具有一第一寬度， 該第一閘極結構的該第三部分與該第二閘極結構的該第四部分具有一第二寬度。在一些實施例中，該第一寬度係大於該第二寬度。 在一些實施例中，該第一寬度係大於該第二距離，以及該第一寬度係大於該第三距離。在一些實施例中，該第二距離係大於該第二寬度，以及該第三距離係大於該第二寬度。 在一些實施例中，該第一閘極結構另包括重疊該第二邊界的一第五部分，以及該第二閘極結構另包括重疊該第一邊界的一第六部分。 在一些實施例中，該第一閘極結構與該第二閘極結構相對於一中心線為線對稱。 在一些實施例中，該第一閘極結構的該第一部分的一邊緣係對齊該第二閘極結構的該第六部分的一邊緣，以及該第一閘極結構的該第五部分的一邊緣係對齊該第二閘極結構的該第二部分的一邊緣。 在一些實施例中，該第一閘極結構的該第三部分與該第二閘極結構的該第四部分之間具有一第一距離，該第一閘極結構的該第一部分與該第二閘極結構的該第六部分之間具有一第二距離，以及該第一閘極結構的該第五部分與該第二閘極結構的該第二部分之間具有一第三距離。在一些實施例中，該第一距離大於該第二距離，以及該第一距離大於該第三距離。在一些實施例中，該第二距離等於該第三距離。 在一些實施例中，該第一閘極結構的該第一部分與該第五部分以及該第二閘極結構的該第二部分與該第六部分具有一第一寬度，以及該第一閘極結構的該第三部分與該第二閘極結構的該第四部分具有一第二寬度。在一些實施例中，該第一寬度大於該第二寬度。 在本揭露中，提供包含C-閘極結構或L-閘極結構的電晶體元件。因此，集中電場偏斜，因而降低漏電流。包含C-閘極結構的電晶體提供的漏電流低於含有L-閘極結構的電晶體元件所提供的漏電流，而包含L-閘極結構的電晶體元件所提供的驅動電流大於包含C-閘極結構的電晶體元件所提供的驅動電流。因此，依據不同的產品需求，可製造包含C-閘極結構或L-閘極結構的電晶體元件。再者，提供半導體佈局結構。半導體佈局結構包含點對稱的兩個L-閘極結構或線對稱的兩個C-閘極結構。因此，可藉由佈局優化而輕易縮小半導體佈局結構佔據的總面積以達成裝置縮小。 相對地，對於包含直的閘極結構之比較電晶體元件或佈局結構，元件受到較大的漏電流因而性能較差。再者，由於H-閘極結構佔據太多面積，因而比較電晶體元件或佈局結構不適用於全晶片，面積損失增加因而此設計造成較低的元件密度。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
圖式所示之揭露內容的實施例或範例係以特定語言描述。應理解此非意圖限制本揭露的範圍。所述實施例的任何變化或修飾以及本案所述原理任何進一步應用，對於本揭露相關技藝中具有通常技術者而言為可正常發生。元件符號可重複於各實施例中，但即使它們具有相同的元件符號，實施例中的特徵並非必定用於另一實施例。 應理解雖然在本文中可使用第一、第二、第三等用語描述各種元件、組件、區域、層或區段，然而，這些元件、組件、區域、層或區段應不受限於這些用語。這些用語僅用於區分一元件、組件、區域、層或區段與另一區域、層或區段。因此，以下所述之第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段，而仍不脫離本揭露發明概念之教示內容。 本揭露所使用的語詞僅用於描述特定例示實施例之目的，並非用以限制本發明概念。如本文所使用，單數形式「一」與「該」亦用以包含複數形式，除非本文中另有明確指示。應理解說明書中所使用的「包括」一詞專指所稱特徵、整數、步驟、操作、元件或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件或其群組的存在。 在本揭露中，「圖案化」與「圖案化的」用語係說明在表面上形成預定圖案之操作。圖案化操作包含各種步驟與程序並且依不同實施例而有變化。在一些實施例中，圖案化程序係用以圖案化現存的膜或層。圖案化程序包含在現存膜或層上形成遮罩，並且以蝕刻或其他移除程序移除未被遮蓋的膜或層。該遮罩可為光阻或硬遮罩。在一些實施例中，圖案化程序係用以在表面上形成圖案化層。圖案化程序包含在該表面上形成感光膜(photosensitive film)、進行光微影程序、以及進行顯影程序。保留剩餘的感光膜並且將其整合至半導體元件中。 在本揭露中，「n型摻雜」用語係代表添加增加電子之摻質/雜質至材料基質中，添加例如包含但不限於V或VI族原子，以操控載體數量。在本揭露中，「p型摻雜」用語係代表添加增加電洞之摻質/雜質至材料基質中，添加包含例如但不限於II或III族原子，以操控載體數量。 圖1為例示本揭露實施例之電晶體元件的示意圖，以及圖2為沿著圖1之線A-A’的電晶體元件之剖面圖。在一些實施例中，提供電晶體元件100。電晶體元件100包含基板102(如圖2所示)。基板102可包含矽(Si)、矽鍺(SiGe)、砷化鎵(GaAs)、或其他合適的半導體材料。在基板102中，可形成槽區(未繪示)。依據電晶體元件100的傳導形式，槽區可為中性、或n型或p型摻雜區。在基板102中形成隔離結構106，例如淺溝渠隔離(shallow trench isolation)(而後簡稱為STI)，以定義至少一主動區104。 在一些實施例中，可由以下步驟形成隔離結構106。在基板102上方形成墊氧化物層(未繪示)。接著，形成墊氮化物層(未繪示)。墊氧化物層降低基板102上來自墊氮化物層的應力。接著，在墊氮化物層上，形成圖案化光阻層(未繪示)定義隔離結構106的位置。而後，移除透過圖案化光阻層而暴露之一部分的墊氮化物層、一部分的墊氧化物層與一部分的基板102，並且在基板102中形成淺溝渠(未繪示)。在移除圖案化光阻層之後，淺溝渠的側壁與底部係由氧化物襯層(liner)(未繪示)襯墊(lined)，並且以絕緣材料(例如，氧化物)填充該淺溝渠。例如，可使用高密度電漿化學氣相沉積氧化物(high density plasma chemical vapor deposition oxide，HDP氧化物)填充淺溝渠，但本揭露不以此為限。接著，進行平坦化程序，以移除剩餘的氧化物，用墊氮化物層作為停止層。接著，可在基板102中形成槽區，以及接著可移除墊氮化物層與墊氧化物層。因此，電晶體元件100包含隔離結構106環繞主動區104，如圖1所示。 參閱圖1與圖2，而後在基板102上方配置閘極結構110。可由以下步驟形成閘極結構110。例如，在基板102上方形成閘極介電層112，以及在閘極介電層112上形成閘極導電層114，但本揭露不以此為限。在一些實施例中，閘極介電層112可包含具有高介電常數(高k)的介電材料。例如，閘極介電層112可包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、金屬氧化物(例如，氧化鉿(HfO))、或為相容性而選擇的其他合適材料，但本揭露不以此為限。閘極導電層114可包含多晶矽或其他合適材料，例如具有適當工作函數(work function)的金屬材料。接著，在一些實施例中，閘極導電層114與閘極介電層112經圖案化以形成包含L形的閘極結構110，如圖1所示。而後，在基板102中形成輕摻雜汲極(lightly-doped drain，LDD)(未繪示)，以及在閘極結構110的側壁上方形成間隔物(未繪示)。接著，在閘極結構110的兩對側處之基板102中，形成源極/汲極區130。依據電晶體元件100的傳導形式，源極/汲極區130包含n型或p型摻雜區。 參閱圖1，閘極結構110包含沿著第一方向D1延伸的第一部分120a以及沿著第二方向D2延伸的第二部分120b。如圖1所示，第一方向D1垂直於第二方向D2。換言之，第一部分120a垂直於第二部分120b。更重要地，閘極結構110的第一部分120a重疊主動區104與隔離結構106之間的第一邊界140。再者，第一部分120a重疊隔離結構106的一部分與主動區104的一部分，如圖1所示。據此，第一部分120a包含內部122i與外部122o。內部122i具有寬度WI ，且外部122o具有寬度WO 。應注意，外部122o的寬度WO 與內部122i的寬度WI 之比例可為約0.75至約1.5，但本揭露不以此為限。在本揭露的一些實施例中，閘極結構110的第二部分120b跨越主動區104，並且重疊主動區104與隔離結構106之間的第二邊界142。如圖1所示，第一邊界140與第二邊界142皆沿著第一方向D1延伸，並且位於主動區的相對立之側上。再者，閘極結構110的第二部分120b亦重疊隔離結構106的一部分與主動區104的一部分。第一部分120a具有第一寬度Wa，第二部分120b具有第二寬度Wb，並且第一寬度Wa大於第二寬度Wb。在一些實施例中，第一寬度Wa與第二寬度Wb的比例可大於1.6，但本揭露不以此為限。 參閱圖1，電晶體元件100包含閘極結構110下方的通道區150。應注意，位於主動區104上方之第一部分120a的內部122i與亦位於主動區104上方之第二部分120b的一部分係定義通道區150。更重要地，內部122i與第二部分120b之該部分所定義的通道區150包含L形，如圖1的虛線所示。再者，通道區150的通道長度L與第一方向D1平行，以及通道區150的通道寬度W與第二方向D2平行。 圖3為例示本揭露實施例之電晶體元件100’的示意圖。應注意，圖1至圖3中相同的組件係以相同符號表示，並且可由相同程序形成。因此，僅詳述差異部分。在一些實施例中，可藉由手動光學鄰近校正(optical proximity correction，OPC)形成閘極結構的第一部分，其具有第一寬度Wa大於第二部分的第二寬度Wb。例如，可產生包含與第二部分120b’的第二寬度Wb相同的寬度之圖案特徵，並且進行OPC以增大該圖案特徵的一部分，該部分係待形成第一部分120a’，因而可得到L形圖案特徵。因此，L形圖案特徵可被轉移至閘極導電層114與閘極介電層112，因而可得到L形閘極結構110’，如圖3所示。 在本揭露提供的電晶體元件100中，集中電場藉由第一部分120a的內部分122i而自閘極結構110的第二部分120b偏斜(deflected)。亦即，集中電場自閘極結構110之第二部分120b形成的主動通道區150偏斜。據此，漏電流降低，因而改良電晶體元件的效能。 圖4為例示本揭露實施例之電晶體元件的示意圖。應理解，圖1與圖4中相似的特徵可包含類似的材料，並且可由類似程序形成，因此為了簡潔起件，省略該等說明。在一些實施例中，提供電晶體元件200。電晶體元件200包含基板(如圖2所示)，並且可在基板中形成槽區(未繪示)。依據電晶體元件200的傳導形式，槽區可為中性、或n型或p型摻雜區。在基板中形成隔離結構206，例如STI結構，用於定義且圍繞至少一主動區204。 參閱圖4，閘極結構210係位於基板102上方。如上所述，閘極結構210包含閘極導電層以及位於閘極導電層與基板之間的閘極介電層。在一些實施例中，閘極導電層與閘極介電層形成於基板上方，並且經圖案化以形成包含C形的閘極結構210，如圖4所示。此外，LDD(未繪示)係位於基板中，以及間隔物(未繪示)係位於閘極結構210的側壁上方。接著，在閘極結構210的兩個相對側處的基板中形成源極/汲極區230。依據電晶體元件200的傳導形式，源極/汲極區230包含n型或p型摻雜區。 參閱圖4，閘極結構210包含沿著第一方向D1延伸的第一部分220a、沿著第二方向D2延伸的第二部分220b、以及沿著第一方向D1延伸的第三部分220c。如圖1所示，第一方向D1垂直於第二方向D2。第一部分220a與第三部分220c係位於第二部分220之相對立的兩端部，並且物理性接觸第二部分220b。換言之，第二部分220b係位於第一部分220a與第三部分220c之間，以及第二部分220b將第一部分220a連接至第三部分220c。更重要地，閘極結構210的第一部分220a重疊主動區204與隔離結構206之間的第一邊界240，以及閘極結構210的第三部分220c重疊主動區204與隔離結構206之間的第二邊界242。如圖4所示，第一邊界240與第二邊界242皆沿著第一方向D1延伸，並且位於主動區204之相對立的側上。再者，第一部分220a重疊隔離結構206的一部分與主動區204的一部分，以及第三部分220c亦重疊隔離結構206的一部分與主動區204的一部分，如圖4所示。據此，第一部分220a包含內部222i與外部222o，以及第三部分220c包含內部224i與外部224o。第一部分220a的內部222i包含寬度WI ，以及第一部分220a的外部222o包含寬度WO 。應注意，外部222o之寬度WO 與內部222i之寬度WI 的比可於約0.75與約1.5之間，但本揭露不以此為限。第三部分220c的內部224i包含寬度WI ’，以及第三部分220c的外部224o包含寬度WO ’。應注意，外部224o之寬度WO ’與內部224i之寬度WI ’的比可於約0.75與約1.5之間，但本揭露不以此為限。此外，第三部分220c的內部224i之寬度WI ’可與第一部分220a的內部222i之寬度WI 相同或不同，以及第三部分220c的外部224o之寬度WO ’可與第一部分220a的外部222o之寬度WO 相同或不同。根據一些實施例，閘極結構210的整個第二部分220b重疊主動區204。再者，閘極結構210的第一部分220a包含第一寬度Wa，閘極結構210的第二部分220b包含第二寬度Wb，以及閘極結構210的第三部分220c包含第三寬度Wc。第一部分220a的第一寬度Wa與第三部分220c的第三寬度Wc係大於第二寬度Wb。在一些實施例中，第一寬度Wa與第二寬度Wb的比可大於1.6，以及第三寬度Wc與第二寬度Wb的比可大於1.6，但本揭露不以此為限。此外，第一部分220a的第一寬度Wa可與第三部分220c的第三寬度Wc相同或是不同。 參閱圖4，電晶體元件200包含閘極結構210下方的通道區250。應注意，第一部分220a的內部222i、第三部分220c的內部224i與整個第二部分220b，皆位於主動區204上方，定義通道區250。更重要地，內部222i與224i及整個第二部分220b定義的通道區250包含C形，如圖4所示之虛線所指。再者，通道區250的通道長度L係平行於第一方面D1，以及通道區250的通道寬度W係平行於第二方向D2。 圖5為例示本揭露實施例之電晶體元件200’的示意圖。應注意，圖4與圖5中相同的元件係由相同符號表式並且可由相同製程形成。因此，僅詳述差異處。在一些實施例中，閘極結構的第一部分與第三部分分別包含第一寬度Wa與第三寬度Wc，其各自大於第二部分的第二寬度Wb。此外，在一些實施例中，可由手動OPC形成閘極結構的第一部分與第三部分。例如，可產生圖案特徵(pattern feature)，其寬度等於第二部分220b的第二寬度Wb，以及可進行OPC以放大該圖案特徵的兩個端部，該處待形成第一部分與第三部分，因而獲得C形圖案特徵。因此，可將C形圖案轉移至閘極導電層與閘極介電層，因而獲得C形閘極結構210’，如圖5所示。 在本揭露的電晶體元件200中，集中電場藉由第一部分220a的內部222i與第三部分220c的內部224i而自閘極結構210的第二部分220b偏斜。亦即，集中電場自閘極結構210的第二部分220b形成之主要通道區250偏斜。據此，進一步降低漏電流，因而改善電晶體元件200的效能。 包含C-閘極結構210的電晶體元件200提供的漏電流低於包含L-閘極結構110的電晶體元件100所提供的漏電流。在另一方面，包含L-閘極結構110的電晶體元件100所提供的驅動電流大於包含C-閘極結構210的電晶體元件200所提供的驅動電流。據此，可依據產品需求而製造電晶體元件200與電晶體元件100。 圖6為例示本揭露實施例之半導體佈局結構300的示意圖。在本揭露的一些實施例中，半導體佈局結構300包含由隔離結構306環繞的主動區304。如上所述，依據半導體佈局結構300的傳導形式，主動區304可為n型或p型摻雜區。半導體佈局結構300包含位於主動區304與隔離結構306上方的至少一第一閘極結構310、位於主動區304與隔離結構306上方的至少一第二閘極結構312、以及位於主動區304中的複數個源極/汲極區330。如上所述，依據半導體佈局結構300的傳導形式，源極/汲極區330可為n型或p型摻雜區。第一閘極結構310包含沿著第一方向D1延伸的第一部分320a以及沿著第二方向D2延伸的第三部分320b。第一方向D1垂直於第二方向D2。換言之，第一閘極結構310的第一部分320a與第一閘極結構310的第三部分320b係彼此垂直。第二閘極結構312包含平行於第一部分320a的第二部分322a，以及平行於第三部分320b的第四部分322b。 詳而言之，第一閘極結構310的第一部分320a重疊隔離結構306與主動區304的第一邊界340，以及第二閘極結構312的第二部分322a重疊隔離結構306與主動區304之間的邊界342。如圖6所示，第一邊界340與第二邊界342彼此平行。再者，第一閘結結構310的第三部分320b越過主動區304並且重疊第二邊界342，而第二閘極結構312的第四部分322b越過主動區304並且重疊第一邊界340。在本揭露的一些實施例中，第一閘極結構310的第一部分320a的邊緣350係沿著第一方向D1對齊第二閘極結構312的第四部分322b的邊緣352，以及第一閘極結構310的第三部分320b的邊緣354係沿著第一方向D1對齊第二閘極結構312的第二部分322a的邊緣356。 參閱圖6，第一閘極結構310的第三部分320b與第二閘極結構312的第四部分322b之間具有第一距離d1，第一閘極結構310的第一部分320a與第二閘極結構312的第四部分322b之間具有第二距離d2，以及第一閘極結構310的第三部分320b與第二閘極結構312的第二部分322a之間具有第三距離d3。第一距離d1大於第二距離d2，並且第一距離d1大於第三距離d3。在一些實施例中，第二距離d2等於第三距離d3。再者，第一閘極結構310的第一部分320a與第二閘極結構312的第二部分322a具有第一寬度W1，以及第一閘極結構310的第三部分320b與第二閘極結構312的第四部分322b包含第二寬度W2。第一寬度W1大於第二寬度W2。據此，第一閘極結構310與第二閘極結構312皆為L-閘極結構，並且半導體結構的第一閘極結構310與第二閘極結構312相對於中心點CP為點對稱。此外，在一些實施例中，第一寬度W1大於第二距離d2，以及第一寬度W1大於第三距離d3。在一些實施例中，第二距離d2與第三距離d3大於第二寬度W2，但本揭露不以此為限。 根據半導體佈局結構300，第一閘極結構310與第二閘極結構312各自形成具有源極/汲極區330位於其兩側的電晶體元件。因此，得到包含L-閘極結構的至少兩個電晶體元件。據此，電晶體元件具有如上所述之較低的漏電流。再者，由於第一閘極結構310與第二閘極結構312為點對稱，因此，可縮小兩個閘極結構310與312之間的距離，只要第二距離d2與第三距離d3不要違反設計規則即可。因此，可藉由佈局優化而輕易縮小半導體佈局結構300佔據的總面積以達成裝置縮小。 圖7為例示本揭露實施例之半導體佈局結構400的示意圖。在本揭露的一些實施例中，半導體佈局結構400包含由隔離結構406環繞的主動區404。如上所述，依據半導體佈局結構400的傳導形式，主動區404可為n型或p型摻雜區。半導體佈局結構400包含位於主動區404與隔離結構406上方的至少一第一閘極結構410，位於主動區404與隔離結構406上方的至少一第二閘極結構412、以及位於主動區404中的複數個源極/汲極區430。如上所述，依據半導體佈局結構400的傳導形式，源極/汲極區430可為n型或p型摻雜區。第一閘極結構410包含沿著第一方向D1延伸的第一部分420a、沿著第二方向D2延伸的第三部分420b、以及沿著第一方向D1延伸的第五部分420c。第一方向D1垂直於第二方向D2。換言之，第一部分420a與第五部分420c垂直於第三部分420b。再者，第一部分420a與第五部分420c係位於第三部分420b之相對立的兩個端部，以及第一部分420a與第五部分420c皆與第三部分420b物理性接觸。換言之，第三部分4250b係位於第一部分420a與第五部分420c之間，以及第三部分420b連接至第一部分420a與第五部分420c二者。第二閘極結構412包含平行於第五部分420c的第二部分422a、平行於第三部分420b的第四部分422b、以及平行於第一部分420a的第六部分422c。再者，第二部分422a與第六部分422c係位於第四部分422b之相對立的兩個端部，以及第二部分422a與第六部分422c皆與第四部分422b物理性接觸。換言之，第四部分422b係位於第二部分422a與第六部分422c之間，以及第四部分422b連接至第二部分422a與第六部分422c二者。 詳而言之，第一閘極結構410的第一部分420a與第二閘極結構412的第六部分422c係重疊隔離結構406與主動區404之間的第一邊界440。第一閘極結構410的第五部分420c與第二閘極結構412的第二部分422a係重疊隔離結構406與主動區404之間的第二邊界442。如圖7所示，第一邊界440與第二邊界442彼此平行。再者，第一閘極結構410的第三部分420b與第四部分422b皆越過主動區404。此外，第一閘極結構410的整個第三部分420b與第二閘極結構412的整個第四部分422b係重疊主動區404。在本揭露的一些實施例中，第一閘極結構410的第一部分420a的邊緣450係沿著第一方向D1對齊第二閘極結構412的第六部分422c的邊緣452。此外，第一閘極結構410的第五部分420c的邊緣454係沿著第一方向D1對齊第二閘極結構412的第二部分422a的邊緣456。 參閱圖7，第一閘極結構410的第三部分420b與第二閘極結構412的第四部分422b之間具有第一距離d1，第一閘極結構410的第一部分420a與第二閘極結構412的第六部分422c之間具有第二距離d2，以及第一閘極結構410的第五部分420c與第二閘極結構412的第二部分422a之間具有第三距離d3。第一距離d1大於第二距離d2，以及第一距離d1大於第三距離d3。在一些實施例中，第二距離d2等於第三距離d3。第一閘極結構410的第一部分420a與第五部分420c皆具有第一寬度W1，以及第二閘極結構412的第二部分422a與第六部分422c亦具有第一寬度W1。第一閘極結構410的第三部分420b與第二閘極結構412的第四部分422b包含第二寬度W2。第一寬度W1大於第二寬度W2。據此，第一閘極結構410與第二閘極結構412皆為C-閘極結構，並且半導體佈局結構的第一閘極結構410與第二閘極結構412相對於中心線CL為線對稱。此外，在一些實施例中，第一寬度W1大於第二距離d2，以及第一寬度W1大於第三距離d3。在一些實施例中，第二距離d2大於第二寬度W2，以及第三距離d3大於第二寬度W2，但本揭露不以此為限。 根據半導體佈局結構400，第一閘極結構410與第二閘極結構412各自形成具有源極/汲極區430位於其兩側的電晶體元件。因此，得到包含C-閘極結構的至少兩個電晶體元件。據此，電晶體元件提供如上所述之較低漏電流的優點。再者，由於第一閘極結構410與第二閘極結構412為點對稱，因而可縮小兩個閘極結構410與412之間的距離，只要第二距離d2與第三距離d3不要違反設計規則即可。因此，可藉由佈局優化而輕易縮小半導體佈局結構400佔據的總面積以達成裝置縮小。 在本揭露中，提供包含C-閘極結構210的電晶體元件200與包含L-閘極結構的電晶體元件100。因此，集中電場自主要通道區150與250偏斜，因而降低漏電流。包含C-閘極結構的電晶體200提供的漏電流低於含有L-閘極結構110的電晶體元件100所提供的漏電流，而包含L-閘極結構110的電晶體元件100所提供的驅動電流大於包含C-閘極結構210的電晶體元件200所提供的驅動電流。因此，依據不同的產品需求，可製造包含C-閘極結構210的電晶體元件200或包含L-閘極結構110的電晶體元件100。再者，提供半導體佈局結構300與400。半導體佈局結構300包含點對稱的兩個L-閘極結構310與310，以及半導體佈局結構400包含線對稱的兩個C-閘極結構410與412。因此，可藉由佈局優化而輕易縮小半導體佈局結構300或400佔據的總面積以達成裝置縮小。 相對地，對於包含直的閘極結構之比較電晶體元件或佈局結構，元件受到較大的漏電流因而性能較差。再者，由於H-閘極結構佔據太多面積，因而比較電晶體元件或佈局結構不適用於全晶片，面積損失增加因而遭受較低的元件密度。 本揭露的一些實施例提供一種電晶體元件。該電晶體元件包含具有至少一主動區的基板、位於該基板上方的一閘極結構、以及位於該閘極結構之相對立的兩側上的一源極/汲極區。該閘極結構包含沿著一第一方向延伸的一第一部分以及沿著一第二方向延伸的一第二部分，該第二部分垂直於該第一部分。該閘極結構的該第一部分係重疊該主動區與該隔離結構之間的一第一邊界。 本揭露的一些實施例係提供一種半導體佈局結構。該半導體佈局結構包含由一隔離結構環繞的一主動區、位於該主動區與該隔離結構上方的至少一第一閘極結構、位於該主動區與該隔離結構上方的至少一第二閘極結構、以及位於該主動區中的複數個源極/汲極區。該第一閘極結構包含彼此垂直的一第一部分與一第三部分。該第二閘極結構包含平行於該第一部分的一第二部分以及平行於該第三部分的一第四部分。該第一閘極結構的該第一部分係重疊該隔離結構與該主動區之間的一第一邊界，以及該第二閘極結構的該第二部分係重疊該隔離結構與該主動區之間的一第二邊界。該第一邊界與該第二邊界係彼此平行 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100‧‧‧電晶體元件
100’‧‧‧電晶體元件
102‧‧‧基板
104‧‧‧主動區
106‧‧‧隔離結構
110‧‧‧閘極結構
110’‧‧‧閘極結構
112‧‧‧閘極介電層
114‧‧‧閘極導電層
120a‧‧‧第一部分
120a’‧‧‧第一部分
120b‧‧‧第二部分
120b’‧‧‧第二部分
122i‧‧‧內部
122o‧‧‧外部
130‧‧‧源極/汲極區
140‧‧‧第一邊界
142‧‧‧第二邊界
150‧‧‧通道區
200‧‧‧電晶體元件
200’‧‧‧電晶體元件
204‧‧‧主動區
206‧‧‧隔離結構
210‧‧‧閘極結構
210’‧‧‧C形閘極結構
220a‧‧‧第一部分
220a’‧‧‧第一部分
220b‧‧‧第二部分
220b’‧‧‧第二部分
220c‧‧‧第三部分
220c’‧‧‧第三部分
222i‧‧‧內部
222o‧‧‧外部
224i‧‧‧內部
224o‧‧‧外部
230‧‧‧源極/汲極區
240‧‧‧第一邊界
242‧‧‧第二邊界
250‧‧‧通道區
300‧‧‧電晶體元件
304‧‧‧主動區
306‧‧‧隔離結構
310‧‧‧閘極結構
312‧‧‧第二閘極結構
320a‧‧‧第一部分
320b‧‧‧第三部分
322a‧‧‧第二部分
322b‧‧‧第四部分
330‧‧‧源極/汲極區
340‧‧‧第一邊界
342‧‧‧第二邊界
352‧‧‧邊緣
354‧‧‧邊緣
356‧‧‧邊緣
400‧‧‧電晶體元件
404‧‧‧主動區
406‧‧‧隔離結構
410‧‧‧第一閘極結構
412‧‧‧第二閘極結構
420a‧‧‧第一部分
420b‧‧‧第三部分
420c‧‧‧第五部分
422a‧‧‧第二部分
422b‧‧‧第四部分
422c‧‧‧第六部分
430‧‧‧源極/汲極區
440‧‧‧第一邊界
442‧‧‧第二邊界
450‧‧‧邊緣
452‧‧‧邊緣
454‧‧‧邊緣
456‧‧‧邊緣
A-A’‧‧‧線
D1‧‧‧第一方向
D2‧‧‧第二方向
d1‧‧‧第一距離
d2‧‧‧第二距離
d3‧‧‧第三距離
CL‧‧‧中心線
CP‧‧‧中心點
L‧‧‧長度
W‧‧‧寬度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
Wa‧‧‧第一寬度
Wb‧‧‧第二寬度
Wc‧‧‧第三寬度
WI‧‧‧寬度
WI’‧‧‧寬度
WO‧‧‧寬度
WO’‧‧‧寬度
參閱詳細說明與申請專利範圍結合考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為示意圖，例示本揭露實施例之電晶體元件。 圖2為沿著圖1之線A-A’的電晶體元件之剖面圖。 圖3為示意圖，例示本揭露實施例之電晶體元件。 圖4為示意圖，例示本揭露實施例之電晶體元件。 圖5為示意圖，例示本揭露實施例之電晶體元件。 圖6為示意圖，例示本揭露實施例之半導體佈局結構。 圖7為示意圖，例示本揭露實施例之半導體佈局結構。

Claims (20)

  1. 一種電晶體元件，包括： 一基板，包括至少一主動區； 一隔離結構，環繞該主動區； 一閘極結構，位於該基板上方，該閘極結構包括： 一第一部分，沿著一第一方向延伸並且重疊該主動區與該隔離結構之間的一第一邊界；以及 一第二部分，沿著一第二方向延伸，該第二方向垂直於該第一方向；以及 一源極/汲極區，位於該閘極結構之相對立的兩側上。
  2. 如請求項1所述之電晶體元件， 其中該閘極結構的該第二部分越過該主動區並且重疊該主動區與該隔離結構之間的一第二邊界，以及該第二邊界沿著該第一方向延伸且係位在該主動區之與該第一邊界相對立的一側上。
  3. 如請求項2所述之電晶體元件，其中該第一部分係重疊該隔離結構的一部分與該主動區的一部分，以及該閘極結構的該第二部分係重疊該隔離結構的一部分與該主動區的一部分。
  4. 如請求項3所述之電晶體元件，另包括該閘極結構下方的一通道區，以及其中該通道區包括一L形，該通道區的一通道長度係平行於該第一方向，以及該通道區的一通道寬度係平行於該第二方向。
  5. 如請求項1所述之電晶體元件，其中該閘極結構另包括沿著該第一方向延伸的一第三部分，該第三部分係重疊該主動區與該隔離結構之間的一第二邊界，以及該第二邊界沿著該第一方向延伸並且位在該主動區之與該第一邊界相對立的一側上。
  6. 如請求項5所述之電晶體元件，其中該第一部分與該第三部分係位於該第二部分之相對立的兩個端部上，並且皆與該第二部分物理性接觸。
  7. 如請求項5所述之電晶體元件，其中該第一部分係重疊該隔離結構的一部分與該主動區的一部分，整個該第二部分係重疊該主動區，以及該第三部分係重疊該隔離結構的一部分與該主動區的一部分。
  8. 如請求項5所述之電晶體元件，另包括該閘極結構下方的一通道區，以及其中該通道區包括一C形，該通道區的一通道長度係平行於該第一方向，以及該通道區的一通道寬度係平行於該第二方向。
  9. 一種半導體佈局結構，包括： 一主動區，由一隔離結構環繞； 至少一第一閘極結構，位於該主動區與該隔離結構上方，該第一閘極結構包括彼此垂直的一第一部分與一第三部分； 至少一第二閘極結構，位於該主動區與該隔離結構上方，該第二閘極結構包括平行於該第一部分的一第二部分與平行於該第三部分的一第四部分；以及 複數個源極/汲極區，位於該主動區中， 其中該第一閘極結構的該第一部分係重疊該隔離結構與該主動區之間的一第一邊界，該第二閘極結構的該第二部分係重疊該隔離結構與該主動區之間的一第二邊界，以及該第一邊界與該第二邊界係彼此平形。
  10. 如請求項9所述之半導體佈局結構，其中該第一閘極結構與該第二閘極結構係相對於一中心點而為點對稱。
  11. 如請求項9所述之半導體佈局結構，其中該第一閘極結構的該第三部分係重疊該第二邊界，以及該第二閘極結構的該第四部分係重疊該第一邊界。
  12. 如請求項11所述之半導體佈局結構，其中該第一閘極結構的該第一部分的一邊緣係對齊該第二閘極結構的該第四部分的一邊緣，以及該第一閘極結構的該第三部分的一邊緣係對齊該第二閘極結構的該第二部分的一邊緣。
  13. 如請求項9所述之半導體佈局結構，其中該第一閘極結構的該第三部分與該第二閘極結構的該第四部分之間具有一第一距離，該第一閘極結構的該第一部分與該第二閘極結構的該第四部分之間具有一第二距離，該第一閘極結構的該第三部分與該第二閘極結構的該第二部分之間具有一第三距離，該第一距離大於該第二距離，該第一距離大於該第三距離，以及該第二距離等於該第三距離。
  14. 如請求項13所述之半導體佈局結構，其中該第一閘極結構的該第一部分與該第二閘極結構的該第二部分具有一第一寬度， 該第一閘極結構的該第三部分與該第二閘極結構的該第四部分具有一第二寬度，以及該第一寬度係大於該第二寬度。
  15. 如請求項14所述之半導體佈局結構，其中該第一寬度係大於該第二距離，該第一寬度係大於該第三距離，以及該第二距離與該第三距離係大於該第二寬度。
  16. 如請求項9所述之半導體佈局結構，其中該第一閘極結構另包括重疊該第二邊界的一第五部分，以及該第二閘極結構另包括重疊該第一邊界的一第六部分。
  17. 如請求項16所述之半導體佈局結構，其中該第一閘極結構與該第二閘極結構相對於一中心線為線對稱。
  18. 如請求項16所述之半導體佈局結構，其中該第一部分的一邊緣係對齊該第六部分的一邊緣，以及該第五部分的一邊緣係對齊該第二部分的一邊緣。
  19. 如請求項16所述之半導體佈局結構，其中該第一閘極結構的該第三部分與該第二閘極結構的該第四部分之間具有一第一距離，該第一閘極結構的該第一部分與該第二閘極結構的該第六部分之間具有一第二距離，該第一閘極結構的該第五部分與該第二閘極結構的該第二部分之間具有一第三距離，該第一距離大於該第二距離，該第一距離大於該第三距離，以及該第二距離等於該第三距離。
  20. 如請求項16所述之半導體佈局結構，其中該第一閘極結構的該第一部分與該第五部分以及該第二閘極結構的該第二部分與該第六部分具有一第一寬度，該第一閘極結構的該第三部分與該第二閘極結構的該第四部分具有一第二寬度，並且該第一寬度大於該第二寬度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842150B (zh) * 2022-06-27 2024-05-11 中國大陸商長鑫存儲技術有限公司 一種半導體結構和記憶體

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559661B2 (en) * 2017-12-01 2020-02-11 Nanya Technology Corporation Transistor device and semiconductor layout structure including asymmetrical channel region
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions
CN113451396B (zh) * 2020-03-25 2022-08-23 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US11984487B2 (en) * 2020-06-04 2024-05-14 Intel Corporation Non-planar transistor arrangements with asymmetric gate enclosures
US11437481B2 (en) * 2020-06-30 2022-09-06 Nanya Technology Corporation Semiconductor device with T-shaped buried gate electrode and method for forming the same
CN114695532A (zh) * 2020-12-29 2022-07-01 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US11855145B2 (en) * 2021-08-31 2023-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610606B (zh) * 2005-04-26 2016-01-27 瑞萨电子株式会社 半导体装置及其制造方法、光接近处理方法
US9484435B2 (en) * 2007-12-19 2016-11-01 Texas Instruments Incorporated MOS transistor with varying channel width
KR101865840B1 (ko) * 2011-08-10 2018-06-08 삼성전자주식회사 반도체 소자
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8716768B2 (en) 2011-10-20 2014-05-06 Omnivision Technologies, Inc. Transistor with self-aligned channel width
IN2014CN03984A (zh) * 2011-12-14 2015-10-23 Qualcomm Inc
US9263272B2 (en) 2012-04-24 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrodes with notches and methods for forming the same
US20140103440A1 (en) * 2012-10-15 2014-04-17 Texas Instruments Incorporated I-shaped gate electrode for improved sub-threshold mosfet performance
US9281215B2 (en) * 2013-11-14 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming gate
KR102681163B1 (ko) 2015-04-29 2024-07-04 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
FR3069374B1 (fr) * 2017-07-21 2020-01-17 Stmicroelectronics (Rousset) Sas Transistor mos a effet bosse reduit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI842150B (zh) * 2022-06-27 2024-05-11 中國大陸商長鑫存儲技術有限公司 一種半導體結構和記憶體

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