CN102610606B - 半导体装置及其制造方法、光接近处理方法 - Google Patents

半导体装置及其制造方法、光接近处理方法 Download PDF

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Abstract

本发明在于提供一种包括逻辑电路的半导体装置，本发明的目的在于缩短处理时间，降低制造成本。进而，为了实现上述目的，逻辑电路的形成区域(114)包括：以规定精度被光接近修正处理的第1区域(114b，170)；以及，以低于规定精度的精度被光接近修正处理的第2区域(114a，180)。特别是，第1区域(114b，170)具有作为晶体管而动作的栅极布线(172)，第2区域(114a，180)具有不作为晶体管而动作的虚拟布图(182)。

Description

半导体装置及其制造方法、光接近处理方法
本申请是下述申请的分案申请：
发明名称：“半导体装置及其制造方法和半导体制造用掩模、光接近处理方法”
申请日：2006年4月25日
申请号：200680014103.7(PCT/JP2006/308620)
技术领域
本发明涉及半导体装置及其制造方法和半导体制造用掩模、光接近处理方法，特别是涉及用于高效地对在转印半导体装置等的设计图案时产生的畸变进行修正的技术。
背景技术
在现有的半导体装置的制造方法中，对于通过设计获得的设计布图，预先估计伴随光接近效应的畸变，对其实施修正的OPC(OpticalProximityCorrection：光接近修正)，将其变换为OPC后的布图，然后，作为掩模来绘制。采用通过绘图而获得的掩模，对晶片进行曝光，由此，将设计图案转印于晶片上。另外，在该设计图案的转印中，也可不必采用掩模，或者，采用OPC后的布图，向晶片上直接绘图(直绘)即可。
在上述OPC中，预计有不仅在光平版印刷(lithography)，而且在电荷束平版印刷、X射线平版印刷、蚀刻、CMP、掩模形成等的工艺中产生的畸变。
一般，进行更高精度的OPC处理和掩模、晶片的制造成本二者存在折衷选择的关系。即，更高精度的OPC具有造成更高成本的倾向。
在过去，作为OPC处理用的方法，主要采用规则库(rulebase)OPC。在规则库OPC的情况下，修正步骤的单位，修正对象的细分级数、角部的修正级数、线端部的修正级数等为用于进行高精度处理的参数，但是，由于使它们具有高精度，故存在处理时间和制造成本增加的问题。
另外，近年，代替规则库OPC，而采用模型库(modelbase)OPC。模型库OPC与在规则库OPC中，人们根据DRC(DesignRuleChecker)的图形的特征，描述修正规则的情况相比较，采用平版印刷模拟，在预测形成于晶片上的图案形状的同时，对其进行修正。因此，与可进行更高精度的修正的情况相反，由于按照芯片等级进行模拟，故具有处理时间进一步增加的问题。该处理时间在采用与过去相同的处理资源(resource)时，还存在在从数天～数周的范围内的情况。
另外，在模型库OPC的情况下，一般，与规则库OPC相比较，OPC后的布图变为更复杂的形状，由此，所输出的数据进一步增加。因此，存在将OPC后的布图变换为掩模数据，绘制在晶片上所必需的处理时间进一步增加的问题。
在模型库OPC的情况下，所移动的边缘的长度方向的单位长度、该单位的数量、移动的步骤等为高精度化的参数，但是，如果为高精度，由于不仅OPC处理所需要的资源，而且绘图数据的数量也增加，故具有制造成本增加的倾向。
即，在规则库OPC和模型库OPC中的任一者中，使OPC处理为高精度的处理时间和制造成本的增加成为问题。
为了解决这样的问题，考虑对应于设计布图的种类，改变OPC处理的精度，缩短处理时间，谋求制造成本的降低等的方法。现有的修正方法的实例例如在专利文献1～8中公开。
专利文献1：JP特开平10-199785号文献
专利文献2：JP特开平10-301255号文献
专利文献3：JP特开2000-162758号文献
专利文献4：JP特开2001-100390号文献
专利文献5：JP特开2002-341514号文献
专利文献6：JP特开2003-173012号文献
专利文献7：JP特开平9-319067号文献
专利文献8：JP特开2002-328457号文献
在现有的OPC方法中，在光掩模中的与存储器相对应的存储区域，对应于设计布图的种类，改变OPC处理的精度。但是，这些方法相对光掩模中的对应于随机逻辑电路的随机逻辑区域，难以说一定是适合的。因此，在包括随机逻辑电路的半导体装置中，存在不能缩短处理时间，降低制造成本的问题。
发明内容
本发明是为了解决以上的问题而提出的，本发明的目的在于提供一种能在包括逻辑电路的半导体装置中，缩短处理时间，降低制造成本的半导体装置及其制造方法以及半导体制造用掩模，光接近处理方法。
本发明的半导体装置是包括逻辑电路的半导体装置，该逻辑电路的形成区域包括按照规定精度被光接近修正处理的第1区域；以及按照低于规定精度的精度被光接近修正处理的第2区域。
根据本发明的半导体装置，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。
本发明的半导体制造用掩模是用于制造具有逻辑电路的半导体装置的半导体制造用掩模，其中，与上述逻辑电路相对应的掩模区域包括按照规定精度被光接近修正处理的第1区域；以及按照低于规定精度的精度被光接近修正处理的第2区域。
根据本发明的半导体制造用掩模，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。
本发明的光接近处理方法是用于制造具有逻辑电路的半导体装置的光接近处理方法，该方法包括在逻辑电路的设计布图的第1区域，按照规定精度进行第1光接近修正处理的步骤(a)；以及在逻辑电路的设计布图的第2区域，按照低于规定精度的精度进行第2光接近修正处理的步骤(b)。
根据本发明的光接近处理方法，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。
根据下面的具体描述和附图，会更加明白本发明的目的、特征、方面和优点。
附图说明
图1为表示实施方式1的光掩模的结构的顶视图；
图2为表示采用掩模的半导体装置的制造方法的流程图；
图3为表示直接在晶片上进行绘图的半导体装置的制造方法的流程图；
图4为用于说明低精度的OPC处理和高精度的OPC处理的差异的顶视图；
图5为表示用于在矩形状的设计布图中，减小线端的横向凸出不足的OPC处理的顶视图；
图6为表示用于在T字型的设计布图中，减小角部的倒圆(rouding)的OPC处理的顶视图；
图7为表示实施方式1的半导体装置的制造方法的一个实例的流程图；
图8为表示实施方式1的半导体装置的制造方法的设计布图、OPC后的布图和晶片加工的顶视图；
图9为表示实施方式1的半导体装置的制造方法的另一实例的流程图；
图10为表示低精度的设计处理和高精度的设定处理相互产生影响的情况的示意图；
图11为表示实施方式1的半导体装置的制造方法的另一实例的流程图；
图12为表示实施方式1的半导体装置的制造方法的虚拟(dummy)布图的特征的顶视图；
图13为表示实施方式1的半导体装置的制造方法的虚拟布图的特征的顶视图；
图14为用于说明实施方式1的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图；
图15为用于说明实施方式1的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图；
图16为用于说明实施方式1的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图；
图17为用于说明实施方式1的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图；
图18为实施方式1的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图；
图19为表示在实施方式1的半导体装置的制造方法中以层级处理展开的距离的图；
图20为表示实施方式2的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图；
图21为表示实施方式3的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图；
图22为表示实施方式3的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图；
图23为表示实施方式4的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图；
图24为表示实施方式5的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图；
图25为表示实施方式5的半导体装置的制造方法中的设计布图和OPC后的布图的顶视图；
图26为表示实施方式6的半导体装置的制造方法的顶视图；
图27为表示实施方式6的半导体装置的制造方法的流程图；
图28为表示实施方式7的半导体装置的制造方法的顶视图；
图29为表示实施方式7的半导体装置的制造方法的流程图；
图30为表示实施方式7的半导体装置的制造方法的顶视图；
图31为表示实施方式7的半导体装置的制造方法的顶视图；
图32为表示实施方式7的半导体装置的制造方法的顶视图。
具体实施方式
(实施方式1)
在实施方式1的半导体装置及其制造方法和半导体制造用掩模，光接近处理中，其特征在于，在与随机逻辑电路相对应的随机逻辑区域，对不必进行高精度的处理的区域，进行低精度的处理。这样的精度的调整可通过下述的方式实施，该方式为：通过对设计布图进行OPC(OpticalProximityCorrection：光接近修正)，针对形成OPC后的布图的已有的EDA(ElectricalDesignAutomation)工具，调整设定。由此，可缩短处理时间，降低制造成本。
图1为表示本实施方式的光掩模的结构的顶视图。
在图1(a)中示出光掩模100的整体。光掩模100由IC装置区域110和标记/切片区域120与掩模周边区域130构成。在IC装置区域110，绘有与IC装置相对应的区域。在标记/切片区域120，装载有在制造步骤所使用的标记、晶片处理管理/晶片测试用的测试图案。在掩模周边区域130，设置遮光带。
在图1(b)中示出了图1(a)所示的IC装置区域110的结构。IC装置区域110以阵列状形成图案，并由与存储器相对应的存储区域112；作为存储区域112以外的区域的、与随机逻辑电路相对应的随机逻辑区域114构成。
在图1(c)中示出了图1(b)所示的随机逻辑区域114的结构。随机逻辑区域114形成为通过自动配置布线(P&R)将逻辑块并列，并与这些端子连接的形状。矩形的单元114a，114b为逻辑块的单位。在图1(c)中，设置有被低精度处理的单元114a和被高精度处理的单元114b这二种单元。
在图1(d)中，与图1(c)一样示出了图1(b)所示的随机逻辑区域114的结构。在图1(d)中，设置有通过细线表示的被高精度处理的图案114c和通过粗线表示的被低精度处理的图案114d这二种图案。如图1(d)所示的那样，各图案既可收入1个单元的内部，也可集中于多个单元中。比如，进行低精度的处理的区域为尺寸变化，掩模重合错位等的工艺变化对逻辑、延迟等的，随机逻辑部的电路动作造成影响的区域。图2为表示使用了掩模的半导体装置的制造方法的流程图。在图2中，对于通过设计获得的设计布图，进行预先估计而对伴随光接近效应等的畸变进行修正的OPC，变换为OPC后的布图。OPC后的布图在变换为掩模上的绘图用的绘图数据之后，在掩模工艺中，绘制于掩模上。已绘制的掩模在晶片工艺中，通过涂敷有光抗蚀剂的晶片上的曝光，将图案转印于晶片上。使用转印的图案，进行蚀刻等，加工晶片，由此，制造半导体装置。图3为表示直接在晶片上绘图的半导体装置的制造方法的流程图。在图3中，对于通过设计获得的设计布图，进行预先估计而对伴随光接近效应等的畸变进行修正的OPC，变换为OPC后的设计布图。OPC后的设计布图在变换为掩模上的绘图用的绘图数据之后，在晶片工艺中，直接绘制于涂敷于晶片上的光抗蚀剂上。采用通过直接绘图而转印的图案，进行蚀刻处理等，对晶片进行加工，由此，制造半导体装置。
下面通过图4～图6，针对进行了低精度的处理的情况和进行了高精度的处理的情况，对绘图数据的形状进行说明。
图4为用于说明低精度的OPC处理和高精度OPC处理的差异的顶视图。
图4(a)所示的设计布图通过进行低精度的处理，修正为图4(b)所示的OPC后的布图。图4(b)所示的OPC后的布图如图4(c)所示的那样，分割为多个矩形，形成OPC后的绘图数据。图4(b)所示的OPC后的布图相对图4(a)所示的设计布图，由于仅仅针对每个边缘一律施加偏置(bias)，所以顶点数量不增加。因此，在图4(c)所示的OPC后的绘图数据中，矩形的数量较少而为3个。
另一方面，图4(a)所示的设计布图通过进行高精度的处理，修正为图4(d)所示的OPC后的布图。图4(d)所示的OPC后的布图如图4(e)所示的那样，分割为多个矩形，形成OPC后的绘图数据。图4(d)所示的OPC后的布图相对图4(a)所示的设计布图，由于为了抑制畸变而将边缘精细地分割，，由此，顶点数量增加。因此，在图4(e)所示的OPC后的绘图数据中，矩形的数量较多而为22个。
即，在进行低精度的处理的情况下，晶片上的加工精度变低，但是，由于在绘图装置中应绘制的基本图形(这里，为矩形)的个数可减少，故可缩短处理时间，减小制造成本。
图5为表示在矩形的设计布图中，用于减小线端的横向的凸出不足的OPC处理的顶视图。
在图5(a)所示的低精度的OPC后的布图中，顶点数量(即，分割数量)少，但是，如图5(b)所示的那样，在晶片上进行转印的情况，线端的横向的凸出不足稍大。
另一方面，在图5(c)所示的高精度的OPC后的布图中，顶点数量(即，分割数量)多，但是，如图5(d)所示的那样，在晶片上进行转印的情况，线端的横向的凸出不足稍小。
图6为表示用于在T字型的设计布图中，减小角部的倒圆(rounding)的OPC处理的顶视图。
在图6(a)所示的低精度的OPC后的布图中，顶点数量(即，分割数量)少，但是，如图6(b)所示的那样，在晶片上进行转印的情况，角部的倒圆稍大(在箭头方向上宽度的扩展大)。
另一方面，在图6(c)所示的高精度的OPC后的布图中，顶点数量(即，分割数量)多，但是，如图6(d)所示的那样，在晶片上进行转印的情况，角部的倒圆稍小(在箭头方向上宽度的扩展小)。
图7为表示本实施方式的OPC处理方法的一个实例的流程图。
首先，在步骤S1，输入设计布图。已输入的设计布图登记于规定的管理数据库(library：库)中。
接着，进行步骤S2，对应于OPC所要求的精度，对在步骤S1中输入的设计布图进行分类。由此，按照所要求的精度低的低精度图案和所要求的精度高的高精度图案，进行分类。
然后，进行步骤S3，在于步骤S2进行分类的低精度图案中，进行设定处理和修正处理。具体来说，在进行顶点数量等的参数的确定(设定处理)后，根据已确定的各条件，采用DRC(DesignRuleCheker)功能、模拟，进行图形的畸变(修正处理)。
之后，进行步骤S4，在于步骤S2进行分类的高精度图案中，进行设定处理和修正处理。在该设定处理中，参照在步骤S3设定的参数，来设定参数。由此，即使在步骤S3的设定处理对步骤S4的设定处理造成影响的情况下，仍可对应于该影响，设定适合的参数。另外，具体的处理的内容与步骤S3相同。这样，步骤S4的处理考虑步骤S3的修正结果(OPC后的布图)而进行，但是，在步骤S3，由于不参照高精度的修正结果而进行处理，故可缩短处理时间。在这里，步骤S3和S4可替换，但是，由于前级的处理不能够考虑后级的处理结果，故最好作为可参照在先的结果的后级的处理，进行高精度的修正处理。
接着，进行步骤S5，输出通过步骤S3和步骤S4的修正处理获得的OPC后的布图。
可通过以上的步骤S1～S5，根据已输入的设计布图，形成而输出OPC后的布图。另外，在上述处理中，即使为在随机逻辑区域114等处具有相同的形状的布图图案的情况下，仍可按照以不同的精度，具有不同的形状的方式进行处理。另外，在上面描述中，针对在于步骤S3进行低精度的设定处理和修正处理之后，在步骤S4进行高精度的设定处理和修正处理的情况进行了说明。但是，并不限于此，比如，也可如通过图9而在后面描述的那样，在事先进行低精度的设定处理和高精度的设定处理之后，一起进行低精度的修正处理和高精度的修正处理。
图8为用于说明高精度的OPC处理和低精度的OPC处理的差异的顶视图。图8(a)表示设计布图，图8(b)，图8(c)分别表示由高精度的OPC处理和低精度的OPC处理得到的OPC后的布图，图8(d)，图8(e)分别表示通过高精度的OPC处理和低精度的OPC处理得到的晶片加工。
图8(a)所示的设计布图在进行高精度的处理的情况，修正为图8(b)所示的OPC后的布图。图8(b)所示的OPC后的布图如图8(d)所示的那样，在晶片上被转印。图8(b)所示的OPC后的布图，对图8(a)所示的涉及布图进行预先估计线端的后退、角部的倒圆等的畸变而进行修正。因此，在图8(d)所示的晶片加工中，线端的后退、角部的倒圆等的畸变小。
另一方面，图8(a)所示的设计布图在进行低精度的处理的情况，修正为图8(c)所示的OPC后的布图。图8(c)所示的OPC后的布图如图8(e)所示的那样，在晶片上进行转印。对于图8(c)所示的OPC后的布图，相对图8(a)所示的那样设计布图，仅仅预先估计线端的后退，一致性地施加偏置(bias)，使宽度增加。因此，在图8(e)所示的晶片加工中，线端不那么后退，但是，与图8(d)相比较，角部的倒圆等的畸变较大地残留。
图9为表示本实施方式的OPC的处理方法的另一实例的流程图。在图9中，针对图7所示的流程图，代替步骤S3，进行步骤S3-1，代替步骤S4，进行步骤S4-1，S4-2。
在步骤S3-1，针对在步骤S2分类的低精度图案，仅仅进行设定处理。另外，在步骤S4-1，针对在步骤S2分类的高精度图案，仅仅进行设定处理。另外，在步骤S4-2，一起进行低精度的修正处理和高精度的修正处理。下面对一起进行修正处理的理由进行说明。
在图7所示的流程中，在步骤S3，进行低精度的设定处理和修正处理之后，在步骤S4，进行高精度的设定处理和修正处理。因此，在高精度的设定修正处理和低精度的设定修正处理相互造成影响的情况，具有难以进行适合的设定处理的情况。
图10为表示高精度的修正处理对低精度的修正处理造成影响的情况的示意图。在图10(a)中，在设计布图中，必须要求高精度的处理的设计布图的区域150和可进行低精度的处理的区域160接近。因此，在如图7所示的那样，区域160的修正处理(步骤S3)先于区域150的设定处理(步骤S4)而进行的情况，如图10(b)所示的那样，受到作为OPC后的布图的区域160a的修正结果的阻碍，无法在区域150a，进行高精度的修正，不能够延伸到区域160侧，这样，具有转印后退的情况(区域150，160由虚线表示，晶片加工由曲线表示)。另一方面，在图9所示的流程中，在步骤S3-1和步骤S4-1，仅仅进行设定处理，在步骤S4-2，在参照各设定处理相互造成的影响的同时，一起进行修正处理。因此，与图7所示的流程相比较，可进行满足所要求的精度的修正。图10(c)表示其实例。为了按照充分的精度进行区域150b的晶片加工，降低区域160b的加工精度，对其进行修正处理。因此，在图9所示的流程中，即使在低精度的修正处理对高精度的修正处理造成影响的情况下，仍可进行适合的设定处理。
另外，在参照相互造成的影响的同时，进行修正处理的方法可针对规则库OPC和模型库OPC中的任意者而实施。即，针对规则库OPC，采用OPC实施前的设计布图图案，设定参数，但是，可局部地参照OPC实施后的其它的布图图案，设定参数。另外，针对规则库OPC，可参照OPC实施后的其它的布图图案，设定参数，进行模拟。
此外，图7所示的流程与图9所示的流程相比较，处理的负荷小。因此，在比如，区域150，160相互离开地设置，高精度的设定处理对低精度的设定处理的影响小的情况下，可进行图7所示的那样的处理，可高效地使用OPC处理资源。
图11为表示本实施方式的OPC的处理方法的另一实例的流程图。在图11中，针对图9所示的流程图，代替步骤S3-1，而进行步骤S3-1a～S3-1c。
在步骤S3-1a，针对由步骤S2分类的第1低精度图案，进行设定处理和修正处理。另外，在步骤S3-1b，针对由步骤S2分类的第2低精度图案，进行设定处理和修正处理。该第1低精度图案和第2低精度图案不相互产生影响，另外，不受到其它的图案的处理的影响，由此，可并列地进行处理，直至修正处理。另外，在步骤S3-1c，针对由步骤S2分类的第3低精度图案，进行设定处理。由于该第3低精度图案的设定处理受到第1低精度图案和第2低精度图案的设定处理的影响，其设置于这些处理的后级。另外，该第3低精度图案的设定处理受到在步骤S4-1进行的高精度图案的设定处理的影响。因此，针对第3低精度图案，在步骤S3-1c，仅仅进行设定处理，在步骤S4-1，进行高精度图案的设定处理，然后，在步骤S4-2，一起进行修正处理。如这样，通过并列地进行不相互受到其它的影响的第1低精度图案和第2低精度图案的设定处理，与图9所示的流程图相比较，可缩短处理时间。
下面通过图12～图18，对在随机逻辑区域114，抽出实际上无法作为高速晶体管动作的虚拟(dummy)布图的方法进行说明。在虚拟布图中，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
具体来说，通过在与随机逻辑区域114的栅极层相对应的设计布图中，抽出不作为栅极动作的区域，可抽出虚拟布图。作为该虚拟布图，列举有为了使局部的面积率固定而插入的虚拟栅极、电容、电阻、二极管等的各元件。
图12为表示虚拟布图的特征的顶视图。
由作为晶体管而动作的多硅等的导电材料形成的，用作晶体管的栅极布线的导电体层(导电体区域)具有与激活层(激活区域)的重合部。因此，可通过关注不具有与激活层的重合部的布图图案，抽出虚拟布图。
图12(a)表示具有与激活层(影线部分)的重合部的导电体层的布图，图12(b)表示不具有与激活层的重合部的导电体层的布图。即，由于图12(a)所示的布图作为晶体管而动作，故必须要求高精度的处理，但是，由于图12(b)所示的布图不作为晶体管动作，故不必要求高精度的处理。因此，如图12(b)所示的那样，采用已有DRC工具，抽出不具有与激活层的重合部的导电体层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
另外，即使在具有与激活层的重合部的导电体层的情况下，在不具有用于接受触点的触点用焊盘(pad)的情况，仍不与其它层连接，故不作为晶体管而动作。因此，可通过关注不具有触点用焊盘的布图图案，抽出虚拟布图。
图12(c)表示具有局部地与作为宽度大的端部的触点用焊盘相对应的焊盘图案的导电体层的布图，图12(d)表示不具有与触点用焊盘相对应的焊盘图案的导电体层的布图。即，由于图12(c)所示的布图作为晶体管而动作，故必须要求高精度的处理，但是，由于图12(d)所示的布图不作为晶体管而动作，故不必要求高精度的处理。因此，如图12(d)所示的那样，采用已有DRC工具，抽出与触点用焊盘相对应的焊盘图案的导电体层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。另外，还可具有图案宽度充分大，不需要触点用焊盘这样的晶体管，但是，一般，由于高速动作的晶体管的线宽小，故如图12(c)所示的那样，在与激活层(影线部分)的重合部以外，必须要求触点用焊盘。即，在仅仅设置晶体管的栅极布线的线宽小的导电体的情况，可通过这样的方法，抽出虚拟图案。比如，高速晶体管指在随机逻辑区域，线宽小于具有形成于低精度区域上的线宽大的栅极长度的低速晶体管，具有接近最小加工尺寸的栅极长度，高速地动作的晶体管。
另外，由于即使在具有与激活层的重合部和形成于与激活层的重合部之外的触点用焊盘的导电体层，在触点不连接触点用焊盘的情况，仍不与其它层连接，故不作为晶体管动作。因此，通过关注未连接触点的布图图案，可抽出虚拟布图。
图12(e)表示局部地在宽度大的端部(第1宽度扩大部)，和与触点相对应的图案(粗线部分)连接的导电体层的布图，图12(f)表示局部地在宽度大的端部(第2宽度扩大部)，不和与触点相对应的图案(粗线部分)连接的导电体层的布图。即，由于图12(e)所示的布图作为晶体管而动作，故必须要求高精度处理，但是，由于图12(f)所示的布图不作为晶体管动作，故不必要求高精度的处理。因此，采用已有的DRC工具，抽出如图12(f)所示的那样，不与和触点相对应的图案连接的导电体层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。另外，如图13(a)所示的那样，在激活层上的导电体层的宽度大，在其上具有触点时，具有用作电容的情况。它们均可作为虚拟布图而处理。
图13(b)表示针对邻接设计单元，具有高精度区域170和低精度区域180的OPC后的布图的实例。
在高精度区域170，布图有按照与横切激活区域174的方式形成的栅极布线172，与按照与激活区域174电连接的方式形成的触点176。在低精度区域180，布图有按照横切虚拟激活区域184的方式形成的虚拟栅极区域182。
在激活区域174上，通过栅极绝缘膜，形成由导电体层构成的栅极布线172。夹持栅极布线172，位于两侧的激活区域174分别构成源极区域/漏极区域，构成第1晶体管。另外，在虚拟激活区域184上，通过绝缘膜，形成由导电体层构成的虚拟栅极布线182。
由于高精度区域170作为晶体管而动作，故进行高精度的OPC处理，栅极布线172相对设计布图，进行预先估计线端的后退，角部的倒圆等的畸变的修正处理。本实例为下述的实例，其中，由于低精度区域180不作为晶体管而动作，故进行低精度的OPC处理，对虚拟布线182，仅仅一致性地施加偏置，增加宽度，或不进行边缘的分割，进行每个边缘的低精度的OPC处理。即，按照栅极布线172和虚拟布线182分别具有端部和L形的弯曲部，栅极布线172的弯曲部的内径小于虚拟栅极布线182的弯曲部的内径，栅极布线172的端部的凸出大于虚拟栅极布线182的端部的凸出的方式进行修正。因此，采用已有的DRC工具，抽出如图13(b)所示的那样，不与和触点176相对应的图案连接的虚拟激活区域184的布图，对相应的设计单元，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
另外，高精度区域170的各栅极布线172沿与基本呈长方形的激活区域174的长边方向大致相垂直的方向，按照规定的第1间距A形成，一端相互连接，并且另一端在激活区域174之外构成终端。另一方面，低精度区域180的各虚拟布线182也同样，沿与基本呈长方形的虚拟激活区域184的长边方向大致相垂直的方向，按照规定的第2间距B形成，一端相互连接，并且另一端在激活区域184之外构成终端。在这里，虚拟栅极布线182按照使局部的面积率固定的方式插入，以便抑制照相制版步骤，蚀刻步骤，平坦处理步骤的疏密间差的影响。因此，最好，第1间距A和第2间距B近似，在本实施方式中，按照等同方式形成。
在通过布图而形成的晶片上的转印中，如果在栅极构成终端的一侧(上述另一端)进行比较，如图5所示的那样，虚拟布线182的凸出小于栅极布线172的凸出。另外，如果由在栅极相互连接的一侧(上述一端)的L形的弯曲部的倒圆进行比较，则如图6所示的那样，虚拟布线182的倒圆大于栅极布线172的倒圆。
下面借助图14～图18，基于与通过高精度OPC形成的布图的畸变的比较，对通过低精度OPC形成的布图的畸变进行说明。
图14为用于说明高精度的OPC处理和一致性地施加偏置的低精度的OPC处理的差异的顶视图。图14(a)表示设计布图，图14(b)，图14(c)分别表示由高精度的OPC处理和低精度的OPC处理得到的OPC后的布图，图14(d)，图14(e)分别表示由高精度的OPC处理和低精度的OPC处理得到的晶片加工。
图14(a)所示的设计布图在进行高精度的处理的情况，修正为图14(b)所示的OPC后的布图。图14(b)所示的OPC后的布图如图14(d)所示的那样，在晶片上进行转印。就图14(b)所示的OPC后的布图来说，对图14(a)所示的设计布图，进行预先估计线端的后退、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图14(d)所示的晶片加工中，线端的后退、角部的倒圆、接近的图形的影响等的畸变小。
另一方面，图14(a)所示的设计布图在不考虑线端部，角部，接近的图形的效果，而进行一致性地施加偏置的低精度的处理的情况，修正为图14(c)所示的OPC后的布图。图14(c)所示的OPC后的布图如图14(e)所示的那样，在晶片上进行转印。就图14(c)所示的OPC后的布图来说，对图14(a)所示的设计布图，仅仅进行一致性施加偏置，增加宽度的处理。因此，在图14(e)所示的晶片加工中，与图14(d)相比较，线端的后退量增加，另外，残留有由线端的横向的凸出量小，角部的倒圆大，接近的图形的影响等的畸变，线宽度也发生差异等情况，CD精度低。比如，在随机逻辑部，通常多采用以最小线宽为基准的多种的线宽，但是，在进行低精度的处理的区域，线宽发生不规则的差异。
图15为用于说明不进行高精度的OPC处理和边缘的分割，高精度地对边缘的位置进行修正的低精度的OPC处理的差异的顶视图。图15(a)表示设计布图，图15(b)，图15(c)分别表示基于高精度的OPC处理和低精度的OPC处理的OPC后的布图，图15(d)，图15(e)分别表示基于高精度的OPC处理和低精度的OPC处理的晶片加工。
图15(a)所示的设计布图在进行高精度的处理的情况，修正为图15(b)所示的OPC后的布图。图15(b)所示的OPC后的布图如图15(d)所示的那样，在晶片上进行转印。就图15(b)所示的OPC后的布图来说，对图15(a)所示的设计布图，进行预先估计线端的后退、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图15(d)所示的晶片加工中，线端的后退、角部的倒圆，接近的图形的影响等的畸变小。
另一方面，图15(a)所示的设计布图在不进行边缘的分割，即，不进行线端、角部的修正，而高精度地对边缘的位置进行修正的低精度的处理的情况，修正为图15(c)所示的OPC后的布图。图15(c)所示的OPC后的布图如图15(e)所示的那样，在晶片上进行转印。就图15(c)所示的OPC后的布图来说，对图15(a)所示的设计布图，不进行边缘的分割，而高精度地对边缘的位置进行修正。因此，在图15(e)所示的晶片加工中，虽然边缘的转印与图15(d)相同，但是，与图15(d)相比较，留有线端的后退量大，或线端的横向的凸出量小，角部的倒圆大等的畸变。
图16为用于说明高精度的OPC处理和稍稍减小边缘的分割数量的低精度的OPC处理的差异的顶视图。图16(a)表示设计布图，图16(b)，图16(c)分别表示高精度的OPC处理和低精度的OPC处理的OPC后的布图，图16(d)，图16(e)分别表示高精度的OPC处理和低精度的OPC处理的晶片加工。
图16(a)所示的设计布图在进行高精度的处理的情况，修正为图16(b)所示的OPC后的布图。图16(b)所示的OPC后的布图如图16(d)所示的那样，在晶片上进行转印。就图16(b)所示的OPC后的布图来说，对图16(a)所示的设计布图，进行预先估计线端的后退、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图16(d)所示的晶片加工中，线端的后退、角部的倒圆、接近的图形的影响等的畸变小。
另一方面，图16(a)所示的设计布图在与高精度的处理相比较，进行稍稍减少边缘的分割数量，比如，减少锤头、内锤头、截线(serif)、内截线等的图案边缘角部的级数，或观看其它图形的边缘的分割数量等的低精度的处理的情况，修正为图16(c)所示的OPC后的布图。图16(c)所示的OPC后的布图如图16(e)所示的那样，在晶片上进行转印。就图16(c)所示的OPC后的布图来说，对图16(a)所示的设计布图，按照稍小的分割数量，进行预先估计线端的后退量、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图16(e)所示的晶片加工中，与图16(d)相比较，残留有线端的后退量稍大、或，线端的横向的凸出量稍小、角部的倒圆稍大、接近的图形的影响等的畸变。
图17为用于说明高精度的规则库的OPC处理和稍稍简化修正规格(基于修正时分类的图形尺寸的区分的降低、角部、线端部的边缘分割级数降低等)的低精度的规则库的OPC处理的差异的顶视图。图17(a)表示设计布图，图17(b)，图17(c)分别表示由高精度的OPC处理和低精度的OPC处理得到的OPC后的布图，图17(d)，图17(e)分别表示由高精度的OPC处理和低精度的OPC处理得到的晶片加工。
图17(a)所示的设计布图在进行高精度的处理的情况，修正为图17(b)所示的OPC后的布图。图17(b)所示的OPC后的布图如图17(d)所示的那样，在晶片上进行转印。就图17(b)所示的OPC后的布图来说，对图17(a)所示的设计布图，进行预先估计线端的后退、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图17(d)所示的晶片加工中，线端的后退、角部的倒圆、接近的图形的影响等的畸变小。
另一方面，图17(a)所示的设计布图在与高精度的处理相比较，进行稍稍简化修正规格的低精度的处理的情况，修正为图17(c)所示的OPC后的布图。图17(c)所示的OPC后的布图如图17(e)所示的那样，在晶片上进行转印。就图17(c)所示的OPC后的布图来说，对图17(a)所示的设计布图，按照稍简化的修正规格，进行预先估计线端的后退量、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图17(e)所示的晶片加工中，与图17(d)相比较，残留有线端的后退量大或线端的横向的凸出量小、角部的倒圆、接近的图形的影响等的畸变。
图18为用于说明高精度的模型库的OPC处理和稍稍减轻追加规格(降低阈值)的低精度的模型库的OPC处理的差异的顶视图。图18(a)表示设计布图，图18(b)，图18(c)分别表示高精度的OPC处理和低精度的OPC处理的OPC后的布图，图18(d)，图18(e)分别表示高精度的OPC处理和低精度的OPC处理的晶片加工。
图18(a)所示的设计布图在进行高精度的处理的情况，修正为图18(b)所示的OPC后的布图。图18(b)所示的OPC后的布图如图18(d)所示的那样，在晶片上进行转印。就图18(b)所示的OPC后的布图来说，对图18(a)所示的设计布图，进行预先估计线端的后退、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图18(d)所示的晶片加工中，线端的后退，、角部的倒圆、接近的图形的影响等的畸变小。
另一方面，图18(a)所示的设计布图在与高精度的处理相比较，进行稍稍减轻追加规格的低精度的处理的情况，修正为图18(c)所示的OPC后的布图。图18(c)所示的OPC后的布图如图18(e)所示的那样，在晶片上进行转印。就图18(c)所示的OPC后的布图来说，对图18(a)所示的设计布图，按照稍减轻的追加规格，进行预先估计线端的后退量、角部的倒圆、接近的图形的影响等的畸变的修正。因此，在图18(e)所示的晶片加工中，与图18(d)相比较，不残留线端的后退、角部的倒圆、接近的图形的影响等的畸变，但是，宽度产生差异。即，CD(CriticalDimension)精度降低。
另外，在模型库OPC中，虽然因降低模型(model)的精度，CD精度下降，但是，由于模拟所要求的负荷可降低，故可缩短OPC处理所需要的时间。作为降低模型的精度的方法，列举有缩短在层级处理中展开的距离(如果规定距离以内相同，则不进行层级展开)、减小在模拟中考虑的范围(通常，通过以模拟点为中心的圆的半径表示)、减少模拟点数、扩大模拟点间距，简化模拟模型的公式等的方法。图19表示仅仅在线端附近缩短层级处理中展开的距离的实例。图19(a)表示3种的设计布图实例。布图1a～3a为同一形状。与布图1a对置的图形的线端位于距离d1以内的距离，与布图2a，3a对置的图形位于大于距离d1，且在距离d2以内的距离。在层级展开距离为距离d2的情况，布图1a～3a的OPC结果对应于所对置的图象而分别不同，如图19(b)所示的布图1b～3b那样，精度高。另一方面，在层级展开距离为距离d1的情况，相对从布图1a，考虑对置的图形的情况，在布图2a，3a的情况，均没有对置的图形，设置于同一状况，进行处理。因此，如图19(c)所示的那样，在布图1c的情况，形成与布图1b相同的结果，但是，布图2c，3c的结果分别与布图2b，3b不同，并且布图2c和布图3c为完全相同的形状。布图2c，3c的精度降低，但是，由于与图19(b)相比较，按照统一的方式进行处理，故可缩短处理时间。另外，也可按照图形宽度、图形种类(边缘、线端等)或对置的图象宽度、图象种类、DRC的分类，形成该距离。
另外，上述那样的模型库OPC的多种的低精度处理也可各自地进行，还可相组合地进行。另外，也可通过采用DRC的基本功能，针对芯片内的位置或随机逻辑区域内的每个模块，切换地进行低精度处理。
此外，通常，在进行OPC之后，进行OPC后验证，以便确认OPC规格、OPC处理、设计布图没有问题。一般，模型的精度的替换可采用DRC的基本功能而实施。因此，不仅追加的规格，而且即使在采用DRC或模拟的OPC后验证中，同样可减轻规格。
这样，在本实施方式的半导体装置及其制造方法以及半导体制造用掩模、光接近处理方法中，在与随机逻辑电路相对应的随机逻辑区域114中，针对必须要求高精度的处理(第1OPC处理)的区域(第1区域)，进行高精度的处理，针对不必要求高精度的处理的区域(第2区域)，进行低精度的处理(第2OPC处理)。因此，可缩短处理时间，降低制造成本。
如图1(b)所示的那样，随机逻辑区域114，与存储区域112相比较，一般面积较大，另外，布图的种类多。在实际的随机逻辑电路中，在对与虚拟栅极相对应的布图进行低精度的处理时，与对全部的布图进行高精度的处理的情况相比较，可减小OPC所要求的处理时间40％，减小存储器使用量60％，减小输出数据量80％。
另外，在光掩模的形成中，制造成本的40％由伴随掩模绘图的掩模成本造成。因此，可减小采用光掩模，进行晶片的转印的情况的制造成本。
此外，在上面的说明中，对采用光掩模，进行晶片的转印的情况进行了说明，但是，并不限于此，本发明也可用于在晶片上直接绘图(直绘)的情况。在该情况，OPC后的布图不设置于掩模上，而直接设置于绘图装置内的存储单元中。特别是，在可变成形型的直接绘图装置中，绘图时间与图形的个数成比例，由此，本发明是有效的。
还有，在上面的描述中，对根据设计布图，形成OPC后的布图的情况进行了说明，但是，并不限于此，本发明也可用于采用OPC后的布图，进行掩模绘图，或在晶片上直接绘图的情况。即，在进行绘图时，必须要求掩模、到晶片的曝光量的调整，但是，也可对必须要求高精度的处理的布图，高精度地进行曝光量的调整，由此，形成第1布图，对于可进行低精度的处理的布图，低精度地进行曝光量的调整，由此，形成第2布图。这样，可进一步缩短绘图时间，降低制造成本。
(实施方式2)
在实施方式1中，对作为可进行低精度的处理的布图，采用图12，抽出导电体层中包含的虚拟布图的方法进行了描述。在实施方式2中，对导电体层中的，虚拟布图以外的布图，可进行低精度的处理的情况进行说明。
如针对实施方式1而在上面描述的那样，作为晶体管而动作的导电体层具有与激活层的重合部，由此，不能够对作为虚拟布图的全部区域，进行低精度的处理。即，由于导电体层中的与激活层重合的区域用于晶体管的栅极，故在该区域和其附近的区域，要求较高尺寸精度。但是，由于导电体层中的从与激活层重合的区域离开的区域不用于晶体管的栅极，而用于晶体管的连接，故与用于栅极的区域相比较，所要求的尺寸精度低。因此，即使为作为晶体管而动作的导电体层，针对这样的区域，也可进行低精度的处理。
图20为表示针对高精度的处理和低精度的处理的各自的处理的、设计布图，OPC后的布图，以及晶片加工的图。
图20(a)表示在激活层(影线部分)的附近，具有L形的角部(弯曲部)的导电体层的布图，图20(b)表示在激活层的附近，不具有角部(具有远离激活层的角部)的导电体层的布图。在激活层上，通过栅极绝缘膜，形成由导电体层构成的栅极，夹持栅极，而位于两侧的激活层分别形成源极区域/漏极区域，从而构成晶体管。即，由于图20(a)所示的布图(第1晶体管)要求较高的尺寸精度，故必须进行高精度的处理，但是，由于图20(b)所示的布图(第2晶体管)不要求较高的尺寸精度，故不必进行高精度的处理。因此，采用已有DRC工具，如图20(b)所示的那样，抽出在激活层的附近不具有角部(比如，从弯曲部到源极区域的距离大于规定的阈值)的导电体层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
图20(a)所示的设计布图在进行高精度的处理的情况，修正为图20(c)所示的OPC后的布图。图20(c)所示的OPC后的布图如图20(e)所示的那样，在晶片上进行转印。对于图20(c)所示的OPC后的布图，对图20(a)所示的设计布图，进行预先估计角部的倒圆的畸变的修正。因此，在图20(e)所示的晶片加工中，角部的倒圆的畸变小。
另一方面，图20(b)所示的设计布图在进行低精度的处理的情况，修正为图20(d)所示的OPC后的布图。图20(d)所示的OPC后的布图如图20(f)所示的那样，在晶片上进行转印。图20(d)所示的OPC后的布图不对图20(b)所示的设计布图，进行预先估计角部的倒圆的畸变的修正。因此，在图20(f)所示的晶片加工中，与图20(e)相比较，稍稍残留有角部的倒圆的畸变。即，角部的内径(和外径)在图20(e)中，小于图20(f)的情况(内径x＜内径y)。另外，并不限于L形的角部，即使在T形的角部，具有比布线粗的焊盘的图案中，同样，通过低精度的处理，内径和外径增加。
即，在本实施方式中，由于对在图20(a)所示的激活层的附近具有角部的导电体层的布图，要求高尺寸精度，故进行高精度的处理。另外，由于对在图20(b)所示的激活层的附近不具有角部的导电体层的布图，不要求高尺寸精度，故进行低精度的处理。
另外，在图20(f)中，示出通过虚线针对激活层形成于角部的附近的情况。在这样的情况，由于因角部的倒圆的畸变，激活层和导电体的重合的面积(栅极尺寸)增加，故造成晶体管特性的差异，因此知道，不适合进行低精度的处理。
这样，在本实施方式的半导体装置和其制造方法与半导体制造用掩模，光接近处理方法中，在导电体层中的、与激活层重合的区域和其附近的区域，进行高精度的处理，在导电体层中的与和激活层重合的区域离开的区域，进行低精度的处理。因此，与实施方式1相同，实现可缩短处理时间，减小制造成本的效果。
此外，这样制造的IC装置的特征在于，在激活层和其附近的区域，在CD精度高，离开激活层规定的距离的区域，CD精度低。
还有，由于CD精度依赖于导电体层的宽度，故即使在以相同的精度进行处理的情况下，具有大的宽度的导电体层中所允许的误差较大，在具有小的宽度的导电体层中所允许的误差较小。因此，即使在按照相同的精度进行处理的情况，仍可针对宽度不同的多个导电体层，进行不同的处理。
(实施方式3)
在实施方式1～2中，对作为可进行低精度的处理的布图，采用图12和图20，对导电体层中的可进行低精度的处理的区域进行了说明。在实施方式3中，对激活层中的、可进行低精度的处理的区域进行说明。
由于激活层中的形成有触点的区域用作晶体管，故具有要求较高的尺寸精度的情况。但是，由于激活层中的未形成触点的区域不用作晶体管，而用于虚拟布图、电阻、电容、二极管等，故所要求的尺寸精度低。因此，即使对于这样的区域，也进行低精度的处理。
图21为表示关于高精度的处理和低精度的处理的各自处理的、设计布图，OPC后的布图，以及晶片加工的顶视图。
图21(a)表示形成有触点(粗线部分)的激活层(影线部分)的布图，图21(b)表示未形成有触点的激活层的布图。即，由于图21(a)所示的布图要求高尺寸精度，故必须要求高精度的处理，但是，由于图21(b)所示的布图不要求高尺寸精度，故不必高精度的处理。因此，采用已有的DRC工具，如图21(b)所示的那样，抽出未形成有触点的激活层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
图21(a)所示的设计布图在进行高精度的处理的情况，修正为图21(c)所示的OPC后的布图。图21(c)所示的OPC后的布图如图21(e)所示的那样，在晶片上进行转印。对于图21(c)所示的OPC后的布图，对图21(a)所示的设计布图，进行预先估计角部的倒圆和边缘的错位的畸变的修正。因此，在图21(e)所示的晶片加工中，角部的倒圆和边缘的错位的畸变小。
另一方面，图21(b)所示的设计布图在进行低精度的处理的情况，修正为图21(d)所示的OPC后的布图。图21(d)所示的OPC后的布图如图21(f)所示的那样，在晶片上进行转印。对于图21(d)所示的OPC后的布图，不对图21(a)所示的设计布图，进行预先估计角部的倒圆的畸变的修正。因此，在图21(f)所示的晶片加工中，与图21(e)相比较，稍稍残留有角部的变圆和边缘的错位的畸变。
因此，由于对图21(b)所示的那样的，未形成有触点的激活层的布图，不要求高尺寸精度，故对这样的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
另外，如这样制造的IC装置的特征在于，在形成有触点的激活层中，CD精度高，在未形成有触点的激活层中，CD精度低。
此外，由于激活层中的与导电体层重合的区域用于晶体管的栅极，故要求高尺寸精度。但是，激活层中的不与导电体层重合的区域与栅极所采用的区域相比较，前者的所要求的尺寸精度低。因此，在这样的区域，也可进行低精度的处理。
图22为表示高精度的处理和低精度的处理的各自处理的、设计布图，OPC后的布图，以及晶片加工的图。
图22(a)表示在导电体层的附近具有角部(换言之，在角部的附近，形成导电体层)的激活层(影线部分)的布图，图22(b)表示在角部的附近，不具有导电体层的激活层的布图。即，由于图22(a)所示的布图要求高尺寸精度，故必须要求高精度的处理，但是，由于图22(b)所示的布图不要求高尺寸精度，故不必要求高精度的处理。因此，采用已有的DRC工具，如图22(b)所示的那样，抽出在角部的附近不具有与导电体层重合的激活层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
图22(a)所示的设计布图在进行高精度的处理的情况，修正为图22(c)所示的OPC后的布图。图22(c)所示的OPC后的布图如图22(e)所示的那样，在晶片上进行转印。对于图22(c)所示的OPC后的布图，对图22(a)所示的设计布图，进行预先估计角部的倒圆和不与导电体层交叉的边缘的错位的畸变的修正。因此，在图22(e)所示的晶片加工中，角部的倒圆和不与导电体层交叉的边缘的错位的畸变小。
另一方面，图22(b)所示的设计布图在进行低精度的处理的情况，修正为图22(d)所示的OPC后的布图。图22(d)所示的OPC后的布图如图22(f)所示的那样，在晶片上进行转印。图22(d)所示的OPC后的布图不对图22(b)所示的设计布图，进行预先估计角部的倒圆和边缘的错位的畸变的修正。因此，在图22(f)所示的晶片加工中，与图22(e)相比较，稍稍残留有角部的倒圆和边缘的错位的畸变。
因此，由于如图22(b)所示的那样，对于导电体层未形成于角部的附近的激活层的布图，不要求高尺寸精度，故通过对这样的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
另外，在图22(f)中，示出通过虚线在角部的附近形成导电体层的情况。在这样的情况，由于角部的倒圆的畸变，激活层和导电体的重合的面积(栅极尺寸)增加，故造成晶体管特性的差异，这样便知道，不适合进行低精度的处理。
此外，如这样制造的IC装置的特征在于，在导电体层形成于角部的附近的激活层中，CD精度高，在导电体层未形成于角部的附近的激活层(角部从导电体层离开规定距离的激活层)中，CD精度低。
还有，由于所要求的CD精度依赖于导电体层的宽度，故即使在以相同的精度进行处理的情况下，在具有大的宽度的导电体层中所允许的误差较大，在具有小的宽度的导电体层中所允许的误差较小。因此，同样在按照相同的精度进行处理的情况下，也可针对分别形成于宽度不同的多个导电体层的附近的多个激活层，进行不同的处理。
这样，在本实施方式的半导体装置和其制造方法与半导体制造用掩模，光接近处理方法中，在激活层中的用于晶体管的栅极的区域，进行高精度的处理，在激活层中的不用于晶体管的栅极的区域，进行低精度的处理。因此，与实施方式1～2相同，实现可缩短处理时间，减小制造成本的效果。
(实施方式4)
在实施方式3中，作为可进行低精度的处理的布图，采用图21和图22，针对激活层中的可进行低精度的处理的区域进行了说明。在实施方式4中，对布线层(布线区域)中的、可进行低精度的处理的区域进行说明。
由于布线层中的形成有触点或通路(在下面将它们统称为孔层(孔区域))的区域用作布线，故要求高尺寸精度。但是，由于在布线层中的未形成孔层的区域，不用作布线，所要求的尺寸精度低。因此，对于这样的区域，也可进行低精度的处理。
图23为表示高精度的处理和低精度的处理的各自处理的、设计布图，OPC后的布图，以及晶片加工的图。
图23(a)表示形成有孔层(粗线部分)的布线层的布图，而图23(b)表示未形成孔层的布线层的布图。即，由于图23(a)所示的布图要求高尺寸精度，故必须要求高精度的处理，但是，由于图23(b)所示的布图不要求高尺寸精度，故不必要求高精度的处理。因此，采用已有的DRC工具，如图23(b)所示的那样，抽出未形成孔层的布线层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
图23(a)所示的设计布图，在进行高精度的处理的情况，修正为图23(c)所示的OPC后的布图。图23(c)所示的OPC后的布图如图23(e)所示的那样，在晶片上进行转印。图23(c)所示的OPC后的布图，对图23(a)所示的设计布图，进行预先估计角部的倒圆、线端的后退和边缘的错位的畸变的修正。因此，在图23(e)所示的晶片加工中，角部的倒圆和边缘的错位的畸变小。
另一方面，图23(b)所示的设计布图在进行低精度的处理的情况，修正为图23(d)所示的OPC后的布图。图23(d)所示的OPC后的布图如图23(f)所示的那样，在晶片上进行转印。图23(d)所示的OPC后的布图不对图23(b)所示的设计布图，进行预先估计角部的倒圆和边缘的错位的畸变的修正。因此，在图23(f)所示的晶片加工中，与图23(e)相比较，稍稍残留有角部的倒圆和边缘的错位的畸变。
这样，在本实施方式的半导体装置和其制造方法与半导体制造用掩模，光接近处理方法中，在布线层中的用于布线的区域，进行高精度的处理，在布线层中的不用于布线的区域，进行低精度的处理。因此，与实施方式1～3相同，实现可缩短处理时间，减小制造成本的效果。
另外，这样制造的IC装置的特征在于，在形成孔层的布线层中，CD精度高，在未形成孔层的布线层中，CD精度低。
此外，即使在形成孔层的布线层中，在平时固定在漏极电位Vdd或接触电位Vcc这样的布线层、或未经过孔层而与其它的布线层连接的布线层与其它的布线层相比较，前者所要求的精度低。通过针对这样的布线层，进行低精度的处理，可进一步缩短处理时间，减小制造成本。
还有，由于CD精度依赖于导电体层的宽度，故即使在以相同的精度进行处理的情况下，在具有大的宽度的布线层中所允许的误差较大，在具有小的宽度的布线层中所允许的误差较小。因此，同样在按照相同的精度进行处理的情况，也可针对宽度不同的多个布线层，进行不同的处理。
再有，也可与实施方式2相同，在布线层中的与孔层重合的区域和其附近的区域，进行高精度的处理，在布线层中的与和孔层重合的区域离开的区域，进行低精度的处理。这样制造的IC装置的特征在于，在布线层中的与孔层重合的区域和其附近的区域，CD精度高，在布线层中的与和孔层重合的区域离开的区域，CD精度低。即，布线层中的与孔层重合的区域和其附近的区域，线端的伸出量充分大，变为匹配杆的前端那样的形状，在布线层中的与和孔层重合的区域离开的区域，线端的横向的伸出量小而变为尖的形状。
(实施方式5)
在实施方式4中，作为可进行低精度的处理的布图，采用图23，对布线层中的可进行低精度的处理的区域进行了说明。在实施方式5中，对孔层中的、可进行低精度的处理的区域进行说明。
由于孔层中的形成有布线的区域与其它的层连接，故要求高尺寸精度。但是，由于孔层中的未形成有布线的区域不与其它的层连接，故所要求的尺寸精度低。因此，对于这样的区域，也可进行低精度的处理。
图24为表示高精度的处理和低精度的处理的各自处理的设计布图，OPC后的布图，以及晶片加工的图。
图24(a)表示形成有布线层的孔层(粗线部分)的布图，而图24(b)表示未形成有布线层的孔层的布图。即，由于图24(a)所示的布图要求高尺寸精度，故必须要求高精度的处理，但是由于图24(b)所示的布图不要求高尺寸精度，故不必高精度的处理。因此，采用已有的DRC工具，如图24(b)所示的那样，抽出未形成布线层的孔层的布图，进行低精度的处理，由此，可缩短处理时间，降低制造成本。
图24(a)所示的设计布图在进行高精度的处理的情况，修正为图24(c)所示的OPC后的布图。图24(c)所示的OPC后的布图如图24(e)所示的那样，在晶片上进行转印。图24(c)所示的OPC后的布图对图24(a)所示的设计布图，进行预先估计边缘位置的畸变的修正。因此，在图24(e)所示的晶片加工中，形成几乎正圆的形状，边缘位置的畸变小。
另一方面，图24(b)所示的设计布图在进行低精度的处理的情况，修正为图24(d)所示的OPC后的布图。图24(d)所示的OPC后的布图如图24(f)所示的那样，在晶片上进行转印。图24(d)所示的OPC后的布图不对图24(b)所示的设计布图进行预先估计边缘位置的畸变的修正。因此，在图24(f)所示的晶片加工中，与图24(e)相比较，稍稍残留有边缘位置的畸变(不是正圆形状，而接近椭圆形状)。
这样，在本实施方式的半导体装置及其制造方法和半导体制造用掩模，光接近处理方法中，在孔层中的形成有布线层的区域，进行高精度的处理，在孔层中的未形成有布线层的区域，进行低精度的处理。因此，与实施方式1～4相同，实现可缩短处理时间，减小制造成本的效果。
另外，这样制造的IC装置的特征在于，在形成布线层的孔层中，CD精度高，在未形成布线层的孔层中，CD精度低。即，在形成有布线层的孔层，布图形状的正圆度增加，在未形成有布线层的孔层中，布图形状的正圆度降低。
此外，即使在形成布线层的孔层中，固定于大致恒定的电位(相互为大致同电位)的孔层的个数，在规定距离内具有多个的情况下，与形成有布线层的其它的孔层相比较，前者所要求的精度低。因此，即使在形成有布线层的孔层中，在位于规定距离内的、固定于大致恒定的电位的孔层的数量大于规定的阈值的情况，仍进行低精度的处理，由此，可进一步缩短处理时间，减小制造成本。另外，同样，即使对于位于这样的孔层的附近的布线层，由于要求精度较低，故在位于规定距离内的、固定于大致恒定电位的孔层的数量大于规定的阈值的情况，通过降低位于另外确定的规定距离以内的布线层的OPC精度，可缩短处理时间，并且降低制造成本。比如，图25(a)所示的布线层，按照固定于大致一定电位的多个孔层相对邻接的孔层，在规定距离以内的方式被设置，线端的后退、角部倒圆等的畸变增加，一部分的孔层偏位，即使在该情况下，由于可通过其它的孔层修正，故可进行低精度的处理。另一方面，由于图25(b)所示的布线层，按照多个相应的孔层离开规定距离以上，并孤立地设置于应接触的位置，故必须要求进行高精度的处理。
还有，由于CD精度依赖于孔层的面积，故即使在以相同的精度进行处理的情况下，在具有大的面积的孔中所允许的误差较大，在具有小的面积的孔层中所允许的误差较小。因此，在按照相同的精度进行处理的情况下，也可针对面积不同的多个孔层，进行不同的处理。
如上述这样，实施方式1～5的特征在于，通过对进行OPC处理的对象的布图的层，参照关联的其它的层，由此，抽出可进行低精度的OPC处理的布图。
(实施方式6)
在实施方式1～5中，对通过DRC的基本功能，降低处理精度的方法进行了说明。在实施方式6中，对通过将具有相互相似的形状的多种的设计图案统一(合并)为1种OPC后的图案，降低处理精度的方法进行说明。
图26为表示本实施方式的半导体的制造方法的顶视图。
图26(a)所示的OPC后的布图由OPC后的图案201～204构成。OPC后的图案201～204分别包括与触点用焊盘相对应的图案构成的部分211～214。部分211，213，214相互具有相同的宽度，但是，部分212具有不同于部分211，213，214的宽度。另外，在OPC后的图案201，203，204中，分别仅仅是设置部分211，213，214的位置稍稍不同。
在图26(a)中，由于OPC后的图案201，203，204具有设置部分211，213，214的位置稍稍不同的同一宽度，故认为具有相似的形状和模拟结果。另一方面，由于OPC后的图案202包括具有不同于部分211，213，214的宽度的部分212，故认为具有不同于OPC后的图案201，203，204的形状和模拟结果。
图26(b)所示的OPC后的布图由OPC后的图案201a～202a构成。即，由于通过低精度的OPC处理，图26(a)所示的OPC后的图案201，203，204具有相互相似的形状，故合并为从OPC后的图案201获得的1种的OPC后的图案201a后进行修正，由于图26(a)所示的OPC后的图案202具有不同于OPC后的图案201，203，204的形状，故修正为不同于OPC后的图案201a的OPC后的图案202a。即，在图26中，OPC后的图案201等中的除了部分211等以外的区域用作本发明的第1部分，部分211等用作本发明的第2部分。
图27为表示本实施方式的OPC的处理方法的流程图。图27为针对图7所示的流程图，在步骤S3和步骤S7之间，进行步骤S3-2～S3-4。
在步骤S3-2，针对通过步骤S3的设定处理和修正处理获得的多种的低精度的OPC后的图案的各自的图案，计算差分。该差分根据布图的形状，或模拟结果而算出。
接着，进行步骤S3-3，将在步骤S3-2计算的差分与规定的阈值进行比较，由此，判定多种的低精度的OPC后的图案是否相互相似。
然后，在进行步骤S3-4，根据在步骤S3-3判定的结果，将相似的多种OPC后的图案合并为1种OPC后的图案。由此，可将相似的多种的OPC后的图案合并为1种OPC后的图案。
在上面的描述中，针对OPC后的图案201，203，204合并为根据OPC后的图案201获得的OPC后的图案201a的情况进行了说明，但是，并不限于根据OPC后的图案201获得的OPC后的图案201a，也可合并为根据OPC后的图案203或OPC后的图案204获得的OPC后的图案。即，选择多种OPC后的图案中的任一种，是任意的，或者，并不限于根据OPC后的图案201～204而获得的图案，也可采用预先登记的规定的图案。此时，比如，选择模拟结果是希望的图案(宽度接近目标值，裕度(margin)大等)、在后级的步骤中容易处理的图案、顶点数量少的图案、分割后的图形数量变少的图案，由此，可缩短处理时间，或降低制造成本。
这样，本实施方式的半导体装置及其制造方法和半导体制造用掩模，光接近处理方法中，通过将相互具有相似的形状的多种的设计图案合并为1种OPC后的图案，降低处理精度。因此，不但具有实施方式1的效果，而且通过降低OPC后的布图的变化数量，可实现缩短伴随OPC后的布图的登记的处理时间，降低制造成本的效果。特别是针对采用单元投影的直接绘图，合并为可一起进行绘图的形状的情况，是有效的。
另外，这样制造的IC装置的特征在于，在具有同一形状的多个图案中CD精度低。
此外，在上面描述中，对根据由与触点用焊盘相对应的图案构成的部分211～214的宽度，判断相似性的情况进行了说明，但是，并不限于部分211～214的宽度，也可采用其它的部分的尺寸。
(实施方式7)
在实施方式6中，对通过将具有相互相似的形状的多种设计图案合并为1种OPC后的图案，降低处理精度的方法进行了说明。但是，在实施方式6中，由于对具有相互相似的形状的多种设计图案的全部，进行OPC处理之后，进行合并，故存在即使掩模绘图时间可缩短，伴随OPC处理的负荷几乎不能降低的情况。在实施方式7中，对一边降低伴随OPC处理的负荷，一边降低处理精度的方法进行说明。
图28为表示本实施方式的半导体的制造方法的顶视图。
在图28(a)所示的设计布图中，设计单元301由设计单元302～305包围。即，在设计单元301的上方设置设计单元302，在设计单元302的下方设置设计单元303，在设计单元301的左方设置设计单元304，在设计单元301的右方设置设计单元305。设计单元301～305分别包括多个设置布图，构成随机逻辑电路的通用的规定电路(AND电路等)。另外，如图28(a)所示的那样，这些设定单元具有每种单元不依赖于不同的宽度和单元的种类的同一高度。
一般，在设计布图的管理用数据库(库)中，登记各设计单元所具有的单元名称(电路名)和各设计单元所具有的4个顶点的坐标。因此，通过参照该库，可计算设计单元301～305中的各自的单元名称和它们的位置关系。在下面，对比如，设计单元301仅由虚拟布图形成或由单元的周围的边界部的要求精度低的布图形成的情况进行说明。
在如图28(a)所示的那样，仅由虚拟布图形成或由单元的周围的边界部的要求精度低的布图形成的设计单元301按照分别由规定的电路形成的设计单元302～305实现包围的方式设置的情况，根据设计单元301～305的种类(电路)，在设计单元301的整体或单元或周围的边界部，高精度的处理是不需要的。在这样的情况，对设计单元301整体或单元的周围的边界部，进行低精度的处理，由此，可缩短处理时间，降低制造成本。图28(b)表示下述的情况，其中，还对设计单元301，其整体或仅仅周缘部由进行了低精度的处理的OPC后的单元301a置换，对包括设计单元302～305的其它的设计单元，通过除了与设计单元301之间的边界部以外，均进行高精度的处理，形成包括OPC后的单元301a～305a的OPC后的单元。
此时，既可对设计单元301，根据单元的多边形信息，进行图形运算、模拟，计算OPC后的布图，也可照原样采用与预先配备的设计单元301内的布图相对应的OPC后的布图。由于不必要求通过照原样置换为预先配备的OPC后的布图，根据设计单元301内的多边形信息，进行图形运算、模拟处理，故可进一步缩短处理时间，降低制造成本。
另外，由于设计单元301～305按每种单元具有不同的宽度，比如，在设计单元301的宽度大的情况下，在设计单元301的上下，除了设计单元302～303以外，还可设置设计单元。在这样的情况，既可采用设置于设计单元301的上下的全部的设计单元的单元名称和位置，也可仅仅采用主要的设计单元的单元名称和位置。
图29为表示本实施方式的OPC的处理方法的流程图。图29为在步骤S1和步骤S2之间，进行步骤S1-1～S1-2，并且在步骤S2和步骤S4之间，按照与步骤S3并行的方式进行步骤S2-1～S2-2。
在步骤S1-1，抽出低精度单元参考信息，求出设计单元301的信息。在步骤S1-2，采用在步骤S1中登记于库中的设计布图，求出设计单元301和其周边的设计单元302～305的信息(单元名称和顶点的设计单元301的相对坐标)。
接着，进行步骤S2，对应于OPC所要求的信息，对在步骤S1中输入的设计布图进行分类。由此，按照所要求的精度低的低精度图案和所要求的精度高的高精度图案进行分类。在这里，通过在步骤S1-1计算的信息，将夹于设计单元302～305之间的设计单元301的单元参考信息分类为置换对象。
然后，进行步骤S2-1，采用在步骤S1-2计算的信息，检索库，由此，求出与和预先登记的设计单元301相对应的OPC后的单元301a有关的信息(包括单元名称和多边形信息)。
然后，进行步骤S2-2，将设计单元301置换为在步骤S2-1计算的OPC后的单元301a。由此，可在不根据设计单元301内的多边形信息，进行图形运算、或模拟处理的情况下，根据设计单元301，计算OPC后的单元301a。
另外，步骤S2-1～S2-2的处理不对步骤S3的低精度的处理造成影响，但是，对步骤S4的高精度的处理造成影响。因此，步骤S3按照与步骤S2-1～步骤S2-2并行的方式设置，但是，步骤S4设置于步骤S2-2和步骤S3的后级。
这样，在本实施方式的半导体装置及其制造方法和半导体制造用掩模，光接近处理方法中，对应于设计单元本身和设置于设计单元的周围的设计单元的种类，进行是否可进行低精度的处理的分类。另外，在可进行低精度的处理的情况，通过置换为预先登记的OPC后的布图，根据设计单元，计算OPC后的布图。因此，由于不进行图形运算、模拟处理，故不但具有实施方式6的效果，而且实现可减少伴随OPC处理的负荷，可更高速地处理的效果。
此外，在上面描述中，对采用设置于设计单元301的上下左右的设计单元302～305的全部的信息，进行设计单元301的分类的情况进行了说明，但是，并不限于此，比如，设计单元301的上下的单元边界部分的图案的要求精度低于左右方的情况，也可不考虑上下方向的单元的配置，而采用仅仅是设置于左右的设计单元304～305的信息，进行单元301的分类。或者，比如，根据设计单元301的单元名称(电路名称)，知道在设计单元301中仅仅存储虚拟布图这样的情况等的情况下，也可不采用周围的设计单元的信息，而仅仅采用设计单元301的单元名称，分类成低精度图案。通过象这样，进行简化处理，可将用于分类的处理时间缩短为比如，40～100分钟之1。
另外，设计单元在设置布图中，设置于端部的情况，并不一定限于在周围设置4个(仅仅考虑左右的配置的情况，为2个)的设计单元的情况。因此，在设计单元设置于设计布图的端部的情况下，采用周围的3个(在仅仅考虑左右的配置的情况下为1个)设计单元的信息，进行分类，在设计单元设置于设计布图中的角部的情况下，也可采用周围的2个(在仅仅考虑左右的配置的情况下为1个)设计单元的信息，进行分类。如上述那样制造的IC装置的特征在于，设计布图中的至少单元边界部的精度低。
比如，图30(a)表示在矩形的设计单元301(第1设计单元)和与其周围邻接的矩形的各设计单元(第2设计单元)的边界部，具有低精度区域310的实例。边界部的低精度区域310为具有比如，半导体制造的接近效果的影响所涉及的距离值，或在其上加上由OPC处理上的影响所涉及的距离值的宽度的外框状的区域。此时，设计单元301如图30(b)所示的那样，在中间部具有高精度区域(比如，图13(b)的栅极布线172)，在周缘部具有低精度区域310(比如，图13(b)的虚拟栅极布线182)。
此外，比如，图31(a)表示在设计单元301的整体和其周围的各单元的边界部，具有低精度区域310的实例。此时，设计单元301如图31(b)所示的那样，全部为低精度区域(比如，图13(b)的虚拟栅极布线182)。
另外，在这里，图32表示如前述那样，采用左右的单元的信息，进行设计单元301的分类的情况的实例(但是，在该画面中，未呈现与修正有关的相应的形状)。如图32所示的那样，在设计单元301中，按照横切激活区域174的方式形成的栅极布线172，与和激活区域174电连接的方式形成的触点176来布图。设计单元301的顶缘部340a和底缘部340b包括精度要求较小的线端(栅极布线172)。因此，其特征在于，即使在围绕设计单元301的边界部的低精度区域中，顶缘部340a和底缘部340b(相互对置的1组的第1边界部)比除了顶缘部340a和底缘部340b以外的左缘部350a和右缘部350b(相互对置的1组第2边界部)具有更低的精度。
另外，在根据左右的单元的信息，无论上下方向的单元信息的差异，通过同一OPC结果，置换设计单元301的情况，如上所述，线端的精度低，但是，在设计单元301的内部，在顶缘部340a，底缘部340b中未包括的区域的精度不降低。
在这里，对预先制作所置换的OPC结果的情况进行说明。如果仅仅采用所置换的单元的左右的单元的单元信息，形成OPC结果，则由于上下没有单元信息，故顶缘部340a和底缘部340b的精度过度降低，存在异常的形状的情况。因此，通过在上下设置预先设定的虚拟的图形，在顶缘部340a和底缘部340b中，防止因虚拟的图形的影响而精度过低的情况。
此外，在本实例中，设计单元301包括激活层和导电性层，但是，低精度区域也可在各层不同。另外，在各层，低精度区域也可不同的优点也在其以外的其它的实施方式中，是同样的。
还有，在上面描述中，对各设计单元具有不依赖于按每种单元不同的宽度和单元的种类的同一高度的情况进行了说明，但是，并不限于此，各设计单元也包括不依赖于单元的种类的同一宽度和不依赖于单元的种类的同一高度。在通过象这样，统一各设计单元的高度和宽度，设计单元设置于设计布图的端部的情况，在周围，设置3个(在角部的情况，为2个)的设计单元，在设计单元未设置于设计布图的端部的情况，在周围，在平时设置4个设计单元。因此，由于可减小设计单元之间的位置关系的变化，故具有能够简化处理，缩短处理时间的效果。这样制造的IC装置的特征在于，呈围棋盘格状，设置设计单元。
虽然对本发明进行了具体说明，但是，上述的说明在全部的方面，是列举性的，本发明并不限于此。未列举的无数的变形例解释为在不脱离本发明的的情况下，可想到的方案。

Claims (5)

1.一种半导体装置，其特征在于，包括：
半导体衬底；
在上述半导体衬底上形成逻辑电路的逻辑电路区域；以及
第1和第2晶体管，具有经栅极绝缘膜形成在上述半导体衬底上的栅电极以及在上述栅电极的两端形成在上述半导体衬底表面上的源极区域/漏极区域，并构成上述逻辑电路，
与上述第1和第2晶体管中的栅电极连接的栅极布线具有L形的弯曲部，上述第1晶体管的栅极布线弯曲部的内径小于上述第2晶体管的栅极布线弯曲部的内径。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第1晶体管的栅极布线弯曲部的外径小于上述第2晶体管的栅极布线弯曲部的外径。
3.根据权利要求2所述的半导体装置，其特征在于，
从上述第1晶体管的栅极布线弯曲部到上述源极区域的距离小于从上述第2晶体管的栅极布线弯曲部到上述源极区域的距离。
4.一种半导体装置，其特征在于，包括：
半导体衬底；
在上述半导体衬底上形成逻辑电路的逻辑电路区域；
第1晶体管，在上述逻辑电路区域具有在激活区域上经栅极绝缘膜按第1间距形成的多根栅极布线、以及在上述栅极布线之间与上述激活区域电连接的触点，并构成上述逻辑电路；以及
多根虚拟栅极布线，在上述逻辑电路区域，经绝缘膜在虚拟激活区域上按第2间距形成，
上述栅极布线以及上述虚拟栅极布线分别包括：端部和L形的弯曲部，上述栅极布线的上述弯曲部的内径小于上述虚拟栅极布线的上述弯曲部的内径，上述栅极布线的上述端部的凸出大于上述虚拟栅极布线的上述端部的凸出。
5.根据权利要求4所述的半导体装置，其特征在于，
上述第1间距和上述第2间距大致相等。
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