JP2015028636A - 半導体装置の製造方法 - Google Patents
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Abstract
Description
実施の形態1に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法においては、ランダムロジック回路に対応するランダムロジック領域において、高精度な処理を必要としない領域については低精度な処理を行うことを特徴とする。このような精度の調整は、設計レイアウトに対してOPC(Optical Proximity Correction:光近接補正)を行うことによりOPC後レイアウトを生成する既存のEDA(Electrical Design Automation)ツールにおいて設定を調整することにより実施できる。これにより、処理時間を短縮し製造コストを低減することが可能となる。
実施の形態1においては、低精度な処理が可能なレイアウトとして、図12を用いて、導電体層に含まれるダミーレイアウトを抽出する手法について説明した。実施の形態2においては、導電体層のうち、ダミーレイアウト以外のレイアウトであって、低精度な処理が可能なものについて説明する。
実施の形態1〜2においては、低精度な処理が可能なレイアウトとして、図12および図20を用いて、導電体層のうち低精度な処理が可能な領域について説明した。実施の形態3においては、活性層のうち、低精度な処理が可能な領域について説明する。
実施の形態3においては、低精度な処理が可能なレイアウトとして、図21および図22を用いて、活性層のうち低精度な処理が可能な領域について説明した。実施の形態4においては、配線層(配線領域)のうち、低精度な処理が可能な領域について説明する。
実施の形態4においては、低精度な処理が可能なレイアウトとして、図23を用いて、配線層のうち低精度な処理が可能な領域について説明した。実施の形態5においては、ホール層のうち、低精度な処理が可能な領域について説明する。
実施の形態1〜5においては、DRCの基本的な機能を用いることにより処理精度を低くする手法について説明した。実施の形態6においては、互いに類似した形状を有する複数種類の設計パターンを1種類のOPC後パターンに揃える(マージする)ことにより処理精度を低くする手法について説明する。
実施の形態6においては、互いに類似した形状を有する複数種類の設計パターンを1種類のOPC後パターンにマージすることにより処理精度を低くする手法について説明した。しかし、実施の形態6においては、互いに類似した形状を有する複数種類の設計パターン全てにOPC処理を行った後にマージするので、マスク描画時間は短縮できても、OPC処理に伴う負荷はあまり低減できない場合がある。実施の形態7においては、OPC処理に伴う負荷を低減しつつ処理精度を低くする手法について説明する。
Claims (11)
- ロジック回路を含む半導体装置の製造方法であって、
前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第1レイアウトを生成する工程(a)と、
前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第2レイアウトを生成する工程(b)と、
前記工程(a)および前記工程(b)から得られた光近接補正後レイアウトパターンから描画された前記レイアウトパターンに従って、前記ウェーハを加工する工程と
を備え、
前記第1レイアウトは、トランジスタとして動作するゲート配線を有し、
前記第2レイアウトは、トランジスタとして動作しないダミーレイアウトを有する
半導体装置の製造方法。 - ロジック回路を含む半導体装置を製造するための半導体装置の製造方法であって、
(a)ロジック回路の設計レイアウトを所定のデータベースに入力する工程と、
(b)前記データベースに入力された前記ロジック回路の設計レイアウトを、光近接効果(optical proximity effect)に要求される精度に応じて、所定の精度の第1領域と精度が前記所定の精度よりも低い第2領域とに分類する工程と、
(c)前記ロジック回路の設計レイアウトの第1領域に所定の精度で第1光近接補正処理を行う工程と、
(d)前記ロジック回路の設計レイアウトの第2領域に前記所定の精度より低い精度で第2光近接補正処理を行う工程と、
(e)前記工程(c)および前記工程(d)から得られ、描画装置内の記憶手段に配置された光近接補正後レイアウトパターンを用いて、フォトレジストを塗布した半導体基板上に描画する工程と、
(f)描画された前記レイアウトパターンに従って、ウェーハを加工する工程と、を備え、
前記第1領域は、トランジスタとして動作するゲート配線を有し、
前記第2領域は、トランジスタとして動作しないダミーレイアウトを有する
半導体装置の製造方法。 - 前記工程(c)は前記工程(d)の後に行われる
請求項2に記載の半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、一律なバイアスを与えることにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、エッジを分割せずにエッジの位置を前記所定の精度で処理することにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、エッジを前記所定の精度より低い精度で分割することにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、ルールベース光近接補正におけるスペックを簡略化することにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、モデルベース光近接補正におけるスペックを緩和することにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、所定の設計レイアウトを予め登録された光近接補正後レイアウトに置き換えることにより行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記工程(d)において、前記第2光近接補正処理は、前記所定の設計レイアウトの周囲に配置された設計レイアウトの種類に応じて行われる
半導体装置の製造方法。 - 請求項2または請求項3に記載の半導体装置の製造方法であって、
前記第2光近接補正処理は、前記所定の設計レイアウトの周囲の境界部においても行われる
半導体装置の製造方法。
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