JP2005039273A - 半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法 - Google Patents
半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法 Download PDFInfo
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Abstract
【課題】 コストの上昇及び歩留りの低下を最低限に抑えつつ、半導体製造のための描画を高速に実行することのできる半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法を提供する。
【解決手段】 設計の「コンテクスト」から得られる情報を使用して、重要度の低い図形についてはより低い精度で(しかし高速に)描画することとし、最も重要な部分については、速度はだいぶ遅くなるかもしれないが、十分な精度を保証できる手法で描画するようにする。どの図形が重要であるかの判断の結果、複数のレベル分けが行われる。それを更に必要精度の基準の下に所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うデータ処理が行われる。重要な図形が全体のごく一部に過ぎないのであれば、この方法はチップ全体を多重モードで描画するのと比べて大幅に高速となる。重要度の低い残りの図形は、少ないパス数を使ったモードで描画すればよい。
【選択図】 図6
【解決手段】 設計の「コンテクスト」から得られる情報を使用して、重要度の低い図形についてはより低い精度で(しかし高速に)描画することとし、最も重要な部分については、速度はだいぶ遅くなるかもしれないが、十分な精度を保証できる手法で描画するようにする。どの図形が重要であるかの判断の結果、複数のレベル分けが行われる。それを更に必要精度の基準の下に所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うデータ処理が行われる。重要な図形が全体のごく一部に過ぎないのであれば、この方法はチップ全体を多重モードで描画するのと比べて大幅に高速となる。重要度の低い残りの図形は、少ないパス数を使ったモードで描画すればよい。
【選択図】 図6
Description
本発明は、半導体デバイス用描画装置を用いて、フォトリソグラフィー用のマスクや半導体ウェハに所定の図形あるいは図形群を描画する技術に関する。
チップの製造には、マスクの作製が必要である。これらのマスクは各チップデザインに対して一度だけ作製されるものであるが、高い精度を必要とする。従って、通常マスクの作製には出来る限り高精度な技術が使用されるが、それにはマスク作製速度に時間がかかるというコストが伴う。
例えば、多重描画技術(multi-pass writing)はICマスク作製に広く使用されている技術で、より高い精度を得るために描画時間が犠牲になっている。この技術は、各図形を描画する際に起こる誤差を平均化するもので、一般的なマスク作製装置、例えばToshiba/NuFlare EBM-4000のような電子線描画装置では、4つの独立したパスで描画を行って初めて指定した精度に達する。通常、4パス描画は、シングルパス描画と比較して2倍の精度がある。これは誤差の統計的平均化によるもので、この場合、誤差はパス数の平方根に逆比例して低下する。しかしながら、4パス描画ではマスクの描画時間は長くなる(ほぼ4倍となる)。ラスターベースの装置も、同様のトレードオフを示す。スポット径を大きくすると、描画速度は向上するが精度が低下し、一方、小さいスポット径を使用すると、精度は高くなるが描画速度が低下し、描画に要する時間がより長くなる。
描画時間の長さは、マスクの作製コストに直接的に反映される。従来は、このようなトレードオフは許容できるものであった。というのは、マスクのコストが(一般的には)プロジェクトの他の費用と比べて非常に大きいという訳ではなかったからである。ところが、チップに含まれる図形数が増え、また必要とされる精度が高くなるにつれて、マスクのコスト上昇は深刻な問題となりつつある。このため、マスクをより高速に描画する方法があれば、コストを大幅に低減させることについて非常に有効である。しかしながら、現在のところ、描画を高速化するすべての手法は、精度条件を緩和したものであり、その結果として、作製されるマスクは、どの部分をとっても精度がより低いものとなってしまう。これによりチップの歩留まりも低下することになるため、好ましい解決策とはいえない。
そのため、顧客は、マスク作製コストが低いが作製歩留まりも悪い高速描画と、歩留まりは最高だが作製に時間がかかりマスクも高価となる低速描画のうち、どちらかを選択しなければならないのが現状である。
本発明は、上記のような技術背景のもとでなされたものであり、コストの上昇及び歩留りの低下を最低限に抑えつつ、半導体製造のための描画を高速に実行することのできる半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法を提供することである。
第1の発明は、半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画方法において、
予め与えられた情報に基づいてデザインの重要度を解析するステップと、
前記解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるステップと、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ処理を行うステップと、
前記データ処理後のデータに基づいて描画対象に描画するステップと、
を含むことを特徴とする。
予め与えられた情報に基づいてデザインの重要度を解析するステップと、
前記解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるステップと、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ処理を行うステップと、
前記データ処理後のデータに基づいて描画対象に描画するステップと、
を含むことを特徴とする。
第2の発明は、半導体デバイス用描画装置によって描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めておくとともに、各図形又は図形群を分割することなく1回で描画するよう前記半導体デバイス用描画装置を制御することを特徴とする。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めておくとともに、各図形又は図形群を分割することなく1回で描画するよう前記半導体デバイス用描画装置を制御することを特徴とする。
第3の発明は、半導体デバイス用描画装置によって描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記半導体デデバイス用描画装置を制御することを特徴とする半導体デバイス描画方法。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記半導体デデバイス用描画装置を制御することを特徴とする半導体デバイス描画方法。
第4の発明は、半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御することを特徴とする。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御することを特徴とする。
上記各発明において、前記半導体デバイス用描画装置は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。
上記各発明において、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハとすることができる。
第5の発明は、半導体デバイス用描画装置によって描画対象に図形を描画するために事前に描画のためのデータ処理を行う、半導体デバイス用描画装置のためのデータ処理方法において、
予め描画デザインのデータを分析して、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィ情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報のうち少なくとも一つをもってデザインの各部の重要度を得るステップと、
得られた前記デザインの重要度を分類、評価するステップと、
描画する図形又は図形群に対して複数段階のレベルを与えるステップと、
を含むことを特徴とする。
予め描画デザインのデータを分析して、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィ情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報のうち少なくとも一つをもってデザインの各部の重要度を得るステップと、
得られた前記デザインの重要度を分類、評価するステップと、
描画する図形又は図形群に対して複数段階のレベルを与えるステップと、
を含むことを特徴とする。
第5の発明において、図形群は、セル及び/又はブロックとすることができる。また、
前記デザインの重要度に応じて前記図形について複数のレベル分けを行うステップと、前記複数のレベルをさらに必要精度の基準のもとで所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うステップとをさらに含むことができる。さらに、単一の図形の各部において前記デザインの重要度が異なる場合に、当該デザインの重要度に応じて、単一の図形を複数の部分に分割することもできる。
前記デザインの重要度に応じて前記図形について複数のレベル分けを行うステップと、前記複数のレベルをさらに必要精度の基準のもとで所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うステップとをさらに含むことができる。さらに、単一の図形の各部において前記デザインの重要度が異なる場合に、当該デザインの重要度に応じて、単一の図形を複数の部分に分割することもできる。
第6の発明は、半導体デバイス用描画装置を用いて、単一の描画対象を複数のストライプに分けて図形の描画を行う場合のチップレイアウト方法において、
デザインの重要度が所定のレベル以上の図形が、ストライプで分割されない様な、ストライプ位置、ストライプ幅、隣り合うストライプの重なり具合(一部重なる、接する、離れている)及びその重なり量を決定すること、並びに、前記重要度が所定のレベル以上の図形を重なるストライプのどちらのストライプで描画するかを決定することを含むことを特徴とする。
デザインの重要度が所定のレベル以上の図形が、ストライプで分割されない様な、ストライプ位置、ストライプ幅、隣り合うストライプの重なり具合(一部重なる、接する、離れている)及びその重なり量を決定すること、並びに、前記重要度が所定のレベル以上の図形を重なるストライプのどちらのストライプで描画するかを決定することを含むことを特徴とする。
前記第6の発明において、前記半導体デバイス用描画装置は、電子線描画装置又はレーザー描画装置とすることができる。また、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハとすることができる。
第7の発明は、半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を互いに重ならない複数のストライプに分けて描画する場合のチップレイアウト方法において、
半導体デバイス用描画装置の制約(最大・最小ストライプ幅、最大・最小ストライプ重なり幅、ストライプ境界位置など)を考慮し、前記デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形、及び/又は、図形群が複数のストライプに分割されないようチップレイアウトの段階において予め描画される図形、及び/又は、図形群を配置しておくことを特徴とする。
半導体デバイス用描画装置の制約(最大・最小ストライプ幅、最大・最小ストライプ重なり幅、ストライプ境界位置など)を考慮し、前記デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形、及び/又は、図形群が複数のストライプに分割されないようチップレイアウトの段階において予め描画される図形、及び/又は、図形群を配置しておくことを特徴とする。
第8の発明は、半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を重なりを有する複数のストライプに分けて描画する場合のチップレイアウト方法において、
所定の図形群が予めそのストライプの幅方向端部をまたがらないように配置する事を特徴とする。
所定の図形群が予めそのストライプの幅方向端部をまたがらないように配置する事を特徴とする。
第9の発明は、単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
予め与えられた情報に基づいてデザインの重要度を解析する解析手段と、
前記解析手段による解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるレベル分類手段と、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ変換手段と、
前記データ変換手段による変換後のデータに基づいて前記描画対象に描画する描画手段と、
を具備することを特徴とする。
予め与えられた情報に基づいてデザインの重要度を解析する解析手段と、
前記解析手段による解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるレベル分類手段と、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ変換手段と、
前記データ変換手段による変換後のデータに基づいて前記描画対象に描画する描画手段と、
を具備することを特徴とする。
第9の発明において、前記図形群は、セル及び/又はブロックとすることができる。また、前記データ変換手段は、所定レベル以上の図形又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする。
第10の発明は、描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めるとともに、各図形又は図形群を分割することなく1回で描画するよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めるとともに、各図形又は図形群を分割することなく1回で描画するよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
第11の発明は、描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
第12の発明は、描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御する制御手段と、
を有することを特徴とする。
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御する制御手段と、
を有することを特徴とする。
前記第12の発明において、前記描画手段は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。また、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハのいずれかとすることができる。
第13の発明は、単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
集積回路の設計者が集積回路の設計を行うレイアウトツールと、
前記レイアウトツール20を用いて得られた設計データを格納する設計データベースと、
設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する解析手段、前記解析手段による解析の結果チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じてしきい値を設定するレベル分類手段、レベル分類手段によって設定されたレベル分けを実際のチップレイアウトに適応して、チップレイアウトの各部にレベル付けを行う図形分割手段、チップレイアウトの各部に付与されたレベルを考慮して描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類するストライプ分類手段を含む事前データ処理部と、
事前データ処理部で事前処理されて得られたデータを格納するマスク/ウェハ図形データベースと、
マスク/ウェハ図形データベースに格納されている事前処理されたデータを読み出し、描画に必要なデータ形式に変換するデータ変換手段と、
前記データ変換手段からデータを受け取って描画対象に描画する描画手段と、
を含んで構成されることを特徴とする。
集積回路の設計者が集積回路の設計を行うレイアウトツールと、
前記レイアウトツール20を用いて得られた設計データを格納する設計データベースと、
設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する解析手段、前記解析手段による解析の結果チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じてしきい値を設定するレベル分類手段、レベル分類手段によって設定されたレベル分けを実際のチップレイアウトに適応して、チップレイアウトの各部にレベル付けを行う図形分割手段、チップレイアウトの各部に付与されたレベルを考慮して描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類するストライプ分類手段を含む事前データ処理部と、
事前データ処理部で事前処理されて得られたデータを格納するマスク/ウェハ図形データベースと、
マスク/ウェハ図形データベースに格納されている事前処理されたデータを読み出し、描画に必要なデータ形式に変換するデータ変換手段と、
前記データ変換手段からデータを受け取って描画対象に描画する描画手段と、
を含んで構成されることを特徴とする。
第13の発明において、前記描画手段は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。
本発明のアプローチでは、意図したアプリケーションにおいてユーザーにとって本当に重要な部分の精度を犠牲にすることなく、より高速に描画を行うことが可能になる。
以下で、本発明の実施の一形態について説明する。なお、以下では、半導体デバイス用描画装置の一例として電子線描画装置を用いた場合について述べるが、これに限定されるものではなく、たとえばレーザー描画装置(ML2を含む)を用いる場合も本発明の技術的範囲に含まれる。また、以下では、フォトリソグラフィー用のマスクを描画対象とする場合について述べるが、これ以外にも、例えば半導体ウェハに描画する場合も本発明の技術的範囲に含まれる。
図1は、半導体デバイスのためのマスク作製とチップ製造の一般的な流れを示したフローチャートである。まず、チップの全層のチップレイアウトを設計し、データベースに格納する(S101)。そして、このチップレイアウトのデータに基づいて一層ずつのマスク描画のためのデータを作成し、これをデータベースに格納する(S102)。そして、このデータを電子線描画装置やレーザー描画装置などの描画装置の制御部に供給し、実際の描画を行う(S103)。こうして、半導体デバイスの製造に使用されるマスクが得られる(S104)。
図2は、単一の描画対象(例えばリソグラフィー用のマスク)を複数のストライプに分け、さらに、一つのストライプについて必要に応じて複数回のパスで描画する場合(多重パス)の処理の流れを示したフローチャートである。ここで、「ストライプ」とは、電子線描画装置やレーザー描画装置を用いて描画対象に描画を行う際に、当該描画装置について定められている、一回に描画できるスキャン領域を指す概念である。このストライプの幅は、描画装置において電子ビームやレーザービームの最大振り幅以内に定められる。多重描画する場合は、適切なオーバーラップ領域が定められ、描画される図形及び図形群のデータは、予めこのストライプに収まるように分類、分割される。
また、本明細書では、「セル」及び「ブロック」という用語も用いる。前者は、例えばフリップフロップ程度の一つの機能を果たす論理回路を意図し、後者は、セルよりもさらに大きいメモリやプロセッサといった、単独のデバイスとしても機能しうる程度のものを意図している。
図2において、チップレイアウトの設計については省略してある。図1のS102と同様に、チップレイアウトのデータに基づいて一層ずつのマスク描画のためのデータを作成し、これをデータベースに格納する(S201)。このデータに基づいて、チップレイアウトに含まれる図形をストライプに分割する(S202)。この分割結果に基づいて、各図形を基本形状に分割し(S203)、続いて近接形状に対する補正を計算する(S204)。このような準備を行った上で、ストライプごとにマスクに描画を実行する。そして、S202からS205までの処理を、必要な精度が得られるまで、複数回繰り返す(マルチパス描画)。
図3は、マスク描画を高速に行うために、ユーザーが行う作業を示したフローチャートである。まず、最初にユーザーが、暫定的な初期チッププランを作成する(S301)。これに基づいて、予め用意されたソフトウェアによってコンピュータが描画時間を予測する(S302)。予測された時間を見て、ユーザーがその時間が許容範囲かどうかを判定する(S303)。その結果、許容範囲であればマスクの製造に移行するが(S304)、許容範囲外であった場合には、S301に戻って同様の処理を繰り返す。
図4は、多重描画を行わねばならない主要な理由の一つとなっている、ストライプとストライプのつなぎ目における位置ずれの問題を示したものである(図4のスケールは正確なものではない)。
図4は、1パスで描画を行った場合に起こりうる、ストライプ1とストライプ2の位置ずれを示しており、縦方向にずれた場合は図4の(a)や(c)のようになり、横方向にずれた場合には(b)のようになるが、実際には(a)と(b)、(c)と(b)が複合した位置ずれが生じるのが普通である。図4のような位置ずれが生じる原因のうち最大のものは、あるストライプから次のストライプへ移る場合にマスクを載せているステージの物理的位置が変えられることである。
マスクへの描画には通常、速度と精度のトレードオフが伴う。速度の遅いマスク描画技術はより高精度なマスクを作製できるが、コストは高くなる。本出願の基本的アイディアは、全ての設計情報(タイミング、クリティカル・パス、ポリゴン図形のデータを含み、かつ、これらには限定されない)を利用して、個別のマスクの一部、ならびにそのマスクのポリゴン図形の一部に対する精度要件を求めることである。このデータを使用することにより、高精度が必要とされる部分に対してはその精度を実現し、他の部分に対しては描画速度が最大となるようマスク描画を最適化することができる。
その際、設計意図は明示的に与えることも(どの部分が最も重要であるかを設計者が定義する)、あるいはデザインから導き出すこともできる。例えば、レイアウトにおいて、ポリシリコン層に対応するポリゴン図形のサイズは、トランジスタのサイズを決定するものであるため非常に重要である。一方、ポリゴン図形とポリゴン図形の間の間隔はそれと比較して重要性は低い。同様に、単一のポリシリコンにおいても、拡散層と重なる部分はゲートを定義する部分でるため最も重要であるのに対し、それ以外の部分の重要性は低い。このような形の設計意図は、集積回路(IC)内の層の組み合わせを調べ、どのポリゴン図形が重要であるか、そしてポリゴン図形のどの部分が最も重要であるか、ということを推測することにより、導き出すことができる。
図5は、本発明の実施の一形態に係る半導体デバイス用描画システムの全体構成を示したブロック図である。同図において、レイアウトツール20は、集積回路の各エレメントの配置等の設計を行うためのデザインツールで、集積回路の設計者がこれを用いて集積回路の設計を行う。レイアウトツール20を用いて得られた設計データは、設計データベース21に格納される。
事前データ処理部22は、本装置において設けられた特徴的な部分である。実際の事前データ処理部22は、コンピュータと、その上で実行されるコンピュータ・ソフトウェアによって構成されるのが一般的である。事前データ処理部22は、設計意図/重要度解析部22a、レベル分類22b、図形分割部22c、ストライプ分類部22dを含んで構成されている。事前データ処理部22で事前処理されて得られたデータは、マスク/ウェハ図形データベース23に格納される。
ここで、設計意図/重要度解析部22aは、設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する。レベル分類部22bは、設計意図/重要度解析部22aでの解析の結果、チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じて、しきい値を設定する。図形分割部22cは、レベル分類部22bによって設定されたレベル分けを実際のチップレイアウトに適応して、チップレイアウトの各部にレベル付けを行う。ストライプ分類部22dは、チップレイアウトの各部に付与されたレベルを考慮して、電子線描画装置25が描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類する。
データ変換部24は、マスク/ウェハ図形データベースに格納されている事前処理されたデータを読み出し、電子線描画装置25が描画するために必要なデータ形式、すなわち電子線描画装置25を制御するためのデータ形式に変換し、これを電子線描画装置25に供給する。
最終顧客である半導体デバイスメーカが問題とするのは、結果として作製されるチップの歩留まりであって、マスクの精度そのものではない。我々はこのこと、すなわち、全てのマスクの全ての部分が等しく重要である訳ではない、ということを利用することができる。このことは、従来のマスク作製装置において無視されてきた事実である。設計の「コンテクスト」から得られるこの情報を使用して、重要度の低い図形についてはより低い精度で(しかし高速に)描画することとし、最も重要な部分については、速度はだいぶ遅くなるかもしれないが、十分な精度を保証できる手法で描画するようにする。
どの図形が重要であるか、そしてどのように重要であるかについての判断は、それ自体が複雑なプロセスである。いくつかのケースにおいて、このことは通常の半導体プロセス技術により暗黙に示されている。例えば、ポリシリコン・マスクの場合、ある図形の幅をきちんと正確に描画することは、図形と図形の間を正しい間隔とすることよりもずっと重要である。
一般的には、使用可能な全ての情報、例えば、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィー情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報、近接ジオメトリ、図形の電気的意味、実現したい回路のタイミング、冗長の可能性や隣接図形との関係等を利用して、どの図形のどのような側面が実際に重要なのかを判断することが必要となるだろう。この他の詳細情報の全て(例えば、その図形がなぜそこにあるか、その用途は何なのか、電気的要件はあるのか等々)が、我々がここで「コンテクスト」と呼ぶものの中身である。
前述の「要求タイミングに対するマージン情報」について補足的に説明する。情報をストアするレジスタに到達するデータと、それを取り込むタイミングであるクロックは、セットアップタイムとホールドタイムというスペックを満たす必要があり、デザインの過程においてそれぞれのデータパスがその要求スペックに対してどれだけのマージンが有るかがチェックされ、予め設定されたマージンの境界に応じ、マージンが少ないデータパスを構成するセル、図形に対しては高い重要度のレベルを与え、マージンが十分にあるデータパスを構成するセル、図形に対しては低い重要度のレベルを与える。
どの図形が重要であるかの判断の結果、複数のレベル分けが行われる。それを更に必要精度の基準の下に所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うデータ処理が行われる。例えば、現在使用されている多重描画手法を考えてみる。ICに通常含まれる設計意図情報をここに取り入れることにより、この手法を改良できる可能性のある方法がいくつかある。
現在の手法を改良する方法の一つとして、全ての重要図形のみを多重モードで描画する方法を挙げることができる(多重描画が、その図形の重要な側面を実現する助けになる場合。例えば逆に、その重要な側面というものが他の層に対する位置精度である場合には、この多重描画は助けにはならず、全くの時間の無駄になってしまう。)。重要な図形が全体のごく一部に過ぎないのであれば、この方法はチップ全体を多重モードで描画するのと比べて大幅に高速となる。重要度の低い残りの図形は、少ないパス数を使ったモードで描画すればよい。いくつかの要因、例えば重要な図形の密集度や、2つのモードの相対的速度などによっては、少ないパス数を適用した場合に近い速度でマスク全体を描画できる可能性がある。
同じ目的を達成するための別のアプローチとしては、シングルパス描画は多くの箇所(ストライプの中央部分)で十分な精度が出るが、別の箇所では精度が最悪となる(ストライプ境界にまたがって図形が分割されている部分等)ということを認識することが挙げられる。現在の技術では、どの図形が重要であるか、またそれらのどの特定の側面が重要であるかということが認識されていないため、ワーストケース(ストライプ境界にまたがる図形等)であっても必ず高精度に描画できるような方法を採らねばならない。しかしながら、マスクのどの部位が重要なのか、また何故その部位が重要なのかを理解すれば、図形の重要な部位をストライプ境界で分割しないようにして、チップの描画をシングルパス・モードで行うことができる。これにより、歩留まり及び性能の一方又は両方に悪影響を及ぼすような誤差を回避し、現在多重描画技術を使って作製されているマスクと同じ歩留まりをシングルパス描画で実現することができる。さらなる利点として、描画の高速化によって、長い時間によるドリフトや薬品状態の不安定さによる誤差といった、いくつかの誤差の削減につながることが理解される。
マスク描画の誤差は、サブフィールド誤差、ストライプ誤差、ランダム誤差、等々いくつかの要素からなる。一般に、誤差の半数は隣り合うストライプ同士の位置合わせに関するもので、ストライプとストライプの境界にまたがる図形のほとんどにおいてこのような誤差が発生している。そのため、一つのストライプの中に全体が収まる図形を1パスで描画したものは、ストライプをまたぐ図形を4パスで描画したものの精度に匹敵する。残念ながら、どのようなICマスクにもストライプ境界にかかる図形は数多く存在するため、一部の図形の一部においては、描画精度が最悪になる。どのポリゴン図形のどの部位が重要であるかを認識せずに描画しようとする限り、これは致し方のないことである。
しかしながら、実際のICにおいては、全ての図形の全ての部位(あるいは全ての側面)について最も厳しい許容誤差を適用する必要はない。例として集積回路(IC)のポリシリコン層用のマスクを考える。ポリシリコンは、コンタクトへの接続を形成するという用途、インターコネクトを形成するという用途、ゲートを形成するという用途、ゲートから延長してショートを防止するという用途など、いくつかの用途で利用される。しかしながら、最も厳しい寸法管理が必要とされるのはゲートの上の領域だけであり、最も厳しい許容誤差を適用する必要のあるのは、最も小さいトランジスタだけである(そしてこれらの中でも、回路の動作にとって最も重要なトランジスタのみがこのような精度を必要とする)。
したがって、ポリゴン図形(例えばI/Oドライバやスクライブ・リング等)の一部についてはストライプ境界をまたいでしまうとしても、論理ゲート領域(あるいは、少なくとも回路の動作にとって重要なゲート領域)についてはすべてストライプ境界を越えないようにするということは、現実に可能である。
最も重要なポリゴン図形がスキャン・オーバーラップ(隣り合うストライプの重なり部分)と比較して小さいいくつかの場合においては、単純にスキャン境界(一つのストライプにおける幅方向の端部)を越えるポリゴン図形がないようにするということも可能である。チップ上に、どのポリゴン図形にもぶつからずにスキャン境界内に収まるような線を引くことができれば、このようなことが可能である。
図6を参照する。同図では、下側のストライプ1と上側のストライプ2が、OLで示した重なり部(オーバーラップ)を有している。一点鎖線10は、このオーバーラップ部OLの内部に設定される線であって、オーバーラップ部OLに一部又は全部が含まれる図形を、ストライプ1で描画するかストライプ2で描画するかを決めるための線である。
図6では、ポリゴン図形A、C、Dは、ストライプ1の一部として描画し、ポリゴン図形B、E、Fは、ストライプ2の一部として描画するように一点鎖線10が設定されている。大きくはあるがそれほど重要でないポリゴン図形Gは、両ストライプのオーバーラップを超えている。このため、ポリゴン図形Gは分割され、2つの部分に分けてそれぞれのストライプで描画される。一般に、このような大きな図形は誤差条件が厳しくないので、このようなことが可能となる。この手法には、それぞれの領域内のポリゴン図形を区別する必要がないという利点がある。
各ポリゴン図形のどの部位がなぜ重要かということを決定できれば、このアイディアを更に拡張できる。例として図7を参照する。図7でも、図6と同様に、下側のストライプ1と上側のストライプ2が、OLで示した重なり部(オーバーラップ)を有している。ここで、コンテクストから判断して、図形A、B、C、D、Eが最も高精度で描画しなければならない図形の部位であり、これらについて必要とされる精度として、各図形の幅については仕様に出来る限り近いものでなくてはならないが、間隔について比較的重要でないと仮定することができる。この場合、各図形のうち高精度を必要とする部位については1ストライプで描画を試みることができる。ここで、一般に図形がストライプ境界を越えるのを防ぐことはできないかもしれない、ということも考える必要がある。しかし仮にそうだとしても、各図形の高い精度を必要とする部位については必ず1ストライプで描画することは可能である。図7の例では、領域A及びBは、ストライプ1で描画しなければならない。DおよびEは、ストライプ2で描画しなければならない。Cについてはどちらのストライプで描画することもできる。同様に、各ポリゴン図形の残りの部分についても、最高の精度を必要としないのでどちらで描画してもかまわない。
このプロセスでは、これ以外の情報も使用することができる。例えば、デバイスBとCとの間隔が重要であるか、あるいはデバイスBとCをできるだけ近接してマッチングさせる必要がある場合には、Cは下側のストライプ1で描画すべきである。一方、CとDとの間隔が重要であるか、あるいはCとDをできるだけ近接してマッチングさせる必要がある場合には、Cは上側のストライプ2の一部として描画すべきである。これは、各重要部分もそれぞれに特定の属性が異なるという、より一般的な問題に起因する特別なケースである。一部の図形は面積が重要であり、別のものは幅、長さ、平均期待誤差、あるいはマッチングというように、別の属性が重要となる。このようなことはコンテクストから判断しなければならない。
ここでも、一つのストライプに収まらない大きな図形(IOドライバやスクライブ・リングが想定される)は、二つのストライプにまたがって図形描画が行われるため、どうしても隣り合うストライプ間で生じる誤差を避けることができないことに注意が必要である。これは、マスク描画が高速化できることと比較すれば、受け入れることのできるトレードオフであろう。通常、このような大きな図形に最も厳しい寸法仕様が適用されることは少ない。
この問題に対して、次のように考えることもできる。図8に示すように、チップ全体にわたってストライプがオーバーラップする部分に、重要な部位のすべてを避けるように一点鎖線12を引くことができるならば、これを基にこれらの部分をどちらかのストライプに分けることができる。
図9は、チップレイアウトに含まれる各ポリゴン図形を、どのストライプに割り振るかを決める際の判断の流れを示したフローチャートである。ここでは、隣り合うN番目とN+1番目(Nは1以上の整数)のストライプのいずれに割り当てるかを決める場合について説明する。ある図形について、ストライプNとストライプN+1のいずれで描画するのが最も高精度であるかを検討する(S901)。その結果、ストライプNで描画する必要がある判断した場合は(S902)、その図形をストライプNに配置する(S903)。一方、ストライプN+1で描画する必要があると判断し場合は(S904)、その図形をストライプN+1に配置する(S905)。どちらのストライプで描画してもよいと判断した場合は(S906)、この場合はストライプNに配置する(S903)。さらに、図形が大きすぎて低精度モードで描画する必要がある場合は(S907)、各ストライプN、N+1で描画できるように、その図形を分割する(S908)。そして、これらのストライプでの判断が終了したら、Nを1だけ増分して、次の隣り合うストライプに移行する。
これまでは、すでにチップレイアウトができあがったものに対して、重なり部OLを有するストライプをどのように設定するとともに、一点鎖線10や12を設定して、チップレイアウトの各部をどちらのストライプで描画するかを決める場合の方針についての説明であった。この方法でも、従来に比べると高速に描画することが可能となる。しかしながら、設計者(レイアウトツール20を使う設計者)がチップレイアウトを作成する段階から、ストライプの設定と、どちらのストライプで描画するかをある程度考慮してチップレイアウトを作成するようにすると、さらなる高速化が可能となる。
すなわち、前述のような、途中で曲がる部分が生じる一点鎖線10や12を設定する代わりに、マスク描画装置に適する位置に水平な直線を引き、重要な図形がそれを超えないようにする。このようにすると、ストライプのオーバーラップが全く必要なくなるため、マスク描画速度は更に高速となる。
スタンダードセル手法においては、特定の水平線の上に行が重ならないようにすることでこれを保証できる。しかしながら、前の例とは異なり、線はマスク作製装置の機能により決定される。これを図10に示す。セルおよび、セルを横方向に並べた行のY方向の間隔は均等にも不均等にも配置できる。長さ、高さも自由である。唯一の要件は、図10に一点鎖線14や16で示した予め定義された線を避ける、ということだけである。
別の方法として、ユーザーが(ブロックベースのフロアプランナを使用して)高速描画が可能となるようなブロックの位置設定ができるようにする、という方法がある。例えば、図11のようになる。ここで、大きなセル(ストライプサイズより高い)をワーストケース・オーバーラップの制限対象とする必要がないことに注意する。ワーストケースが発生するのセルの内部だからである。
図12は、高速にマスクを描画するために、コンピュータに自動的にセルの配置を行わせる場合のフローチャートである。この場合、ユーザーは、レイアウトツール20などを使ってチップの初期フロアプランを入力する(S1201)。これに対して、所定のソフトウェアが搭載されたコンピュータが、高速マスク描画に必要な制約を満たすよう、セルを移動させ、あるいは配置し直す(S1202)。これに対して、ユーザーが、その配置でよいかどうかを判定し(S1203)、よい場合はマスクの製造に移行するし(S1204)、よくない場合は、再びS1201からの処理を繰り返す。
本発明には、次のような利点がある。すなわち、本発明のアプローチによれば、高精度が必ずしも必要ない部分も含むマスクの全ての部分を最高精度で描画していたこれまでの多重描画ソリューションと比較して、高速にマスクを描画することができる。以前のアプローチでは、
(1)全ての図形が同じ精度基準で描画され、描画時間が長くかかる
(2)図形がより重要なものとそうでないものに分けられ、それぞれ別の手順で描画され、これにより速度の改善の可能性と最適化の可能性が制限される
といういずれかの問題があった。
(1)全ての図形が同じ精度基準で描画され、描画時間が長くかかる
(2)図形がより重要なものとそうでないものに分けられ、それぞれ別の手順で描画され、これにより速度の改善の可能性と最適化の可能性が制限される
といういずれかの問題があった。
本発明のアプローチでは、意図したアプリケーションにおいて、ユーザーにとって本当に重要な部分の精度を犠牲にすることなく、より高速に描画を行うことが可能になる。以前のアプローチでは、重要でないものとして選択された図形を、高速であるが精度の低い方法で描画することができず、それを行った場合でも、その図形が何故重要であるかが考慮されていなかったために最適化が制限されるか、あるいは誤った最適化が行われる可能性があった。
本発明の別のアプローチでは、図形の重要度に応じて別の手順を適用することを必要とする。このアプローチでは、描画の手順は統合された1つの手順であるがその手順内においてユーザーの精度要件を満足するような調整を行う。これにより、従来と同等あるいはより優れた精度でより高速な描画を実現できる。
本発明のアプローチでは、マスク描画において図形間の関係ならびに図形自体の特徴、図形の幾何学的な隣接関係、製造するチップの電気的要件、その他(設計のコンテクスト)も考慮される。
本発明のアプローチでは、ユーザーが、マスクの作製に関する決定と、電気的あるいは物理的許容誤差、タイム・トゥ・マーケット(市場に供給するまでの時間)、マスクのコスト、歩留まり等の他の条件とのトレードオフを行うことができる。以前のアプローチでは、ごく粗い解析を行うのみで、ユーザーのトレードオフを助けるものではなかった。またこれらの決定を、非常に大まかな単位(例えば、チップ全体を高精度で描画するか、しないかなど)でしか行うことができなかった。
本発明のアプローチでは、フロアプランあるいはチップレイアウトを作製するときに、高い精度を要求すると描画が遅くなるような図形が作製されていないかどうかをユーザーが評価する。以前のアプローチでは、フロアプランあるいはレイアウトの段階においてこのような解析を行うことはできなかった。
さらに、本発明のアプローチでは、ユーザーが強制的に、マスクがより高速に描画されるようなデザインとすることができる。以前のアプローチでは、ユーザーがマスクの描画速度を判断したり、制御したりすることはできなかった。
本発明において、新規である事項をまとめると、以下のようなる。
1.マスク描画時に各マスク図形をどの程度高い精度で出力すべきかを判断する際に、設計のコンテクストを使用すること。
2.描画する図形の数によってではなく、設計のコンテクストを使用してマスク描画速度を改善すること。
3.描画する図形毎に、その図形の精度要件、どの幾何的属性が最も重要であるかを判断するためのデータベース 及び/又は 手順。
4.物理属性、回路属性、コンポーネント属性と、マスク作製プロセスとの間のトレードオフを評価することのできるツール。
5.最高精度が必要とされた場合に、描画の難易度の観点からフロアプランを評価することのできるフロアプランナ。あるいは、フロアプランによってレイアウトを解析し、特定の速度を得ようとしたときに各図形がどの位の精度で描画できるかをレポートできるようにすることもできる。
6.重要な図形がそれと交差しないことにより高速なマスク描画が可能となるような線をグラフィカルに表示できるフロアプランナ。または、同じ線を使用して、ユーザーは各図形の達成可能な精度について知ることができるようにする。
7.高速なマスク描画を可能とするための正しい位置に全てのセルの少なくともサブセットを自動的に配置することのできるフロアプランナ。
1.マスク描画時に各マスク図形をどの程度高い精度で出力すべきかを判断する際に、設計のコンテクストを使用すること。
2.描画する図形の数によってではなく、設計のコンテクストを使用してマスク描画速度を改善すること。
3.描画する図形毎に、その図形の精度要件、どの幾何的属性が最も重要であるかを判断するためのデータベース 及び/又は 手順。
4.物理属性、回路属性、コンポーネント属性と、マスク作製プロセスとの間のトレードオフを評価することのできるツール。
5.最高精度が必要とされた場合に、描画の難易度の観点からフロアプランを評価することのできるフロアプランナ。あるいは、フロアプランによってレイアウトを解析し、特定の速度を得ようとしたときに各図形がどの位の精度で描画できるかをレポートできるようにすることもできる。
6.重要な図形がそれと交差しないことにより高速なマスク描画が可能となるような線をグラフィカルに表示できるフロアプランナ。または、同じ線を使用して、ユーザーは各図形の達成可能な精度について知ることができるようにする。
7.高速なマスク描画を可能とするための正しい位置に全てのセルの少なくともサブセットを自動的に配置することのできるフロアプランナ。
本出願では、回路を構成するために使用するマスクを描画するという観点で記述しているが、この同じ手法は、マスクを描画する代わりに、ウエハに直接描画する場合にも適用可能である。実際、ウエハの場合には、マスクの場合よりも速度が重要となるため、より重要性の高いソリューションとなりうる。
Toshiba/NuFlareのような現在のマスク作製装置がどのように動作するかを示す研究は、かなりの数が存在する。これらの製品の多重描画技術について説明する文献は、これらのメーカの販売資料を含め、公衆が入手することのできるものが複数存在する。
設計意図とOPC(Optical Proximity Correction)を組み合わせようとする研究は、数多く存在する。そこでのアイディアは、設計意図を使用してより少ないマスク図形を出力しようとするものであり、マスク全体のコストを最小にしようとする点では同じ目的を有している。しかしながら、これらの提案は図形の数をより少なくすることに注目しているのであって、重要ではない図形については低い精度だが高速に描画して同じ数のマスク図形を描画するという可能性については考慮されていない。この種の提案の例として、OpenAccessをベースとしたケイデンスのUDMモデルがある。これは2002年10月1日付のEETimesの「SEMI's Oasis provided respite from GDSII」という記事に記述されている。このような研究は、2003年初めのSPIEカンファレンス、ならびにSi2のOpenAccessカンファレンスでも報告されている。
本書で述べているアイディアの多くは、Bob Packによる「Method and System for Context Specific Mask Writing」と題された特許と関連する。
本発明の手法、あるいはその変形は、マスクを個別の部分毎に描画し、部分内の誤差よりも部分間の誤差の方が大きく、典型的な図形が部分間のオーバーラップよりも小さいものであれば、どのようなマスク描画システムにも適用可能である。ここでいう「部分」とは本明細書の例で言うストライプに当たるが、正方形、不均一なサイズの矩形等他の形状であってもよい。
10,12,14,16,18 一点鎖線
20 レイアウトツール
21 設計データベース
22 事前データ処理部
23 マスク/ウェハ図形データベース
24 データ変換部
25 電子線描画装置
20 レイアウトツール
21 設計データベース
22 事前データ処理部
23 マスク/ウェハ図形データベース
24 データ変換部
25 電子線描画装置
Claims (43)
- 半導体デバイス用描画装置によって描画対象に図形及び/又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
予め与えられた情報に基づいてデザインの重要度を解析するステップと、
前記解析の結果、描画対象に描画する図形及び/又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるステップと、
前記複数のレベルのうち所定レベル以上の図形及び/又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ処理を行うステップと、
前記データ処理後のデータに基づいて描画対象に描画するステップと、
を含むことを特徴とする半導体デバイス用描画方法。 - 前記図形群は、セル及び/又はブロックである請求項1に記載の半導体デバイス用描画方法。
- 前記所定レベル以上の図形又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする請求項1又は2に記載の半導体デバイス用描画方法。
- 半導体デバイス用描画装置によって描画対象に図形及び/又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる図形及び/又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めておくとともに、各図形及び/又は図形群を分割することなく1回で描画するよう前記半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。 - 半導体デバイス用描画装置によって描画対象に図形及び/又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形及び/又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形及び/又は図形群については、同一のストライプとなるよう前記半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。 - 半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。 - 前記半導体デバイス用描画装置は、電子線描画装置である請求項1乃至6のいずれか一項に記載の半導体デバイス用描画方法。
- 前記半導体デバイス用描画装置は、レーザー描画装置である請求項1乃至6のいずれか一項に記載の半導体デバイス用描画方法。
- 前記描画対象は、フォトリソグラフィー用のマスクである請求項1乃至8のいずれか一項に記載の半導体デバイス用描画方法。
- 前記描画対象は、半導体ウェハである請求項1乃至8のいずれか一項に記載の半導体デバイス用描画方法。
- 半導体デバイス用描画装置によって描画対象に図形及び/又は図形群を描画するために事前に描画のためのデータ処理を行う、半導体デバイス用描画装置のためのデータ処理方法において、
予め描画デザインのデータを分析して、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィ情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報のうち少なくとも一つをもってデザインの各部の重要度を得るステップと、
得られた前記デザインの重要度を分類、評価するステップと、
描画する図形及び/又は図形群に対して複数段階のレベルを与えるステップと、
を含むことを特徴とするデータ処理方法。 - 前記図形群は、セル及び/又はブロックである請求項11に記載のデータ処理方法。
- 前記デザインの重要度に応じて前記図形及び/又は図形群について複数のレベル分けを行うステップと、
前記複数のレベルをさらに必要精度の基準のもとで所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うステップと、
をさらに含むことを特徴とする請求項11又は12に記載のデータ処理方法。 - 単一の図形の各部において前記デザインの重要度が異なる場合に、当該デザインの重要度に応じて、単一の図形を複数の部分に分割することを特徴とする請求項11乃至13のいずれか一項に記載のデータ処理方法。
- 前記半導体デバイス用描画装置は、電子線描画装置である請求項11乃至14のいずれか一項に記載のデータ処理方法。
- 前記半導体デバイス用描画装置は、レーザー描画装置である請求項11乃至14のいずれか一項に記載のデータ処理方法。
- 前記描画対象は、フォトリソグラフィー用のマスクである請求項11乃至16のいずれか一項に記載のデータ処理方法。
- 前記描画対象は、半導体ウェハである請求項11乃至16のいずれか一項に記載のデータ処理方法。
- 半導体デバイス用描画装置を用いて、単一の描画対象を複数のストライプに分けて図形の描画を行うための場合のチップレイアウト方法において、
デザインの重要度が所定のレベル以上の図形が、ストライプで分割されない様な、ストライプ位置、ストライプ幅、隣り合うストライプの重なり具合(一部重なる、接する、離れている)及びその重なり量を決定すること、並びに、前記重要度が所定のレベル以上の図形を重なるストライプのどちらのストライプで描画するかを決定することを含むことを特徴とするチップレイアウト方法。 - 前記半導体デバイス用描画装置は、電子線描画装置である請求項19に記載のチップレイアウト方法。
- 前記半導体デバイス用描画装置は、レーザー描画装置である請求19に記載のチップレイアウト方法。
- 前記描画対象は、フォトリソグラフィー用のマスクである請求項19乃至21のいずれか一項に記載のチップレイアウト方法。
- 前記描画対象は、半導体ウェハである請求項19乃至21のいずれか一項に記載のチップレイアウト方法。
- 半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を互いに重ならない複数のストライプに分けて描画する場合のチップレイアウト方法において、
半導体デバイス用描画装置の制約(最大・最小ストライプ幅、最大・最小ストライプ重なり幅、ストライプ境界位置など)を考慮し、前記デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形及び/又は図形群が複数のストライプに分割されないようチップレイアウトの段階において予め描画される図形及び/又は図形群を配置しておくことを特徴とするチップレイアウト方法。 - 半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を重なりを有する複数のストライプに分けて描画する場合のチップレイアウト方法において、
所定の図形群が予めそのストライプの幅方向端部をまたがらないように配置する事を特徴とするチップレイアウト方法。 - 前記図形群は、セル及び/又はブロックである請求項24又は25に記載のチップレイアウト方法。
- 前記半導体デバイス用描画装置は、電子線描画装置である請求項24乃至26のいずれか一項に記載のチップレイアウト方法。
- 前記半導体デバイス用描画装置は、レーザー描画装置である請求24乃至26のいずれか一項に記載のチップレイアウト方法。
- 前記描画対象は、フォトリソグラフィー用のマスクである請求項24乃至28のいずれか一項に記載のチップレイアウト方法。
- 前記描画対象は、半導体ウェハである請求項24乃至28のいずれか一項に記載のチップレイアウト方法。
- 単一の描画対象を複数のストライプに分けて描画する図形及び/又は図形群を描画する半導体デバイス用描画装置において、
予め与えられた情報に基づいてデザインの重要度を解析する解析手段と、
前記解析手段による解析の結果、描画対象に描画する図形及び/又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるレベル分類手段と、
前記複数のレベルのうち所定レベル以上の図形及び/又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ変換手段と、
前記データ変換手段による変換後のデータに基づいて前記描画対象に描画する描画手段と、
を具備することを特徴とする半導体デバイス用描画装置。 - 前記図形群は、セル及び/又はブロックである請求項31に記載の半導体デバイス用描画装置。
- 前記データ変換手段は、所定レベル以上の図形及び/又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする請求項31又は32に記載の半導体デバイス用描画装置。
- 描画対象に図形及び/又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる図形及び/又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めるとともに、各図形及び/又は図形群を分割することなく1回で描画するよう前記描画手段を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。 - 描画対象に図形及び/又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形及び/又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形及び/又は図形群については、同一のストライプとなるよう前記描画手段を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。 - 描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。 - 前記描画手段は、電子線描画装置である請求項31乃至36のいずれか一項に記載の半導体デバイス用描画装置。
- 前記描画手段は、レーザー描画装置である請求項31乃至36のいずれか一項に記載の半導体デバイス用描画装置。
- 前記描画対象は、フォトリソグラフィー用のマスクである請求項31乃至38のいずれか一項に記載の半導体デバイス用描画装置。
- 前記描画対象は、半導体ウェハである請求項31乃至38のいずれか一項に記載の半導体デバイス用描画装置。
- 単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
集積回路の設計者が集積回路の設計を行うレイアウトツールと、
前記レイアウトツールを用いて得られた設計データを格納する設計データベースと、
設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する解析手段、前記解析手段による解析の結果チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じてしきい値を設定するレベル分類手段、レベル分類手段によって設定されたレベル分けを実際のチップレイアウトに適応してチップレイアウトの各部にレベル付けを行う図形分割手段、チップレイアウトの各部に付与されたレベルを考慮して描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類するストライプ分類手段を含む事前データ処理部と、
事前データ処理部で事前処理されて得られたデータを格納するマスク/ウェハ図形データベースと、
マスク/ウェハ図形データベースに格納されている事前処理されたデータを読み出し、描画に必要なデータ形式に変換するデータ変換手段と、
前記データ変換手段からデータを受け取って描画対象に描画する描画手段と、
を含んで構成されることを特徴とする半導体デバイス用描画装置。 - 前記描画手段は、電子線描画装置である請求項41に記載の半導体デバイス用描画装置。
- 前記描画手段は、レーザー描画装置である請求項41に記載の半導体デバイス用描画装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008218767A (ja) * | 2007-03-06 | 2008-09-18 | Nuflare Technology Inc | データ検証方法及び荷電粒子ビーム描画装置 |
JP2012212154A (ja) * | 2005-04-26 | 2012-11-01 | Renesas Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005533283A (ja) * | 2002-07-12 | 2005-11-04 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定のマスク書込のための方法及びシステム |
JP2006502422A (ja) * | 2002-07-12 | 2006-01-19 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定型のマスク検査のための方法及びシステム |
TWI270741B (en) * | 2004-07-28 | 2007-01-11 | Remarkable Ltd | Mask for decreasing the fabrication cost and method for design the same |
US7228522B2 (en) * | 2004-09-29 | 2007-06-05 | Synopsys, Inc. | Edge-based proximity correction |
US7747977B1 (en) | 2005-09-15 | 2010-06-29 | D2S, Inc. | Method and system for stencil design for particle beam writing |
US8050793B1 (en) * | 2006-04-04 | 2011-11-01 | Advanced Micro Devices, Inc. | Method and apparatus for linking reticle manufacturing data |
US7665048B2 (en) * | 2006-12-18 | 2010-02-16 | Cadence Design Systems, Inc. | Method and system for inspection optimization in design and production of integrated circuits |
US8156450B2 (en) * | 2006-12-18 | 2012-04-10 | Cadence Design Systems, Inc. | Method and system for mask optimization |
US8146024B2 (en) * | 2006-12-18 | 2012-03-27 | Cadence Design Systems, Inc. | Method and system for process optimization |
US7694244B2 (en) | 2006-12-18 | 2010-04-06 | Cadence Design Systems, Inc. | Modeling and cross correlation of design predicted criticalities for optimization of semiconductor manufacturing |
US7647569B2 (en) * | 2007-08-01 | 2010-01-12 | Micron Technology, Inc. | Systems, methods, and computer-readable media for adjusting layout database hierarchies for more efficient database processing and storage |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
US5567550A (en) | 1993-03-25 | 1996-10-22 | Texas Instruments Incorporated | Method of making a mask for making integrated circuits |
US5879866A (en) * | 1994-12-19 | 1999-03-09 | International Business Machines Corporation | Image recording process with improved image tolerances using embedded AR coatings |
US5553273A (en) * | 1995-04-17 | 1996-09-03 | International Business Machines Corporation | Vertex minimization in a smart optical proximity correction system |
JPH09189973A (ja) | 1996-01-08 | 1997-07-22 | Fuji Photo Film Co Ltd | ハロゲン化銀乳剤及びこれを用いる写真感光材料 |
US5740068A (en) * | 1996-05-30 | 1998-04-14 | International Business Machines Corporation | Fidelity enhancement of lithographic and reactive-ion-etched images by optical proximity correction |
US5821014A (en) | 1997-02-28 | 1998-10-13 | Microunity Systems Engineering, Inc. | Optical proximity correction method for intermediate-pitch features using sub-resolution scattering bars on a mask |
US6282696B1 (en) * | 1997-08-15 | 2001-08-28 | Lsi Logic Corporation | Performing optical proximity correction with the aid of design rule checkers |
US6453452B1 (en) | 1997-12-12 | 2002-09-17 | Numerical Technologies, Inc. | Method and apparatus for data hierarchy maintenance in a system for mask description |
US6578188B1 (en) * | 1997-09-17 | 2003-06-10 | Numerical Technologies, Inc. | Method and apparatus for a network-based mask defect printability analysis system |
US5932377A (en) | 1998-02-24 | 1999-08-03 | International Business Machines Corporation | Exact transmission balanced alternating phase-shifting mask for photolithography |
SE9800665D0 (sv) * | 1998-03-02 | 1998-03-02 | Micronic Laser Systems Ab | Improved method for projection printing using a micromirror SLM |
JP2000162758A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 光学的近接効果補正方法 |
US6529621B1 (en) | 1998-12-17 | 2003-03-04 | Kla-Tencor | Mechanisms for making and inspecting reticles |
US6051347A (en) * | 1999-03-18 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Application of e-beam proximity over-correction to compensate optical proximity effect in optical lithography process |
US6535774B1 (en) | 1999-08-12 | 2003-03-18 | Advanced Micro Devices, Inc. | Incorporation of critical dimension measurements as disturbances to lithography overlay run to run controller |
US6456899B1 (en) | 1999-12-07 | 2002-09-24 | Ut-Battelle, Llc | Context-based automated defect classification system using multiple morphological masks |
US6421820B1 (en) | 1999-12-13 | 2002-07-16 | Infineon Technologies Ag | Semiconductor device fabrication using a photomask with assist features |
US6571383B1 (en) | 2000-04-28 | 2003-05-27 | Infineon Technologies, Ag | Semiconductor device fabrication using a photomask designed using modeling and empirical testing |
TW512424B (en) | 2000-05-01 | 2002-12-01 | Asml Masktools Bv | Hybrid phase-shift mask |
US6444373B1 (en) | 2000-06-16 | 2002-09-03 | Advanced Micro Devices, Inc. | Modification of mask layout data to improve mask fidelity |
US6787271B2 (en) | 2000-07-05 | 2004-09-07 | Numerical Technologies, Inc. | Design and layout of phase shifting photolithographic masks |
US6634018B2 (en) | 2000-08-24 | 2003-10-14 | Texas Instruments Incorporated | Optical proximity correction |
JP2002196470A (ja) | 2000-12-26 | 2002-07-12 | Hitachi Ltd | フォトマスクの製造方法および半導体集積回路装置の製造方法 |
US6901574B2 (en) | 2001-02-09 | 2005-05-31 | Lacour Patrick J. | Data management method for mask writing |
US6703167B2 (en) | 2001-04-18 | 2004-03-09 | Lacour Patrick Joseph | Prioritizing the application of resolution enhancement techniques |
US6560766B2 (en) | 2001-07-26 | 2003-05-06 | Numerical Technologies, Inc. | Method and apparatus for analyzing a layout using an instance-based representation |
US7302111B2 (en) * | 2001-09-12 | 2007-11-27 | Micronic Laser Systems A.B. | Graphics engine for high precision lithography |
US6670082B2 (en) | 2001-10-09 | 2003-12-30 | Numerical Technologies, Inc. | System and method for correcting 3D effects in an alternating phase-shifting mask |
US6658640B2 (en) * | 2001-12-26 | 2003-12-02 | Numerical Technologies, Inc. | Simulation-based feed forward process control |
US6884551B2 (en) | 2002-03-04 | 2005-04-26 | Massachusetts Institute Of Technology | Method and system of lithography using masks having gray-tone features |
JP2003315973A (ja) | 2002-04-19 | 2003-11-06 | Fujitsu Ltd | マスク設計装置、マスク設計方法、プログラムおよび半導体装置製造方法 |
DE10228546B4 (de) | 2002-06-26 | 2006-08-10 | Infineon Technologies Ag | Verfahren zur Strukturierung einer Lithographiemaske |
JP2006502422A (ja) * | 2002-07-12 | 2006-01-19 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定型のマスク検査のための方法及びシステム |
JP2005533283A (ja) * | 2002-07-12 | 2005-11-04 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定のマスク書込のための方法及びシステム |
US6792592B2 (en) | 2002-08-30 | 2004-09-14 | Numerical Technologies, Inc. | Considering mask writer properties during the optical proximity correction process |
US6964032B2 (en) * | 2003-02-28 | 2005-11-08 | International Business Machines Corporation | Pitch-based subresolution assist feature design |
-
2003
- 2003-07-14 US US10/621,114 patent/US7024638B2/en not_active Expired - Lifetime
-
2004
- 2004-07-14 JP JP2004206973A patent/JP2005039273A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012212154A (ja) * | 2005-04-26 | 2012-11-01 | Renesas Electronics Corp | 半導体装置の製造方法 |
US8719740B2 (en) | 2005-04-26 | 2014-05-06 | Renesas Electronics Corporation | Semiconductor device which is subjected to optical proximity correction |
JP2015028636A (ja) * | 2005-04-26 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2008218767A (ja) * | 2007-03-06 | 2008-09-18 | Nuflare Technology Inc | データ検証方法及び荷電粒子ビーム描画装置 |
Also Published As
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