JP2012212154A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減する。
【解決手段】ロジック回路の形成領域（１１４）は、所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）とを備える。特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。
【選択図】図７

Description

本発明は、半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法に関し、特に、半導体装置等の設計パターンを転写するときに生じる歪みを効率的に補正するための技術に関する。

従来の半導体装置の製造方法においては、設計により得られた設計レイアウトは、光近接効果に伴う歪みを予め見込んで補正するＯＰＣ（Optical Proximity Correction：光近接補正）を施されＯＰＣ後レイアウトへ変換された後に、マスクとして描画される。描画により得られたマスクを用いてウェーハへ露光することにより、設計パターンのウェーハへの転写が行われる。なお、この設計パターンの転写においては、必ずしもマスクを用いる必要はなく、あるいは、ＯＰＣ後レイアウトを用いて、ウェーハへの直接描画（直描）が行われてもよい。

上記のＯＰＣにおいては、光リソグラフィだけでなく、荷電ビームリソグラフィ、Ｘ線リソグラフィ、エッチング、ＣＭＰ、およびマスク形成等のプロセスにおいて生じる歪みが想定されている。

一般に、より高精度なＯＰＣ処理を行うこととマスクやウェーハの製造コストとはトレードオフの関係にある。すなわち、より高精度なＯＰＣは、より高コストとなる傾向にある。

従来から、ＯＰＣ処理のための手法としては、ルールベースＯＰＣが主に用いられている。ルールベースＯＰＣでは、補正ステップの単位や、補正対象の細分化段数、コーナー部の補正段数、ライン端部の補正段数などが高精度化のためのパラメータであるが、これらを高精度にすることにより、処理時間および製造コストが増大するという問題がある。

また、近年、ルールベースＯＰＣに代わって、モデルベースＯＰＣが用いられるようになっている。モデルベースＯＰＣは、ルールベースＯＰＣがＤＲＣ（Design Rule Checker）的な図形的特徴を元に補正ルールを人間が記述するのに比べ、リソグラフィシミュレーションを用いてウェーハ上に形成されるパターン形状を予測しながら補正する。従って、より高精度な補正が可能である反面、シミュレーションをチップレベルで行うのでさらに処理時間が増大するという問題がある。この処理時間は、従来と同様の処理リソースを用いた場合には、数日から数週間となる場合もある。

また、モデルベースＯＰＣでは、一般に、ルールベースＯＰＣに比べて、ＯＰＣ後レイアウトがより複雑な形状となるので、出力されるデータがさらに増大する。従って、ＯＰＣ後レイアウトをマスクデータに変換しウェーハ上に描画するために必要な処理時間がさらに増大するという問題がある。

モデルベースＯＰＣでは、移動するエッジの長さ方向の単位長や、その単位の数や移動のステップなどが高精度化のためのパラメータであるが、高精度にすれば、ＯＰＣ処理に要するリソースのみならず描画データ数も増加するので、製造コストは増大する傾向にある。

すなわち、ルールベースＯＰＣおよびモデルベースＯＰＣいずれにおいても、ＯＰＣ処理を高精度にすることによる処理時間および製造コストの増大が問題となっている。

このような問題点を解決するために、ＯＰＣ処理の精度をレイアウトの種類に応じて変化させ、処理時間を短縮し製造コストの低減等を図る手法が考えられている。従来の補正手法の例は、例えば特許文献１〜８に開示されている。

特開平１０−１９９７８５号公報 特開平１０−３０１２５５号公報 特開２０００−１６２７５８号公報 特開２００１−１００３９０号公報 特開２００２−３４１５１４号公報 特開２００３−１７３０１２号公報 特開平９−３１９０６７号公報 特開２００２−３２８４５７号公報

従来のＯＰＣ手法においては、フォトマスクのうちメモリに対応するメモリ領域については、ＯＰＣ処理の精度をレイアウトの種類に応じて変化させている。しかし、これらの手法は、フォトマスクのうちランダムロジック回路に対応するランダムロジック領域に対しては、必ずしも適切であるとは言い難い。従って、ランダムロジック回路を含む半導体装置においては、処理時間を短縮し製造コストを低減することができない場合があるという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、ロジック回路を含む半導体装置において処理時間を短縮し製造コストを低減することができる半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法を提供することを目的とする。

本発明に係る半導体装置の態様は、ロジック回路を含む半導体装置であって、ロジック回路の形成領域は、所定の精度で光近接補正処理された第１領域と、所定の精度より低い精度で光近接補正処理された第２領域とを備える。

本発明に係る半導体製造用マスクの態様は、ロジック回路を含む半導体装置を製造するための半導体製造用マスクであって、ロジック回路に対応するマスク領域は、所定の精度で光近接補正処理された第１領域と、所定の精度より低い精度で光近接補正処理された第２領域とを備える。

本発明に係る光近接処理方法の態様は、ロジック回路を含む半導体装置を製造するための光近接処理方法であって、ロジック回路の設計レイアウトの第１領域に所定の精度で第１光近接補正処理を行う工程（ａ）と、ロジック回路の設計レイアウトの第２領域に所定の精度より低い精度で第２光近接補正処理を行う工程（ｂ）とを備える。

本発明に係る半導体装置の態様によれば、ロジック回路を含む半導体装置において処理時間を短縮し製造コストを低減することができる。

本発明に係る半導体製造用マスクの態様によれば、ロジック回路を含む半導体装置において処理時間を短縮し製造コストを低減することができる。

本発明に係る光近接処理方法の態様によれば、ロジック回路を含む半導体装置において処理時間を短縮し製造コストを低減することができる。

この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１に係るフォトマスクの構成を示す上面図である。 マスクを用いた半導体装置の製造方法を示すフローチャートである。 ウェーハへの直接描画による半導体装置の製造方法を示すフローチャートである。 低精度なＯＰＣ処理と高精度なＯＰＣ処理との差異を説明するための上面図である。 矩形状の設計レイアウトにおいてライン端の横のふくらみ不足を低減するためのＯＰＣ処理を示す上面図である。 Ｔ字型の設計レイアウトにおいてコーナーのラウンディングを低減するためのＯＰＣ処理を示す上面図である。 実施の形態１に係る半導体装置の製造方法の一例を示すフローチャートである。 実施の形態１に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態１に係る半導体装置の製造方法の他の例を示すフローチャートである。 低精度な設定処理と高精度な設定処理とが互いに影響を与えあう場合を示す模式図である。 実施の形態１に係る半導体装置の製造方法の他の例を示すフローチャートである。 実施の形態１に係る半導体装置の製造方法におけるダミーレイアウトの特徴を示す上面図である。 実施の形態１に係る半導体装置の製造方法におけるダミーレイアウトの特徴を示す上面図である。 実施の形態１に係る半導体装置の製造方法における高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。 実施の形態１に係る半導体装置の製造方法における高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。 実施の形態１に係る半導体装置の製造方法における高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。 実施の形態１に係る半導体装置の製造方法における高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。 実施の形態１に係る半導体装置の製造方法における高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。 実施の形態１に係る半導体装置の製造方法における階層処理で展開する距離を示す図である。 実施の形態２に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態３に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態３に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態４に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態５に係る半導体装置の製造方法における設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す上面図である。 実施の形態５に係る半導体装置の製造方法における設計レイアウトおよびＯＰＣ後レイアウトを示す上面図である。 実施の形態６に係る半導体装置の製造方法を示す上面図である。 実施の形態６に係る半導体装置の製造方法を示すフローチャートである。 実施の形態７に係る半導体装置の製造方法を示す上面図である。 実施の形態７に係る半導体装置の製造方法を示すフローチャートである。 実施の形態７に係る半導体装置の製造方法を示す上面図である。 実施の形態７に係る半導体装置の製造方法を示す上面図である。 実施の形態７に係る半導体装置の製造方法を示す上面図である。

＜実施の形態１＞
実施の形態１に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法においては、ランダムロジック回路に対応するランダムロジック領域において、高精度な処理を必要としない領域については低精度な処理を行うことを特徴とする。このような精度の調整は、設計レイアウトに対してＯＰＣ（Optical Proximity Correction：光近接補正）を行うことによりＯＰＣ後レイアウトを生成する既存のＥＤＡ（Electrical Design Automation）ツールにおいて設定を調整することにより実施できる。これにより、処理時間を短縮し製造コストを低減することが可能となる。

図１は、本実施の形態に係るフォトマスクの構成を示す上面図である。

図１（ａ）には、フォトマスク１００の全体が示されている。フォトマスク１００は、ＩＣ装置領域１１０とマーク／ダイシング領域１２０とマスク周辺領域１３０とからなる。ＩＣ装置領域１１０には、ＩＣ装置に対応する領域が描かれている。マーク／ダイシング領域１２０には、製造工程において用いられるマークや、ウェーハプロセス管理／ウェーハテストのためのテストパターンが搭載されている。マスク周辺領域１３０には、遮光帯が配置されている。

図１（ｂ）には、図１（ａ）に示されるＩＣ装置領域１１０の構成が示されている。ＩＣ装置領域１１０は、アレイ状にパターンが形成されており、記憶装置に対応するメモリ領域１１２と、メモリ領域１１２以外の領域でありランダムロジック回路に対応するランダムロジック領域１１４とからなる。

図１（ｃ）には、図１（ｂ）に示されるランダムロジック領域１１４の構成が示されている。ランダムロジック領域１１４は、自動配置配線（Ｐ＆Ｒ）で論理ブロックを並べ、これらの端子を接続した形状となっている。矩形状のセル１１４ａ，１１４ｂは、論理ブロックの単位である。図１（ｃ）においては、低精度に処理されるセル１１４ａと高精度に処理されるセル１１４ｂとの２種類が配置されている。

図１（ｄ）には、図１（ｃ）と同様に、図１（ｂ）に示されるランダムロジック領域１１４の構成が示されている。図１（ｄ）においては、細線で示され高精度に処理されるパターン１１４ｃと太線で示され低精度に処理されるパターン１１４ｄとの２種類が配置されている。図１（ｄ）に示されるように、各パターンは、１個のセル内に収まっていてもよく、あるいは、複数個のセルにまたがっていてもよい。例えば、低精度な処理を行う領域とは、寸法変動、マスク重ね合わせずれ等のプロセス変動が、論理、遅延等、ランダムロジック部の回路動作に与える影響が小さい領域である。図２は、マスクを用いた半導体装置の製造方法を示すフローチャートである。図２において、設計により得られた設計レイアウトは、光近接効果等に伴う歪みを予め見込んで補正するＯＰＣを施されＯＰＣ後レイアウトに変換される。ＯＰＣ後レイアウトはマスク上への描画のための描画データに変換された後に、マスクプロセスにおいてマスク上に描画される。描画されたマスクは、ウェーハプロセスにおいて、フォトレジストを塗布されたウェーハ上への露光により、ウェーハ上にパターン転写される。転写されたパターンを用いてエッチング等を行いウェーハを加工することにより、半導体装置が製造される。図３は、ウェーハへの直接描画（直描）による半導体装置の製造方法を示すフローチャートである。図３において、設計により得られた設計レイアウトは、光近接効果等に伴う歪みを予め見込んで補正するＯＰＣを施されＯＰＣ後レイアウトに変換される。ＯＰＣ後レイアウトはウェーハ上への描画のための描画データに変換された後に、ウェーハプロセスにおいて、ウェーハ上に塗布されたフォトレジストへ直接描画される。直接描画により転写されたパターンを用いてエッチング等を行いウェーハを加工することにより、半導体装置が製造される。

次に、図４〜６を用いて、低精度な処理を行った場合と高精度な処理を行った場合とについて、描画データの形状を説明する。

図４は、低精度なＯＰＣ処理と高精度なＯＰＣ処理との差異を説明するための上面図である。

図４（ａ）に示される設計レイアウトは、低精度な処理を行われることにより、図４（ｂ）に示されるＯＰＣ後レイアウトに補正される。図４（ｂ）に示されるＯＰＣ後レイアウトは、図４（ｃ）に示されるように、複数個の矩形に分割され、ＯＰＣ後描画データに生成される。図４（ｂ）に示されるＯＰＣ後レイアウトは、図４（ａ）に示される設計レイアウトに対して、エッジ毎に一律にバイアスを与えているのみであるので、頂点数は増加しない。従って、図４（ｃ）に示されるＯＰＣ後描画データにおいては、矩形の個数は３個と少ない。

一方、図４（ａ）に示される設計レイアウトは、高精度な処理を行われることにより、図４（ｄ）に示されるＯＰＣ後レイアウトに補正される。図４（ｄ）に示されるＯＰＣ後レイアウトは、図４（ｅ）に示されるように、複数個の矩形に分割され、ＯＰＣ後描画データに生成される。図４（ｄ）に示されるＯＰＣ後レイアウトは、図４（ａ）に示される設計レイアウトに対して、歪みを抑えるためにエッジを細かく分割しているので、頂点数は増加している。従って、図４（ｅ）に示されるＯＰＣ後描画データにおいては、矩形の個数は２２個と多い。

すなわち、低精度な処理を行う場合には、ウェーハ上の仕上がり精度は低くなるが、描画装置において描画すべき基本図形（ここでは矩形）の個数が低減できるので、処理時間を短縮し製造コストを低減することが可能となる。

図５は、矩形状の設計レイアウトにおいてライン端の横のふくらみ不足を低減するためのＯＰＣ処理を示す上面図である。

図５（ａ）に示される低精度なＯＰＣ後レイアウトは、頂点数（すなわち分割数）は少ないが、図５（ｂ）に示されるようにウェーハ上に仕上げられた場合には、ライン端の横のふくらみ不足はやや大きい。

一方、図５（ｃ）に示される高精度なＯＰＣ後レイアウトは、頂点数（すなわち分割数）が多いが、図５（ｄ）に示されるようにウェーハ上に仕上げられた場合には、ライン端の横のふくらみ不足はやや小さい。

図６は、Ｔ字型の設計レイアウトにおいてコーナーのラウンディングを低減するためのＯＰＣ処理を示す上面図である。

図６（ａ）に示される低精度なＯＰＣ後レイアウトは、頂点数（すなわち分割数）は少ないが、図６（ｂ）に示されるようにウェーハ上に仕上げられた場合には、コーナーのラウンディングはやや大きい（矢印部分における幅の広がりが大きい）。

一方、図６（ｃ）に示される高精度なＯＰＣ後レイアウトは、頂点数（すなわち分割数）は多いが、図６（ｄ）に示されるようにウェーハ上に仕上げられた場合には、コーナーのラウンディングはやや小さい（矢印部分における幅の広がりが小さい）。

図７は、本実施の形態に係るＯＰＣの処理方法の一例を示すフローチャートである。

まず、ステップＳ１において、設計レイアウトが入力される。入力された設計レイアウトは所定の管理用データベース（ライブラリ）に登録される。

次に、ステップＳ２に進み、ステップＳ１において入力された設計レイアウトを、ＯＰＣに要求される精度に応じて分類する。これにより、要求される精度が低い低精度パターンと要求される精度が高い高精度パターンとに分類が行われる。

次に、ステップＳ３に進み、ステップＳ２において分類された低精度パターンにおいて、設定処理および補正処理を行う。具体的には、頂点数等のパラメータの決定（設定処理）を行った後に、決定された諸条件に基づきＤＲＣ（Design Rule Checker）機能やシミュレーションを用いて図形の変形（補正処理）が行われる。

次に、ステップＳ４に進み、ステップＳ２において分類された高精度パターンにおいて、設定処理および補正処理を行う。この設定処理においては、ステップＳ３において設定されたパラメータを参照して、パラメータが設定される。これにより、ステップＳ３における設定処理がステップＳ４における設定処理に影響を与える場合にも、この影響に応じて適切なパラメータを設定することが可能となる。なお、具体的な処理の内容はステップＳ３と同様である。このようにステップＳ４の処理は、ステップＳ３の補正結果（ＯＰＣ後レイアウト）を考慮して行われるが、ステップＳ３では、高精度の補正結果を参照することなく処理が行われるので、処理時間を短縮することができる。ここで、ステップＳ３とステップＳ４とは、入れ替えることが可能であるが、前段の処理は後段の処理結果を考慮できないので、高精度の補正処理の方を、先の結果を参照できる後段の処理として行うことが望ましい。

次に、ステップＳ５に進み、ステップＳ３およびステップＳ４における補正処理により得られたＯＰＣ後レイアウトを出力する。

以上のステップＳ１〜Ｓ５により、入力された設計レイアウトに基づきＯＰＣ後レイアウトを生成し出力することができる。なお、上述した処理では、ランダムロジック領域１１４等において同様の形状を有するレイアウトパターンであっても、異なる精度で異なる形状を有するように処理を行うことができる。また、上述においては、ステップＳ３で低精度な設定処理および補正処理を行った後にステップＳ４で高精度な設定処理および補正処理を行う場合について説明した。しかし、これに限らず、例えば、図９を用いて後述するように、低精度な設定処理および高精度な設定処理を先に行った後に、低精度な補正処理および高精度な補正処理を一括して行ってもよい。

図８は、高精度なＯＰＣ処理と低精度なＯＰＣ処理との差異を説明するための上面図である。図８（ａ）には設計レイアウトが、図８（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図８（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図８（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図８（ｂ）に示されるＯＰＣ後レイアウトに補正される。図８（ｂ）に示されるＯＰＣ後レイアウトは、図８（ｄ）に示されるように、ウェーハ上に仕上げられる。図８（ｂ）に示されるＯＰＣ後レイアウトは、図８（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナーのラウンディング等の歪を予め見込んだ補正を行っている。従って、図８（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディング等の歪みは小さい。

一方、図８（ａ）に示される設計レイアウトは、低精度な処理を行われた場合には、図８（ｃ）に示されるＯＰＣ後レイアウトに補正される。図８（ｃ）に示されるＯＰＣ後レイアウトは、図８（ｅ）に示されるように、ウェーハ上に仕上げられる。図８（ｃ）に示されるＯＰＣ後レイアウトは、図８（ａ）に示される設計レイアウトに対して、ライン端の後退を予め見込んで一律にバイアスを与えて幅を太くしているのみである。従って、図８（ｅ）に示されるウェーハ仕上がりにおいては、ライン端はさほど後退していないが、図８（ｄ）に比べてコーナーのラウンディング等の歪みが大きく残存している。

図９は、本実施の形態に係るＯＰＣの処理方法の他の例を示すフローチャートである。図９は、図７に示されるフローチャートにおいて、ステップＳ３に代えてステップＳ３−１を、ステップＳ４に代えてステップＳ４−１，Ｓ４−２を、それぞれ行うものである。

ステップＳ３−１においては、ステップＳ２で分類された低精度パターンにおいて、設定処理のみが行われる。また、ステップＳ４−１においては、ステップＳ２で分類された高精度パターンにおいて、設定処理のみが行われる。そして、ステップＳ４−２においては、低精度な補正処理および高精度な補正処理が一括して行われる。以下では、このように補正処理を一括して行う理由について説明する。

図７に示されるフローチャートにおいては、ステップＳ３において低精度な設定処理および補正処理を行った後にステップＳ４において高精度な設定処理および補正処理を行う。従って、高精度な設定補正処理と低精度な設定補正処理とが互いに影響を与える場合においては、適切な設定処理を行うことが困難である場合がある。

図１０は、高精度な補正処理が低精度な補正処理に影響を与える場合を示す模式図である。図１０（ａ）においては、設計レイアウト上に、高精度な処理を必要とする設計レイアウトの領域１５０と低精度な処理が可能な領域１６０とが近接している。従って、図７に示されるように、領域１６０の補正処理（ステップＳ３）が領域１５０の設定処理（ステップＳ４）より先に行われる場合には、図１０（ｂ）に示されるように、ＯＰＣ後レイアウトである領域１６０ａの補正結果に阻まれ、領域１５０ａで高精度な補正を行うことができず、領域１６０側に延ばすことができないので、仕上がりが後退する場合がある（領域１５０，１６０は点線でウェーハ仕上がりは曲線でそれぞれ示されている）。一方、図９に示されるフローチャートにおいては、ステップＳ３−１およびステップＳ４−１においては設定処理のみが行われ、ステップＳ４−２においては各設定処理が互いに与えあう影響を参照しながら補正処理が一括して行われる。従って、図７に示されるフローチャートに比べて、要求される精度を満たす補正が可能である。図１０（ｃ）にその例を示す。領域１５０ｂのウェーハ仕上がりを十分な精度で行うために、領域１６０ｂの仕上がり精度を落としてこれを補っている。従って、図９に示されるフローチャートにおいては、低精度な補正処理が、高精度な補正処理に影響を与える場合においても、適切な設定処理を行うことができる。

なお、互いに与え合う影響を参照しながら補正処理を行う手法は、ルールベースＯＰＣおよびモデルベースＯＰＣいずれにおいても実施可能である。すなわち、ルールベースＯＰＣにおいては、ＯＰＣ実施前の設計レイアウトパターンを用いてパラメータが設定されるが、部分的に、ＯＰＣ実施後の他のレイアウトパターンを参照してパラメータを設定することができる。また、モデルベースＯＰＣにおいては、ＯＰＣ実施後の他のレイアウトパターンを参照してパラメータを設定しシミュレーションすることができる。

また、図７に示されるフローチャートは、図９に示されるフローチャートに比べて、処理の負荷は小さい。従って、例えば、領域１５０，１６０が互いに離れて配置されており高精度な設定処理が低精度な設定処理に与える影響が小さい場合等には、図７に示されるような処理を行うことにより、ＯＰＣ処理リソースを効率的に使用することが可能となる。

図１１は、本実施の形態に係るＯＰＣの処理方法の他の例を示すフローチャートである。図１１は、図９に示されるフローチャートにおいて、ステップＳ３−１に代えてステップＳ３−１ａ〜３−１ｃを行うものである。

ステップＳ３−１ａにおいては、ステップＳ２で分類された第１低精度パターンにおいて、設定処理および補正処理が行われる。また、ステップＳ３−１ｂにおいては、ステップＳ２で分類された第２低精度パターンにおいて、設定処理および補正処理が行われる。この第１低精度パターンおよび第２低精度パターンは、互いに影響を与えあうことはなく、また他のパターンの処理の影響を受けることもないので、並列して補正処理までを行うことが可能である。また、ステップＳ３−１ｃにおいては、ステップＳ２で分類された第３低精度パターンにおいて、設定処理が行われる。この第３低精度パターンの設定処理は、第１低精度パターンおよび第２低精度パターンの設定処理の影響を受けるので、これらの処理の後段に配置されている。また、この第３低精度パターンの設定処理はステップＳ４−１で行われる高精度パターンの設定処理の影響を受ける。従って、第３低精度パターンについては、ステップＳ３−１ｃにおいて設定処理のみを行い、ステップＳ４−１において高精度パターンの設定処理が行われた後に、ステップＳ４−２において、補正処理が一括して行われる。このように、他の影響を互いに受けない第１低精度パターンおよび第２低精度パターンの設定処理を並列に行うことにより、図９に示すフローチャートよりも処理時間を短縮することができる。

次に、図１２〜１８を用いて、ランダムロジック領域１１４において、実際には高速トランジスタとして動作しないダミーレイアウトを抽出する手法について説明する。ダミーレイアウトには低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

具体的には、ランダムロジック領域１１４のゲート層に対応する設計レイアウトにおいて、ゲートとして動作しない領域を抽出することにより、ダミーレイアウトを抽出できる。このダミーレイアウトとしては、局所的な面積率を一定にするために挿入されるダミーゲートや、容量、抵抗、ダイオード等の各素子が挙げられる。

図１２は、ダミーレイアウトの特徴を示す上面図である。

トランジスタとして動作するポリシリコンなど導電材料からなりトランジスタのゲート配線として利用される導電体層（導電体領域）は、活性層（活性領域）との重なりを有する。従って、活性層との重なりを有さないレイアウトパターンに着目することにより、ダミーレイアウトを抽出することが可能となる。

図１２（ａ）には活性層（ハッチング部分）との重なりを有する導電体層のレイアウトが、図１２（ｂ）には活性層との重なりを有さない導電体層のレイアウトが、それぞれ示されている。すなわち、図１２（ａ）に示されるレイアウトは、トランジスタとして動作するので高精度な処理が必要とされるが、図１２（ｂ）に示されるレイアウトは、トランジスタとして動作しないので高精度な処理が必要とされない。従って、図１２（ｂ）に示されるように活性層との重なりを有さない導電体層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

また、活性層との重なりを有する導電体層であっても、コンタクトを受けるためのコンタクト用パッドを有さない場合には他層に接続されないので、トランジスタとして動作しない。従って、コンタクト用パッドを有さないレイアウトパターンに着目することにより、ダミーレイアウトを抽出することが可能となる。

図１２（ｃ）には部分的に幅の広い端部であるコンタクト用パッドに対応するパッドパターンを有する導電体層のレイアウトが、図１２（ｄ）にはコンタクト用パッドに対応するパッドパターンを有さない導電体層のレイアウトが、それぞれ示されている。すなわち、図１２（ｃ）に示されるレイアウトは、トランジスタとして動作するので高精度な処理が必要とされるが、図１２（ｄ）に示されるレイアウトは、トランジスタとして動作しないので高精度な処理が必要とされない。従って、図１２（ｄ）に示されるようにコンタクト用パッドに対応するパッドパターンを有さない導電体層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。なお、パターン幅が十分大きくコンタクト用パッドが不要であるようなトランジスタもあり得るが、一般に、高速動作するトランジスタは線幅が小さいので、図１２（ｃ）に示されるように、活性層（ハッチング部分）との重なりの外に、コンタクト用パッドが必要となる。すなわち、トランジスタのゲート配線として線幅が小さい導電体のみが配置される場合においては、このような手法でダミーパターンを抽出することが可能となる。例えば高速トランジスタとは、ランダムロジック領域において、低精度領域に形成され線幅の大きいゲート長さを有する低速トランジスタよりも線幅が小さく、最小加工寸法に近いゲート長を有し、高速で動作するトランジスタをいう。

また、活性層との重なりおよび活性層との重なりの外に形成されたコンタクト用パッドを有する導電体層であっても、コンタクト用パッドにコンタクトが接続されていない場合には他層に接続されないので、トランジスタとして動作しない。従って、コンタクトが接続されていないレイアウトパターンに着目することにより、ダミーレイアウトを抽出することが可能となる。

図１２（ｅ）には部分的に幅の広い端部（第１幅広部）においてコンタクトに対応するパターン（太線部分）に接続された導電体層のレイアウトが、図１２（ｆ）には部分的に幅の広い端部（第２幅広部）においてコンタクトに対応するパターンに接続されていない導電体層のレイアウトが、それぞれ示されている。すなわち、図１２（ｅ）に示されるレイアウトは、トランジスタとして動作するので高精度な処理が必要とされるが、図１２（ｆ）に示されるレイアウトは、トランジスタとして動作しないので高精度な処理が必要とされない。従って、図１２（ｅ）に示されるようにコンタクトに対応するパターンに接続されない導電体層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。さらに、図１３（ａ）に示されるように、活性層上の導電体層の幅が大きくその上にコンタクトのあるものは、容量として使用されている場合がある。これらもダミーレイアウトとして扱うことが可能である。

図１３（ｂ）には、隣り合う設計セルにおいて、高精度領域１７０と低精度領域１８０とを有するＯＰＣ後レイアウトの例が示されている。

高精度領域１７０には、活性領域１７４を横切るように形成されるゲート配線１７２と、活性領域１７４と電気的に接続するように形成されるコンタクト１７６とがレイアウトされている。低精度領域１８０には、ダミー活性領域１８４を横切るように形成されるダミーゲート配線１８２がレイアウトされている。

活性領域１７４上には、ゲート絶縁膜を介して導電体層からなるゲート配線１７２が形成される。ゲート配線１７２を挟んで両側に位置する活性領域１７４はそれぞれソース領域／ドレイン領域となり、第１トランジスタを構成する。また、ダミー活性領域１８４上には、絶縁膜を介して導電体層からなるダミーゲート配線１８２が形成される。

高精度領域１７０は、トランジスタとして動作するので、高精度なＯＰＣ処理が施され、ゲート配線１７２は、設計レイアウトに対して、ライン端の後退やコーナーのラウンディング等の歪みを予め見込んだ補正を行っている。低精度領域１８０は、トランジスタとして動作しないので、低精度なＯＰＣ処理が施され、ダミーゲート配線１８２には一律にバイアスを与えて幅を太くしているのみとしたり、エッジの分割を行わず、エッジ毎の低精度なＯＰＣ処理をした例である。すなわち、ゲート配線１７２およびダミーゲート配線１８２は、それぞれ端部とＬ字状の屈曲部とを有し、ゲート配線１７２の屈曲部の内径は、ダミーゲート配線１８２の屈曲部の内径よりも小さく、ゲート配線１７２の端部のふくらみは、ダミーゲート配線１８２の端部のふくらみよりも大きくなるように補正されている。従って、図１３（ｂ）に示されるようにコンタクト１７６に対応するパターンに接続されないダミー活性領域１８４のレイアウトを既存のＤＲＣツールを用いて抽出し、対応する設計セルに低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

また、高精度領域１７０の各ゲート配線１７２は、略長方形の活性領域１７４の長辺方向に対して略垂直方向に所定の第１ピッチＡで形成され、一端は互いに接続されるとともに、他端は活性領域１７４外で終端している。一方、低精度領域１８０の各ダミーゲート配線１８２も同様に略長方形のダミー活性領域１８４の長辺方向に対して略垂直方向に所定の第２ピッチＢで形成され、一端は互いに接続されるとともに、他端はダミー活性領域１８４外で終端している。ここで、ダミーゲート配線１８２は、写真製版工程や、エッチング工程、平坦化工程における粗密間差の影響を抑制するために、局所的な面積率を一定にするように挿入される。従って、第１ピッチＡと第２ピッチＢとは近似するのが好ましく、本実施の形態では等しく形成されている。

これらのレイアウトによって形成されたウェーハ上の仕上がりは、ゲートが終端している側（上記の他端）で比較すると、図５で示すように、ダミーゲート配線１８２のふくらみは、ゲート配線１７２のふくらみより小さくなる。また、ゲートが互いに接続される側（上記の一端）のＬ字状の屈曲部のラウンディングで比較すると、図６で示すように、ダミーゲート配線１８２のラウンディングは、ゲート配線１７２のラウンディングより大きくなっている。

次に、図１４〜１８を用いて、低精度ＯＰＣにより生成されたレイアウトの歪みについて、高精度ＯＰＣにより生成されたレイアウトの歪みとの比較により説明する。

図１４は、高精度なＯＰＣ処理と一律にバイアスを与える低精度なＯＰＣ処理との差異を説明するための上面図である。図１４（ａ）には設計レイアウトが、図１４（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図１４（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図１４（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図１４（ｂ）に示されるＯＰＣ後レイアウトに補正される。図１４（ｂ）に示されるＯＰＣ後レイアウトは、図１４（ｄ）に示されるように、ウェーハ上に仕上げられる。図１４（ｂ）に示されるＯＰＣ後レイアウトは、図１４（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１４（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは小さい。

一方、図１４（ａ）に示される設計レイアウトは、ライン端部、コーナー部、近接する図形の効果が考慮されずに、一律にバイアスを与える低精度な処理を行われた場合には、図１４（ｃ）に示されるＯＰＣ後レイアウトに補正される。図１４（ｃ）に示されるＯＰＣ後レイアウトは、図１４（ｅ）に示されるように、ウェーハ上に仕上げられる。図１４（ｃ）に示されるＯＰＣ後レイアウトは、図１４（ａ）に示される設計レイアウトに対して、一律にバイアスを与えて幅を太くしているのみである。従って、図１４（ｅ）に示されるウェーハ仕上がりにおいては、図１４（ｄ）に比べて、ライン端の後退量が大きく、またライン端横のふくらみ量が小さく、コーナーのラウンディングが大きく、近接する図形による影響等の歪みが残存し、線幅もばらつくなどＣＤ精度が低い。例えばランダムロジック部では通常最小線幅を基準とした数種類の線幅を用いることが多いが、低精度な処理を行われた領域では、線幅が不規則にばらつくことになる。

図１５は、高精度なＯＰＣ処理とエッジの分割を行わず、エッジの位置を高精度に補正する低精度なＯＰＣ処理との差異を説明するための上面図である。図１５（ａ）には設計レイアウトが、図１５（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図１５（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図１５（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図１５（ｂ）に示されるＯＰＣ後レイアウトに補正される。図１５（ｂ）に示されるＯＰＣ後レイアウトは、図１５（ｄ）に示されるように、ウェーハ上に仕上げられる。図１５（ｂ）に示されるＯＰＣ後レイアウトは、図１５（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１５（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは小さい。

一方、図１５（ａ）に示される設計レイアウトは、エッジの分割を行わず、すなわちライン端、コーナー部の補正を行わずに、エッジの位置を高精度に補正する低精度な処理を行われた場合には、図１５（ｃ）に示されるＯＰＣ後レイアウトに補正される。図１５（ｃ）に示されるＯＰＣ後レイアウトは、図１５（ｅ）に示されるように、ウェーハ上に仕上げられる。図１５（ｃ）に示されるＯＰＣ後レイアウトは、図１５（ａ）に示される設計レイアウトに対して、エッジの分割を行わずエッジの位置を高精度に補正している。従って、図１５（ｅ）に示されるウェーハ仕上がりにおいては、エッジ部の仕上がりは図１５（ｄ）と同様であるが、図１５（ｄ）に比べて、ライン端の後退量が大きく、またライン端横のふくらみ量が小さく、コーナーのラウンディングが大きい等の歪みが残存している。

図１６は、高精度なＯＰＣ処理とエッジの分割数をやや少なくする低精度なＯＰＣ処理との差異を説明するための上面図である。図１６（ａ）には設計レイアウトが、図１６（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図１６（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図１６（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図１６（ｂ）に示されるＯＰＣ後レイアウトに補正される。図１６（ｂ）に示されるＯＰＣ後レイアウトは、図１６（ｄ）に示されるように、ウェーハ上に仕上げられる。図１６（ｂ）に示されるＯＰＣ後レイアウトは、図１６（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１６（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは小さい。

一方、図１６（ａ）に示される設計レイアウトは、高精度な処理に比べてエッジの分割数をやや少なくする、例えば、ハンマーヘッド、インナーハンマーヘッド、セリフ、インナーセリフなどのパターンエッジコーナー部の段数を減らしたり、自他図形を見てのエッジの分割数を減らすなどの低精度な処理を行われた場合には、図１６（ｃ）に示されるＯＰＣ後レイアウトに補正される。図１６（ｃ）に示されるＯＰＣ後レイアウトは、図１６（ｅ）に示されるように、ウェーハ上に仕上げられる。図１６（ｃ）に示されるＯＰＣ後レイアウトは、図１６（ａ）に示される設計レイアウトに対して、やや少ない分割数で、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１６（ｅ）に示されるウェーハ仕上がりにおいては、図１６（ｄ）に比べて、ライン端の後退量がやや大きく、またライン端横のふくらみ量がやや小さく、コーナーのラウンディングがやや大きく、近接する図形による影響等の歪みが残存している。

図１７は、高精度なルールベースＯＰＣ処理と補正スペックをやや簡易化する（補正時に分類する図形サイズの区分の低減や、コーナー、ライン端部のエッジ分割段数低減等により）低精度なルールベースＯＰＣ処理との差異を説明するための上面図である。図１７（ａ）には設計レイアウトが、図１７（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図１７（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図１７（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図１７（ｂ）に示されるＯＰＣ後レイアウトに補正される。図１７（ｂ）に示されるＯＰＣ後レイアウトは、図１７（ｄ）に示されるように、ウェーハ上に仕上げられる。図１７（ｂ）に示されるＯＰＣ後レイアウトは、図１７（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１７（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは小さい。

一方、図１７（ａ）に示される設計レイアウトは、高精度な処理に比べて補正スペックをやや簡易化する低精度な処理を行われた場合には、図１７（ｃ）に示されるＯＰＣ後レイアウトに補正される。図１７（ｃ）に示されるＯＰＣ後レイアウトは、図１７（ｅ）に示されるように、ウェーハ上に仕上げられる。図１７（ｃ）に示されるＯＰＣ後レイアウトは、図１７（ａ）に示される設計レイアウトに対して、やや簡易化された補正スペックで、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１７（ｅ）に示されるウェーハ仕上がりにおいては、図１７（ｄ）に比べて、ライン端の後退量が大きく、またライン端横のふくらみ量が小さく、コーナーのラウンディングや近接する図形による影響等の歪みが残存している。

図１８は、高精度なモデルベースＯＰＣ処理と追い込みスペックをやや緩和する（閾値を下げる）低精度なモデルベースＯＰＣ処理との差異を説明するための上面図である。図１８（ａ）には設計レイアウトが、図１８（ｂ），（ｃ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるＯＰＣ後レイアウトが、図１８（ｄ），（ｅ）それぞれには高精度なＯＰＣ処理および低精度なＯＰＣ処理によるウェーハ仕上がりが、示されている。

図１８（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図１８（ｂ）に示されるＯＰＣ後レイアウトに補正される。図１８（ｂ）に示されるＯＰＣ後レイアウトは、図１８（ｄ）に示されるように、ウェーハ上に仕上げられる。図１８（ｂ）に示されるＯＰＣ後レイアウトは、図１８（ａ）に示される設計レイアウトに対して、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１８（ｄ）に示されるウェーハ仕上がりにおいては、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは小さい。

一方、図１８（ａ）に示される設計レイアウトは、高精度な処理に比べて追い込みスペックをやや緩和する低精度な処理を行われた場合には、図１８（ｃ）に示されるＯＰＣ後レイアウトに補正される。図１８（ｃ）に示されるＯＰＣ後レイアウトは、図１８（ｅ）に示されるように、ウェーハ上に仕上げられる。図１８（ｃ）に示されるＯＰＣ後レイアウトは、図１８（ａ）に示される設計レイアウトに対して、やや緩和された追い込みスペックで、ライン端の後退やコーナー部のラウンディングや近接する図形による影響等の歪みを予め見込んだ補正を行っている。従って、図１８（ｅ）に示されるウェーハ仕上がりにおいては、図１８（ｄ）に比べて、ライン端の後退やコーナーのラウンディングや近接する図形による影響等の歪みは残存していないが、幅がばらつく。すなわちＣＤ（Critical Dimension）精度が低くなっている。

なお、モデルベースＯＰＣにおいては、モデルの精度を低くすることにより、ＣＤ精度は低下するものの、シミュレーションに要する負荷が低減できるので、ＯＰＣ処理に要する時間を短縮することが可能となる。モデルの精度を低くする手法としては、階層処理で展開する距離を短くする（所定距離以内が同じであれば階層展開しない）、シミュレーションで考慮する範囲（通常はシミュレーションポイントを中心とした円の半径で表される）を小さくする、シミュレーションポイント数を減少させる、シミュレーションポイント間隔を広くする、シミュレーションモデルの式を簡略化する、等が挙げられる。図１９に、階層処理で展開する距離をライン端近傍のみ短くした例を示す。図１９（ａ）に、３種類の設計レイアウト例を示す。レイアウト１ａ〜３ａは、同一の形状であるとする。レイアウト１ａに対向する図形のライン端は距離ｄ１以内の距離にあり、レイアウト２ａ，３ａに対向する図形は距離ｄ１より大きく距離ｄ２以内の距離にある。階層展開距離を距離ｄ２とした場合、レイアウト１ａ〜３ａのＯＰＣ結果は対向する図形に応じてそれぞれ異なり、図１９（ｂ）に示されるレイアウト１ｂ〜３ｂのようになり精度は高い。一方、階層展開距離を距離ｄ１とした場合は、レイアウト１ａからは対向する図形が考慮されるのに対し、レイアウト２ａ，３ａでは対向する図形が共になく同一の状況に置かれるとして処理が行われる。従って、図１９（ｃ）に示されるように、レイアウト１ｃではレイアウト１ｂと同様の結果となるが、レイアウト２ｃ，３ｃの結果はそれぞれレイアウト２ｂ，３ｂとは異なり、且つレイアウト２ｃとレイアウト３ｃとは全く同一の形状となる。レイアウト２ｃ，３ｃの精度は低くなるが、図１９（ｂ）に比べて処理を同一としてまとめて行えるため、処理時間を短くすることができる。なお、この距離を、図形幅、図形種（エッジ、ライン端等）あるいは対向する図形幅、図形種やＤＲＣによる分類によって行ってもよい。

また、上述したようなモデルベースＯＰＣにおける複数種類の低精度処理は、個別に行ってもよく、あるいは組み合わせて行ってもよい。また、ＤＲＣの基本的な機能を用いることにより、低精度処理を、チップ内での位置やランダムロジック領域内のモジュール毎に切り替えて行ってもよい。

また、通常、ＯＰＣを行った後には、ＯＰＣ仕様やＯＰＣ処理や設計レイアウトに問題がないことを確認するために、ＯＰＣ後検証を行う。一般に、モデルの精度の切り替えは、ＤＲＣの基本的な機能を用いることにより、実施可能である。従って、追い込みスペックのみならず、ＤＲＣまたはシミュレーションを用いたＯＰＣ後検証においても、同様にスペックを緩和することが可能である。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法においては、ランダムロジック回路に対応するランダムロジック領域１１４において、高精度な処理（第１ＯＰＣ処理）を必要とする領域（第１領域）については高精度な処理を行い、高精度な処理を必要としない領域（第２領域）については低精度な処理（第２ＯＰＣ処理）を行う。従って、処理時間を短縮し製造コストを低減することができる。

図１（ｂ）に示されるように、ランダムロジック領域１１４は、メモリ領域１１２に比べ一般に面積が大きく、また、レイアウトのバリエーションが多い。実際のランダムロジック回路において、ダミーゲートに対応するレイアウトに低精度な処理を行ったところ、全てのレイアウトに高精度な処理を行った場合に比べて、ＯＰＣに要する処理時間を４０％、メモリ使用量を６０％、出力データ量を８０％、それぞれ低減することができた。

また、フォトマスクの形成においては、製造コストの４０％がマスク描画に伴うマスクコストに起因している。従って、フォトマスクを用いてウェーハへの転写を行う場合における製造コストを低減することが可能となる。

また、上述の説明においては、フォトマスクを用いてウェーハへの転写を行う場合について説明したが、これに限らず、ウェーハへの直接描画（直描）において本発明を適用してもよい。この場合には、ＯＰＣ後レイアウトは、マスク上にではなく直接描画装置内の記憶手段に配置される。特に、可変成形型の直接描画装置においては、描画時間が図形の個数に比例するので、本発明が有効となる。

また、上述の説明においては、設計レイアウトからＯＰＣ後レイアウトを生成する場合について説明したが、これに限らず、ＯＰＣ後レイアウトを用いてマスク描画やウェーハへの直接描画を行う場合について本発明を適用してもよい。すなわち、描画を行うときにはマスクやウェーハへの露光量の調整が必要となるが、高精度な処理が必要なレイアウトに対しては露光量の調整を高精度で行うことにより第１レイアウトを生成し、低精度な処理が可能なレイアウトに対しては露光量の調整を低精度で行うことにより第２レイアウトを生成してもよい。これにより、さらに描画時間を短縮し製造コストを低減することが可能となる。

＜実施の形態２＞
実施の形態１においては、低精度な処理が可能なレイアウトとして、図１２を用いて、導電体層に含まれるダミーレイアウトを抽出する手法について説明した。実施の形態２においては、導電体層のうち、ダミーレイアウト以外のレイアウトであって、低精度な処理が可能なものについて説明する。

実施の形態１において上述したように、トランジスタとして動作する導電体層は、活性層との重なりを有するので、ダミーレイアウトとして全ての領域に低精度な処理を行うことはできない。すなわち、導電体層のうち活性層と重なる領域は、トランジスタのゲートに使用されるので、この領域およびその近傍の領域においては、高い寸法精度が要求される。しかし、導電体層のうち活性層と重なる領域から離れた領域は、トランジスタのゲートにではなくトランジスタの接続に用いられるので、ゲートに使用される領域に比べ、要求される寸法精度は低い。従って、トランジスタとして動作する導電体層であっても、このような領域については、低精度な処理を行ってもよい。

図２０は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す図である。

図２０（ａ）には活性層（ハッチング部分）の近傍にＬ字状のコーナー（屈曲部）を有する導電体層のレイアウトが、図２０（ｂ）には活性層の近傍にコーナーを有さない（活性層から離れてコーナーを有する）導電体層のレイアウトが、それぞれ示されている。活性層上には、ゲート絶縁膜を介して導電体層からなるゲート電極が形成され、ゲート電極を挟んで両側に位置する活性層はそれぞれソース領域／ドレイン領域となり、トランジスタを構成する。すなわち、図２０（ａ）に示されるレイアウト（第１トランジスタ）は、高い寸法精度を要求されるので高精度な処理が必要とされるが、図２０（ｂ）に示されるレイアウト（第２トランジスタ）は、高い寸法精度を要求されないので高精度な処理が必要とされない。従って、図２０（ｂ）に示されるように活性層の近傍にコーナーを有さない（例えば屈曲部からソース領域までの距離が所定の閾値より大きい）導電体層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

図２０（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図２０（ｃ）に示されるＯＰＣ後レイアウトに補正される。図２０（ｃ）に示されるＯＰＣ後レイアウトは、図２０（ｅ）に示されるように、ウェーハ上に仕上げられる。図２０（ｃ）に示されるＯＰＣ後レイアウトは、図２０（ａ）に示される設計レイアウトに対して、コーナーのラウンディングの歪みを予め見込んだ補正を行っている。従って、図２０（ｅ）に示されるウェーハ仕上がりにおいては、コーナーのラウンディングの歪みは小さい。

一方、図２０（ｂ）に示される設計レイアウトは、低精度な処理を行われた場合には、図２０（ｄ）に示されるＯＰＣ後レイアウトに補正される。図２０（ｄ）に示されるＯＰＣ後レイアウトは、図２０（ｆ）に示されるように、ウェーハ上に仕上げられる。図２０（ｄ）に示されるＯＰＣ後レイアウトは、図２０（ｂ）に示される設計レイアウトに対して、コーナーのラウンディングを予め見込んだ補正を行っていない。従って、図２０（ｆ）に示されるウェーハ仕上がりにおいては、図２０（ｅ）に比べて、コーナーのラウンディングの歪みが少し残存している。すなわち、コーナーの内径（および外径）は、図２０（ｅ）では、図２０（ｆ）より小さくなる（内径ｘ＜内径ｙ）。また、Ｌ字状のコーナーに限らず、Ｔ字状のコーナーや、配線より太いパッドを有するパターンにおいても、同様に、低精度な処理により内径および外径が大きくなる。

すなわち、本実施の形態においては、図２０（ａ）に示されるような活性層の近傍にコーナーを有する導電体層のレイアウトに対しては、高い寸法精度を要求されるので高精度な処理を行う。また、図２０（ｂ）に示されるような活性層の近傍にコーナーを有さない導電体層のレイアウトに対しては、高い寸法精度を要求されないので低精度な処理を行う。

なお、図２０（ｆ）には、点線で、活性層がコーナーの近傍に形成された場合について示されている。このような場合には、コーナーのラウンディングの歪みにより活性層と導電体との重なりの面積（ゲート寸法）が増加するので、トランジスタ特性のばらつきの原因となるため、低精度な処理を行うことは適切ではないことが分かる。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法では、導電体層のうち活性層と重なる領域およびその近傍の領域においては高精度な処理を行い、導電体層のうち活性層と重なる領域から離れた領域においては低精度な処理を行う。従って、実施の形態１と同様に、処理時間を短縮し製造コストを低減することができるという効果を奏する。

なお、このように製造されたＩＣ装置は、活性層およびその近傍の領域においてはＣＤ精度が高く活性層から所定の距離離れた領域においてはＣＤ精度が低いという特徴を有する。

また、ＣＤ精度は、導電体層の幅に依存するので、同じ精度で処理を行う場合においても、太い幅を有する導電体層において許容される誤差は比較的に大きく、細い幅を有する導電体層において許容される誤差は比較的に小さい。従って、同じ精度で処理を行う場合においても、幅が異なる複数の導電体層については、異なる処理を行ってもよい。

＜実施の形態３＞
実施の形態１〜２においては、低精度な処理が可能なレイアウトとして、図１２および図２０を用いて、導電体層のうち低精度な処理が可能な領域について説明した。実施の形態３においては、活性層のうち、低精度な処理が可能な領域について説明する。

活性層のうちコンタクトが形成される領域は、トランジスタとして用いられるので、高い寸法精度が要求される場合がある。しかし、活性層のうちコンタクトが形成されない領域は、トランジスタとして用いられず、ダミーレイアウトや、抵抗、容量、ダイオード等に用いられるので、要求される寸法精度は低い。従って、このような領域についても、低精度な処理を行ってもよい。

図２１は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す図である。

図２１（ａ）にはコンタクト（太線部分）が形成された活性層（ハッチング部分）のレイアウトが、図２１（ｂ）にはコンタクトが形成されない活性層のレイアウトが、それぞれ示されている。すなわち、図２１（ａ）に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理が必要とされるが、図２１（ｂ）に示されるレイアウトは、高い寸法精度を要求されないので高精度な処理が必要とされない。従って、図２１（ｂ）に示されるようにコンタクトが形成されない活性層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

図２１（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図２１（ｃ）に示されるＯＰＣ後レイアウトに補正される。図２１（ｃ）に示されるＯＰＣ後レイアウトは、図２１（ｅ）に示されるように、ウェーハ上に仕上げられる。図２１（ｃ）に示されるＯＰＣ後レイアウトは、図２１（ａ）に示される設計レイアウトに対して、コーナーのラウンディングおよびエッジのずれの歪みを予め見込んだ補正を行っている。従って、図２１（ｅ）に示されるウェーハ仕上がりにおいては、コーナーのラウンディングおよびエッジのずれの歪みは小さい。

一方、図２１（ｂ）に示される設計レイアウトは、低精度な処理を行われた場合には、図２１（ｄ）に示されるＯＰＣ後レイアウトに補正される。図２１（ｄ）に示されるＯＰＣ後レイアウトは、図２１（ｆ）に示されるように、ウェーハ上に仕上げられる。図２１（ｄ）に示されるＯＰＣ後レイアウトは、図２１（ｂ）に示される設計レイアウトに対して、コーナーのラウンディングの歪みを予め見込んだ補正を行っていない。従って、図２１（ｆ）に示されるウェーハ仕上がりにおいては、図２１（ｅ）に比べて、コーナーのラウンディングおよびエッジのずれの歪みが少し残存している。

従って、図２１（ｂ）に示されるようなコンタクトが形成されない活性層のレイアウトに対しては高い寸法精度が要求されないので、このようなレイアウトに対しては低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することができる。

なお、このように製造されたＩＣ装置は、コンタクトが形成される活性層においてはＣＤ精度が高くコンタクトが形成されない活性層においてはＣＤ精度が低いという特徴を有する。

また、活性層のうち導電体層と重なる領域は、トランジスタのゲートに使用されるので、高い寸法精度が要求される。しかし、活性層のうち導電体層と重ならない領域は、ゲートに使用される領域に比べ、要求される寸法精度は低い。従って、このような領域についても、低精度な処理を行ってもよい。

図２２は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す図である。

図２２（ａ）には導電体層の近傍にコーナーを有する（言い換えれば、コーナーの近傍に導電体層が形成された）活性層（ハッチング部分）のレイアウトが、図２２（ｂ）にはコーナーの近傍に導電体層を有さない活性層のレイアウトが、それぞれ示されている。すなわち、図２２（ａ）に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理が必要とされるが、図２２（ｂ）に示されるレイアウトは、高い寸法精度を要求されないので高精度な処理が必要とされない。従って、図２２（ｂ）に示されるようにコーナーの近傍に導電体層との重なりを有さない活性層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

図２２（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図２２（ｃ）に示されるＯＰＣ後レイアウトに補正される。図２２（ｃ）に示されるＯＰＣ後レイアウトは、図２２（ｅ）に示されるように、ウェーハ上に仕上げられる。図２２（ｃ）に示されるＯＰＣ後レイアウトは、図２２（ａ）に示される設計レイアウトに対して、コーナーのラウンディングおよび導電体層と交わらないエッジのずれの歪みを予め見込んだ補正を行っている。従って、図２２（ｅ）に示されるウェーハ仕上がりにおいては、コーナーのラウンディングおよび導電体層と交わらないエッジのずれの歪みは小さい。

一方、図２２（ｂ）に示される設計レイアウトは、低精度な処理を行われた場合には、図２２（ｄ）に示されるＯＰＣ後レイアウトに補正される。図２２（ｄ）に示されるＯＰＣ後レイアウトは、図２２（ｆ）に示されるように、ウェーハ上に仕上げられる。図２２（ｄ）に示されるＯＰＣ後レイアウトは、図２２（ｂ）に示される設計レイアウトに対して、コーナーのラウンディングおよびエッジのずれの歪みを予め見込んだ補正を行っていない。従って、図２２（ｆ）に示されるウェーハ仕上がりにおいては、図２２（ｅ）に比べて、コーナーのラウンディングおよびエッジのずれの歪みが少し残存している。

従って、図２２（ｂ）に示されるような導電体層がコーナーの近傍に形成されない活性層のレイアウトに対しては高い寸法精度が要求されないので、このようなレイアウトに対しては低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することができる。

なお、図２２（ｆ）には、点線で、コーナーの近傍に導電体層が形成された場合について示されている。このような場合には、コーナーのラウンディングの歪みにより活性層と導電体との重なりの面積（ゲート寸法）が増加するので、トランジスタ特性のばらつきの原因となるため、低精度な処理を行うことは適切ではないことが分かる。

なお、このように製造されたＩＣ装置は、導電体層がコーナーの近傍に形成される活性層においてはＣＤ精度が高く導電体層がコーナーの近傍に形成されない活性層（コーナーが導電体層から所定の距離離れた活性層）においてはＣＤ精度が低いという特徴を有する。

また、要求されるＣＤ精度は、導電体層の幅に依存するので、同じ精度で処理を行う場合においても、太い幅を有する導電体層において許容される誤差は比較的に大きく、細い幅を有する導電体層において許容される誤差は比較的に小さい。従って、同じ精度で処理を行う場合においても、幅が異なる複数の導電体層の近傍にそれぞれ形成された複数の活性層については、異なる処理を行ってもよい。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法では、活性層のうちトランジスタのゲートに使用される領域においては高精度な処理を行い、活性層のうちトランジスタのゲートに使用されない領域においては低精度な処理を行う。従って、実施の形態１〜２と同様に、処理時間を短縮し製造コストを低減することができるという効果を奏する。

＜実施の形態４＞
実施の形態３においては、低精度な処理が可能なレイアウトとして、図２１および図２２を用いて、活性層のうち低精度な処理が可能な領域について説明した。実施の形態４においては、配線層（配線領域）のうち、低精度な処理が可能な領域について説明する。

配線層のうちコンタクトまたはビア（以下ではこれらをまとめてホール層（ホール領域）と呼ぶ）が形成される領域は、配線として用いられるので、高い寸法精度が要求される。しかし、配線層のうちホール層が形成されない領域は、配線として用いられないので、要求される寸法精度は低い。従って、このような領域についても、低精度な処理を行ってもよい。

図２３は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す図である。

図２３（ａ）にはホール層（太線部分）が形成された配線層のレイアウトが、図２３（ｂ）にはホール層が形成されない配線層のレイアウトが、それぞれ示されている。すなわち、図２３（ａ）に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理が必要とされるが、図２３（ｂ）に示されるレイアウトは、高い寸法精度を要求されないので高精度な処理が必要とされない。従って、図２３（ｂ）に示されるようにホール層が形成されない配線層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

図２３（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図２３（ｃ）に示されるＯＰＣ後レイアウトに補正される。図２３（ｃ）に示されるＯＰＣ後レイアウトは、図２３（ｅ）に示されるように、ウェーハ上に仕上げられる。図２３（ｃ）に示されるＯＰＣ後レイアウトは、図２３（ａ）に示される設計レイアウトに対して、コーナーのラウンディング、ライン端の後退およびエッジのずれの歪みを予め見込んだ補正を行っている。従って、図２３（ｅ）に示されるウェーハ仕上がりにおいては、コーナーのラウンディングおよびエッジのずれの歪みは小さい。

一方、図２３（ｂ）に示される設計レイアウトは、低精度な処理を行われた場合には、図２３（ｄ）に示されるＯＰＣ後レイアウトに補正される。図２３（ｄ）に示されるＯＰＣ後レイアウトは、図２３（ｆ）に示されるように、ウェーハ上に仕上げられる。図２３（ｄ）に示されるＯＰＣ後レイアウトは、図２３（ｂ）に示される設計レイアウトに対して、コーナーのラウンディングおよびエッジのずれの歪みを予め見込んだ補正を行っていない。従って、図２３（ｆ）に示されるウェーハ仕上がりにおいては、図２３（ｅ）に比べて、コーナーのラウンディングおよびエッジのずれの歪みが少し残存している。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法では、配線層のうち配線に使用される領域においては高精度な処理を行い、配線層のうち配線に使用されない領域においては低精度な処理を行う。従って、実施の形態１〜３と同様に、処理時間を短縮し製造コストを低減することができるという効果を奏する。

なお、このように製造されたＩＣ装置は、ホール層が形成された配線層においてはＣＤ精度が高くホール層が形成されない配線層においてはＣＤ精度が低いという特徴を有する。

また、ホール層が形成された配線層であっても、常にドレイン電位Ｖｄｄまたはコレクタ電位Ｖｃｃに固定されるような配線層や、ホール層を経由して他の配線層に接続されない配線層は、他の配線層に比べて要求される精度が低い。このような配線層については、低精度な処理を行うことにより、さらに処理時間を短縮し製造コストを低減することが可能となる。

また、ＣＤ精度は、配線層の幅に依存するので、同じ精度で処理を行う場合においても、太い幅を有する配線層において許容される誤差は比較的に大きく、細い幅を有する配線層において許容される誤差は比較的に小さい。従って、同じ精度で処理を行う場合においても、幅が異なる複数の配線層については、異なる処理を行ってもよい。

また、実施に形態２と同様に、配線層のうちホール層と重なる領域およびその近傍の領域においては高精度な処理を行い、配線層のうちホール層と重なる領域から離れた領域においては低精度な処理を行ってもよい。このように製造されたＩＣ装置は、配線層のうちホール層と重なる領域およびその近傍の領域においてはＣＤ精度が高く配線層のうちホール層と重なる領域から離れた領域においてはＣＤ精度が低いという特徴を有する。すなわち、配線層のうちホール層と重なる領域およびその近傍の領域においては、ライン端の張り出し量が十分に大きくマッチ棒の先端のような形状となり、配線層のうちホール層と重なる領域から離れた領域においてはライン端の横の張り出し量が小さく尖った形状となる。

＜実施の形態５＞
実施の形態４においては、低精度な処理が可能なレイアウトとして、図２３を用いて、配線層のうち低精度な処理が可能な領域について説明した。実施の形態５においては、ホール層のうち、低精度な処理が可能な領域について説明する。

ホール層のうち配線が形成される領域は、他の層に接続されるので、高い寸法精度が要求される。しかし、ホール層のうち配線層が形成されない領域は、他層に接続されないので、要求される寸法精度は低い。従って、このような領域についても、低精度な処理を行ってもよい。

図２４は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、ＯＰＣ後レイアウト、およびウェーハ仕上がりを示す図である。

図２４（ａ）には配線層が形成されたホール層（太線部分）のレイアウトが、図２４（ｂ）には配線層が形成されないホール層のレイアウトが、それぞれ示されている。すなわち、図２４（ａ）に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理が必要とされるが、図２４（ｂ）に示されるレイアウトは、高い寸法精度を要求されないので高精度な処理が必要とされない。従って、図２４（ｂ）に示されるように配線層が形成されないホール層のレイアウトを既存のＤＲＣツールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。

図２４（ａ）に示される設計レイアウトは、高精度な処理を行われた場合には、図２４（ｃ）に示されるＯＰＣ後レイアウトに補正される。図２４（ｃ）に示されるＯＰＣ後レイアウトは、図２４（ｅ）に示されるように、ウェーハ上に仕上げられる。図２４（ｃ）に示されるＯＰＣ後レイアウトは、図２４（ａ）に示される設計レイアウトに対して、エッジ位置の歪みを予め見込んだ補正を行っている。従って、図２４（ｅ）に示されるウェーハ仕上がりにおいては、ほぼ真円形状になっており、エッジ位置の歪みは小さい。

一方、図２４（ｂ）に示される設計レイアウトは、低精度な処理を行われた場合には、図２４（ｄ）に示されるＯＰＣ後レイアウトに補正される。図２４（ｄ）に示されるＯＰＣ後レイアウトは、図２４（ｆ）に示されるように、ウェーハ上に仕上げられる。図２４（ｄ）に示されるＯＰＣ後レイアウトは、図２４（ｂ）に示される設計レイアウトに対して、エッジ位置の歪みを予め見込んだ補正を行っていない。従って、図２４（ｆ）に示されるウェーハ仕上がりにおいては、図２４（ｅ）に比べて、エッジ位置の歪みが少し残存している（真円形状ではなく楕円形状に近くなっている）。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法では、ホール層のうち配線層が形成された領域においては高精度な処理を行い、ホール層のうち配線層が形成されない領域においては低精度な処理を行う。従って、実施の形態１〜４と同様に、処理時間を短縮し製造コストを低減することができるという効果を奏する。

なお、このように製造されたＩＣ装置は、配線層が形成されたホール層においてはＣＤ精度が高く配線層が形成されないホール層においてはＣＤ精度が低いという特徴を有する。すなわち、配線層が形成されたホール層においては、レイアウト形状の真円度が高くなり、配線層が形成されないホール層においては、レイアウト形状の真円度が低くなる。

また、配線層が形成されたホール層であっても、ほぼ一定電位に固定される（互いにほぼ同電位である）ホール層の個数が所定距離以内に複数ある場合には、配線層が形成された他のホール層に比べて要求される精度が低い。従って、配線層が形成されたホール層であっても、所定距離以内にある、ほぼ一定電位に固定されるホール層の数が所定の閾値より多い場合には、低精度な処理を行うことにより、さらに処理時間を短縮し製造コストを低減することが可能となる。また同様に、このようなホール層の近傍にある配線層についても、比較的要求精度が低いため、所定距離以内にある、ほぼ一定電位に固定されるホール層の数が所定の閾値より多い場合、それらから別途定める所定の距離以内にある配線層のＯＰＣ精度を低くすることにより、処理時間の短縮および製造コストの低減が可能である。例えば、図２５（ａ）に示される配線層は、ほぼ一定電位に固定される複数個のホール層が、隣接するホール層と所定の距離以内になるように配置されており、ライン端の後退やコーナーラウンディング等の歪みが大きくなって、一部のホール層が踏み外した場合にも、他のホール層で補完できるので、低精度な処理を行うことが可能である。一方、図２５（ｂ）に示される配線層は、複数個の各ホール層が所定の距離以上に離れてコンタクトすべき位置に孤立して配置されているので、高精度な処理が必要となる。

また、ＣＤ精度は、ホール層の面積に依存するので、同じ精度で処理を行う場合においても、大きい面積を有するホール層において許容される誤差は比較的に大きく、小さい面積を有するホール層において許容される誤差は比較的に小さい。従って、同じ精度で処理を行う場合においても、面積が異なる複数のホール層については、異なる処理を行ってもよい。

以上のように、実施の形態１〜５においては、ＯＰＣ処理する対象のレイアウトの層に対して、関係する他の層を参照することにより、低精度のＯＰＣ処理が可能なレイアウトを抽出することに特徴がある。

＜実施の形態６＞
実施の形態１〜５においては、ＤＲＣの基本的な機能を用いることにより処理精度を低くする手法について説明した。実施の形態６においては、互いに類似した形状を有する複数種類の設計パターンを１種類のＯＰＣ後パターンに揃える（マージする）ことにより処理精度を低くする手法について説明する。

図２６は、本実施の形態に係る半導体の製造方法を示す上面図である。

図２６（ａ）に示されるＯＰＣ後レイアウトは、ＯＰＣ後パターン２０１〜２０４から構成されている。ＯＰＣ後パターン２０１〜２０４は、それぞれ、コンタクト用パッドに対応するパターンからなる部分２１１〜２１４を備えている。部分２０１，２０３，２０４は、互いに同一の幅を有しているが、部分２０２は、部分２０１，２０３，２０４とは異なる幅を有している。また、ＯＰＣ後パターン２０１，２０３，２０４は、それぞれ、部分２１１，２１３，２１４が設けられる位置が僅かに異なっている。

図２６（ａ）において、ＯＰＣ後パターン２０１，２０３，２０４は、部分２１１，２１３，２１４が設けられる位置が僅かに異なっているものの同一の幅を有しているので、類似の形状およびシミュレーション結果を有すると考えられる。一方、ＯＰＣ後パターン２０２は、部分２０１，２０３，２０４とは異なる幅を有する部分２０２を備えるので、ＯＰＣ後パターン２０１，２０３，２０４とは異なる形状およびシミュレーション結果を有すると考えられる。

図２６（ｂ）に示されるＯＰＣ後レイアウトは、ＯＰＣ後パターン２０１ａ〜２０２ａから構成されている。すなわち、低精度なＯＰＣ処理により、図２６（ａ）に示されるＯＰＣ後パターン２０１，２０３，２０４は、互いに類似した形状を有するので、ＯＰＣ後パターン２０１から得られる１種類のＯＰＣ後パターン２０１ａにマージして補正され、図２６（ａ）に示されるＯＰＣ後パターン２０２は、ＯＰＣ後パターン２０１，２０３，２０４とは異なる形状を有するので、ＯＰＣ後パターン２０１ａとは異なるＯＰＣ後パターン２０２ａに補正される。すなわち、図２６において、ＯＰＣ後パターン２０１等のうち部分２１１等を除いた領域は本発明に係る第１部分として機能し、部分２１１等は本発明に係る第２部分として機能する。

図２７は、本実施の形態に係るＯＰＣの処理方法を示すフローチャートである。図２７は、図７に示されるフローチャートにおいて、ステップＳ３とステップＳ４との間に、ステップＳ３−２〜Ｓ３−４を行うものである。

ステップＳ３−２においては、ステップＳ３における設定処理および補正処理で得られた複数種類の低精度なＯＰＣ後パターンそれぞれについて、差分を算出する。この差分は、レイアウトの形状またはシミュレーション結果に基づき算出される。

次に、ステップＳ３−３に進み、ステップＳ３−２において算出された差分を所定の閾値と比較することにより、複数種類の低精度なＯＰＣ後パターンが互いに類似しているかどうかを判定する。

次に、ステップＳ３−４に進み、ステップＳ３−３において判定された結果に基づき、類似している複数種類のＯＰＣ後パターンを１種類のＯＰＣ後パターンにマージする。これにより、類似している複数種類のＯＰＣ後パターンを１種類のＯＰＣ後パターンにマージすることが可能となる。

上述においては、ＯＰＣ後パターン２０１，２０３，２０４が、ＯＰＣ後パターン２０１から得られるＯＰＣ後パターン２０１ａにマージされる場合について説明したが、ＯＰＣ後パターン２０１から得られるＯＰＣ後パターン２０１ａに限らず、ＯＰＣ後パターン２０３またはＯＰＣ後パターン２０４から得られるＯＰＣ後パターンにマージされてもよい。すなわち、複数種類のＯＰＣ後パターンのうちいずれを選択するかは任意であり、あるいは、ＯＰＣ後パターン２０１〜２０４から得られるパターンに限らず、予め登録しておいた所定のパターンを用いてもよい。このとき、例えば、シミュレーション結果が望ましいもの（幅がターゲット値に近い、マージンが大きい等）や、後段の工程で処理がしやすいものや、頂点数が少ないものや、分割後の図形数が少なくなるものと選択することにより、処理時間を短縮したり製造コストを低減することが可能となる。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法では、互いに類似した形状を有する複数種類の設計パターンを１種類のＯＰＣ後パターンにマージすることにより、処理精度を低くしている。従って、実施の形態１の効果に加えて、ＯＰＣ後レイアウトのバリエーション数を低減することにより、ＯＰＣ後レイアウトの登録に伴う処理時間を短縮し製造コストを低減できるという効果を奏する。特にセルプロジェクションを用いた直接描画において一括描画可能な形状にマージした場合、有効である。

なお、このように製造されたＩＣ装置は、同一の形状を有する複数個のパターンにおけるＣＤ精度が低いという特徴を有する。

また、上述においては、コンタクト用パッドに対応するパターンからなる部分２１１〜２１４の幅を用いて類似を判断する場合について説明したが、部分２１１〜２１４の幅に限らず、他の部分のサイズを用いてもよい。

＜実施の形態７＞
実施の形態６においては、互いに類似した形状を有する複数種類の設計パターンを１種類のＯＰＣ後パターンにマージすることにより処理精度を低くする手法について説明した。しかし、実施の形態６においては、互いに類似した形状を有する複数種類の設計パターン全てにＯＰＣ処理を行った後にマージするので、マスク描画時間は短縮できても、ＯＰＣ処理に伴う負荷はあまり低減できない場合がある。実施の形態７においては、ＯＰＣ処理に伴う負荷を低減しつつ処理精度を低くする手法について説明する。

図２８は、本実施の形態に係る半導体の製造方法を示す上面図である。

図２８（ａ）に示される設計レイアウトにおいては、設計セル３０１は、設計セル３０２〜３０５に囲まれている。すなわち、設計セル３０１の上には設計セル３０２が、設計セル３０１の下には設計セル３０３が、設計セル３０１の左には設計セル３０４が、設計セル３０１の右には設計セル３０５が、それぞれ配置されている。設計セル３０１〜３０５は、それぞれ、複数個の設計レイアウトを含み、ランダムロジック回路における汎用的な所定の回路（ＡＮＤ回路等）を構成している。また、図２８（ａ）に示されるように、これらの設計セルは、セルの種類毎に異なる幅とセルの種類に依らない同一の高さとを有している。

一般に、設計レイアウトの管理用データベース（ライブラリ）には、各設計セルが有するセル名（回路名）および各設計セルが有する４個の頂点の座標が登録されている。従って、このライブラリを参照することによって、設計セル３０１〜３０５それぞれのセル名およびこれらの位置関係を求めることが可能となる。以下では、例えば設計セル３０１がダミーレイアウトのみからなる又はセルの周囲の境界部の要求精度が低いレイアウトからなる場合について説明する。

図２８（ａ）に示されるように、ダミーレイアウトのみからなる又はセルの周囲の境界部の要求精度が低いレイアウトからなる設計セル３０１を、それぞれ所定の回路からなる設計セル３０２〜３０５が囲むように配置された場合においては、設計セル３０１〜３０５の種類（回路）によっては、設計セル３０１全体又はセルの周囲の境界部には高精度な処理は不要となる。このような場合においては、設計セル３０１全体又はセルの周囲の境界部に低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能となる。図２８（ｂ）には、さらに設計セル３０１に対して、その全体または周縁部のみ低精度な処理を施されたＯＰＣ後セル３０１ａで置換し、設計セル３０２〜３０５を含む他の設計セルに対しては、設計セル３０１との境界部を除いて高精度な処理を施すことによりＯＰＣ後セル３０１ａ〜３０５ａを含むＯＰＣ後セルを生成する場合が示されている。

このとき、設計セル３０１に対しては、セル内のポリゴン情報を元に図形演算やシミュレーションを行いＯＰＣ後レイアウトを求めてもよく、あるいは、予め用意しておいた設計セル３０１内のレイアウトに対応するＯＰＣ後レイアウトをそのまま用いてもよい。予め用意しておいたＯＰＣ後レイアウトにそのまま置き換えることにより、設計セル３０１内のポリゴン情報を元に図形演算やシミュレーションを行う必要がなくなるため、さらに処理時間を短縮し製造コストを低減することが可能となる。

また、設計セル３０１〜３０５は、セルの種類毎に異なる幅を有しうるので、例えば設計セル３０１の幅が大きい場合等には、設計セル３０１の上下に、設計３０２〜３０３以外にも設計セルが配置される場合がありうる。このような場合には、設計セル３０１の上下に配置される全ての設計セルのセル名および位置を用いてもよく、あるいは、主な設計セルのセル名および位置のみを用いてもよい。

図２９は、本実施の形態に係るＯＰＣの処理方法を示すフローチャートである。図２９は、図７に示されるフローチャートにおいて、ステップＳ１とステップＳ２との間にステップＳ１−１〜Ｓ１−２を行うとともに、ステップＳ２とステップＳ４との間にステップＳ３に並列してステップＳ２−１〜Ｓ２−２を行うものである。

ステップＳ１−１においては、低精度セル参照情報を抽出し、設計セル３０１の情報を求める。ステップＳ１−２においては、ステップＳ１においてライブラリに登録された設計レイアウトを用いて、設計セル３０１およびその周辺の設計セル３０２〜３０５の情報（セル名および頂点の設計セル３０１に対する相対座標）を求める。

次に、ステップＳ２に進み、ステップＳ１において入力された設計レイアウトを、ＯＰＣに要求される精度に応じて分類する。これにより、要求される精度が低い低精度パターンと要求される精度が高い高精度パターンとに分類が行われる。ここでは、ステップＳ１−１で求められた情報により、設計セル３０２〜３０５にはさまれた設計セル３０１のセル参照情報は置き換え対象に分類される。

次に、ステップＳ２−１に進み、ステップＳ１−２で求められた情報を用いてライブラリを検索することにより、予め登録された設計セル３０１に対応するＯＰＣ後セル３０１ａに関する情報（セル名およびポリゴン情報を含む）を求める。

次に、ステップＳ２−２に進み、設計セル３０１を、ステップＳ２−１で求められたＯＰＣ後セル３０１ａに置き換える。これにより、設計セル３０１内のポリゴン情報を元に図形演算やシミュレーションを行うことなく、設計セル３０１からＯＰＣ後セル３０１ａを求めることができる。

なお、ステップＳ２−１〜Ｓ２−２における処理は、ステップＳ３における低精度な処理とは影響を与えあわないが、ステップＳ４における高精度な処理には影響を与える。従って、ステップＳ３は、ステップＳ２−１〜ステップＳ２−２に並列して配置されているが、ステップＳ４は、ステップＳ２−２およびステップＳ３の後段に配置されている。

このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法においては、設計セル自身と設計セルの周囲に配置された設計セルの種類とに応じて、低精度な処理を行うことが可能かどうかの分類を行う。そして、低精度な処理が可能な場合には、予め登録されたＯＰＣ後レイアウトへの置き換えにより、設計セルからＯＰＣ後レイアウトを求める。従って、図形演算やシミュレーションを行わないので、実施の形態６の効果に加えて、ＯＰＣ処理に伴う負荷を低減できるとともにより高速に処理できるという効果を奏する。

なお、上述においては、設計セル３０１の上下左右に配置された設計セル３０２〜３０５全ての情報を用いて、設計セル３０１の分類を行う場合について説明したが、これに限らず、例えば設計セル３０１の上下のセル境界部分のパターンの要求精度が左右に比較して低い場合には、上下方向のセル配置は考慮せず、左右に配置された設計セル３０４〜３０５のみの情報を用いて設計セル３０１の分類を行ってもよい。あるいは、例えば設計セル３０１のセル名（回路名）から設計セル３０１にはダミーレイアウトのみが格納されていることが分かるような場合等には、周囲の設計セルの情報は用いず、設計セル３０１のセル名のみを用いて低精度パターンに分類してもよい。このように簡略化することにより、分類のための処理時間を例えば４０〜１００分の１に短縮することができる。

また、設計セルが設計レイアウトにおいて端に配置された場合には、必ずしも周囲に４個（左右の配置のみを考慮する場合は２個）の設計セルが配置されるとは限らない。従って、設計セルが設計レイアウトにおいて端に配置された場合には周囲の３個（左右の配置のみを考慮する場合は１個）の設計セルの情報を用いて分類を行い、設計セルが設計レイアウトにおいて角に配置された場合には周囲の２個（左右の配置のみを考慮する場合は１個）の設計セルの情報を用いて分類を行ってもよい。以上のように製造されたＩＣ装置は、設計レイアウトの少なくともセル境界部における精度が低いという特徴を有する。

例えば図３０（ａ）には、矩形状の設計セル３０１（第１設計セル）とその周囲に隣接する矩形状の各設計セル（第２設計セル）との境界部に低精度領域３１０を有する例を示している。境界部の低精度領域３１０は、例えば半導体製造における近接効果の影響が及ぶ距離分、あるいは、それにＯＰＣ処理上で影響の及ぶ距離分を加えた幅を持った枠状の領域である。このとき、設計セル３０１は、図３０（ｂ）に示すように、中央部に高精度領域（例えば、図１３（ｂ）のゲート配線１７２）を有し、周縁部に低精度領域３１０（例えば、図１３（ｂ）のダミーゲート配線１８２）を有する。

また、例えば図３１（ａ）には、設計セル３０１全体とその周囲の各設計セルとの境界部に低精度領域３１０を有する例を示している。このとき、設計セル３０１は、図３１（ｂ）に示すように、全てが低精度領域（例えば、図１３（ｂ）のダミーゲート配線１８２）となる。

また、ここで、図３２は、前述のように左右のセルの情報を用いて設計セル３０１の分類を行う場合の例を示している（但し本図面では補正に関わる個々の形状は表現していない）。図３２に示すように、設計セル３０１には、活性領域１７４を横切るように形成されるゲート配線１７２と、活性領域１７４と電気的に接続するように形成されるコンタクト１７６とがレイアウトされている。設計セル３０１の上縁部３４０ａおよび下縁部３４０ｂは、精度要求が比較的小さいライン端（ゲート配線１７２）を含んでいる。従って、設計セル３０１を取り囲む境界部の低精度領域の中でも、上縁部３４０ａおよび下縁部３４０ｂ（互いに対向する１組の第１境界部）は、上縁部３４０ａおよび下縁部３４０ｂを除いた左縁部３５０ａおよび右縁部３５０ｂ（互いに対向する１組の第２境界部）より精度が低いという特徴を有する。

また、左右のセルの情報を元に、上下方向のセル情報の違いを問わず同一のＯＰＣ結果で設計セル３０１を置換した場合、上述のとおり、ライン端の精度は低いが、設計セル３０１内で、上縁部３４０ａや下縁部３４０ｂに含まれない領域の精度は低下しない。

ここで、置換するＯＰＣ結果を予め作成する場合について説明する。置換するセルの左右のセルのセル情報のみを用いてＯＰＣ結果を生成させると、上下にセル情報がないため、上縁部３４０ａおよび下縁部３４０ｂの精度が過度に低下し、異常な形状となる場合がある。そこで上下には予め設定したダミーの図形を配置しておくことにより、上縁部３４０ａおよび下縁部３４０ｂにおいては、ダミーの図形の影響で、過度に低精度になることを防止できる。

また、この例で、設計セル３０１は、活性層と導電体層とを含んでいるが、低精度領域は、各層で異なってもよい。さらに、各層で低精度領域が異なってもよいという点は、これ以外の他の実施の形態においても同様である。

また、上述においては、各設計セルが、セルの種類毎に異なる幅とセルの種類に依らない同一の高さとを有している場合について説明したが、これに限らず、各設計セルが、セルの種類に依らない同一の幅とセルの種類に依らない同一の高さを有していてもよい。このように各設計セルの高さおよび幅を統一することにより、設計セルが設計レイアウトにおいて端に配置された場合には周囲には３個（角の場合は２個）の設計セルが配置され、設計セルが設計レイアウトにおいて端に配置されない場合には周囲には常に４個の設計セルが配置される。従って、設計セル同士の位置関係のバリエーションを低減することができるので、処理を簡略化し処理時間を短縮することができるという効果を有する。このように製造されたＩＣ装置は、碁盤目状に設計セルが配置されているという特徴を有する。

この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (42)

1. ロジック回路を含む半導体装置であって、
   前記ロジック回路の形成領域（１１４）は、
   所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、
   前記所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）と
   を備える半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、
   前記第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する
   半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の前記ゲート配線（１７２）は、活性領域との重なりを有し、
   前記第２領域（１１４ａ，１８０）の前記ダミーレイアウト（１８２）は、前記活性領域との重なりを有さない導電体層である
   半導体装置。
4. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の前記ゲート配線（１７２）は、コンタクト用パッドに対応するパッドパターンを有し、
   前記第２領域（１１４ａ，１８０）の前記ダミーレイアウト（１８２）は、コンタクト用パッドに対応するパッドパターンを有さない導電体層である
   半導体装置。
5. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の前記ゲート配線（１７２）は、端部に自身より幅の広い第１幅広部を有し、
   前記第２領域（１１４ａ，１８０）の前記ダミーレイアウト（１８２）は、端部に自身より幅の広い第２幅広部を有さない導電体層である
   半導体装置。
6. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の前記ゲート配線（１７２）は、コンタクト用パッドに対応するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパターン上に有し、
   前記第２領域（１１４ａ，１８０）の前記ダミーレイアウト（１８２）は、コンタクト用パッドに対応するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパターン上に有さない導電体層である
   半導体装置。
7. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の前記ゲート配線（１７２）は、端部に自身より幅の広い第１幅広部を有し且つコンタクトに対応するパターンを前記第１幅広部上に有し、
   前記第２領域（１１４ａ，１８０）の前記ダミーレイアウト（１８２）は、端部に自身より幅の広い第２幅広部を有し且つコンタクトに対応するパターンを前記第２幅広部上に有さない導電体層である
   半導体装置。
8. 請求項１に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、トランジスタのゲート配線および、前記ゲート配線と重なる活性領域を有し、
   前記第２領域における、前記ゲート配線のコーナー部と前記活性領域との間の距離は、前記第１領域より大きく、
   前記第２領域における、前記ゲート配線の前記コーナー部のラウンディングは、前記第１領域より大きい
   半導体装置。
9. 請求項２に記載の半導体装置であって、
   前記第１領域（１１４ｂ，１７０）の活性領域は、コンタクトに対応するパターンを有し、
   前記第２領域（１１４ａ，１８０）の活性領域は、コンタクトに対応するパターンを有さない
   半導体装置。
10. 請求項２に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、トランジスタのゲート配線（１７２）および、前記ゲート配線と重なる活性領域を有し、
    前記第２領域における、前記活性領域のコーナー部と前記ゲート配線との間の距離は、前記第１領域より大きく、
    前記第２領域における、前記活性領域の前記コーナー部のラウンディングは、前記第１領域より大きい
    半導体装置。
11. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）の配線層は、ホール層との重なりを有し、
    前記第２領域（１１４ａ，１８０）の配線層は、ホール層との重なりを有さない
    半導体装置。
12. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）は、配線層および、前記配線層と重なるホール層を有し、
    前記第２領域（１１４ａ，１８０）は、前記ホール層から所定距離以上離れた配線層である
    半導体装置。
13. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、配線層および、前記配線層と重なるホール層を有し、
    前記第１領域の配線層は、電位が固定されず、
    前記第２領域の配線層は、電位がほぼ一定に固定される
    半導体装置。
14. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、同電位である配線層および、前記配線層と重なるホール層を有し、
    前記第２領域の配線層は、ホール層の数が、前記第１領域のホール層の数より大きい配線層である
    半導体装置。
15. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）のホール層は、配線層との重なりを有し、
    前記第２領域（１１４ａ，１８０）のホール層は、前記配線層との重なりを有さない
    半導体装置。
16. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、配線層および、前記配線層と重なるホール層を有し、
    前記第１領域のホール層は、電位が固定されず、
    前記第２領域のホール層は、電位がほぼ一定に固定される
    半導体装置。
17. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）および前記第２領域（１１４ａ，１８０）は、同電位である配線層および、前記配線層と重なるホール層を有し、
    前記第２領域のホール層は、ホール層の数が、前記第１領域のホール層の数より大きいホール層である
    半導体装置。
18. 請求項１に記載の半導体装置であって、
    前記第１領域（１１４ｂ，１７０）は、互いに同一の形状からなる第１部分および、互いに異なる形状からなる第２部分を有する複数個のパターン（２０１，２０３，２０４）を備え、
    前記第２領域（１１４ａ，１８０）は、前記第１部分と互いに同一の形状からなる部分および、前記第２部分に対応する部分が互いに同一の形状からなる部分を有する複数個のパターン（２０１ａ，２０３ａ，２０４ａ）を備える
    半導体装置。
19. 請求項１に記載の半導体装置であって、
    前記第２領域（１１４ａ，１８０）は、碁盤目状に配置されたセル
    を備える半導体装置。
20. 請求項１に記載の半導体装置であって、
    前記ロジック回路の形成領域（１１４）は、第１設計セル（３０１）および前記第１設計セルに隣接する複数の第２設計セル（３０２〜３０５）を含み、
    前記第２領域は、前記第１設計セルと前記複数の第２設計セルとの境界部（３１０）を含む
    半導体装置。
21. 請求項２０に記載の半導体装置であって、
    前記第１設計セル（３０１）および前記第２設計セル（３０２〜３０５）は、矩形であり、
    前記境界部（３１０）は、前記第１設計セルを取り囲み、
    前記第１設計セルにおいて、互いに対向する１組の第１境界部（３４０ａ，３４０ｂ）は、他の互いに対向する１組の第２境界部（３５０ａ，３５０ｂ）より低精度である
    半導体装置。
22. 半導体基板と、
    前記半導体基板上にロジック回路が形成されたロジック回路領域（１１４）と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極および、前記ゲート電極の両端において前記半導体基板表面に形成されたソース領域／ドレイン領域を有し前記ロジック回路を構成する第１乃至第２トランジスタと
    を備え、
    前記第１乃至第２トランジスタのゲート電極と連続するゲート配線はＬ字状の屈曲部を有し、前記第１トランジスタのゲート配線屈曲部の内径は、前記第２トランジスタのゲート配線屈曲部の内径よりも小さい
    ことを特徴とする半導体装置。
23. 請求項２２に記載の半導体装置であって、
    前記第１トランジスタのゲート配線屈曲部の外径は、前記第２トランジスタのゲート配線屈曲部の外径よりも小さい
    ことを特徴とする半導体装置。
24. 請求項２３に記載の半導体装置であって、
    前記第１トランジスタのゲート配線屈曲部から前記ソース領域までの距離は、前記第２トランジスタのゲート配線屈曲部から前記ソース領域までの距離よりも小さい
    ことを特徴とする半導体装置。
25. 半導体基板と、
    前記半導体基板上にロジック回路が形成されたロジック回路領域（１１４）と、
    前記ロジック回路領域において、活性領域（１７４）上にゲート絶縁膜を介して第１ピッチ（Ａ）で形成された複数のゲート配線（１７２）および、前記ゲート配線間において前記活性領域と電気的に接続するコンタクト（１７６）を有し前記ロジック回路を構成する第１トランジスタと、
    前記ロジック回路領域において、ダミー活性領域（１８４）上に絶縁膜を介して第２ピッチ（Ｂ）で形成された複数のダミーゲート配線（１８２）と
    を備え、
    前記ゲート配線および前記ダミーゲート配線は、それぞれ端部とＬ字状の屈曲部とを有し、前記ゲート配線の前記屈曲部の内径は、前記ダミーゲート配線の前記屈曲部の内径よりも小さく、前記ゲート配線の前記端部のふくらみは、前記ダミーゲート配線の前記端部のふくらみより大きい
    半導体装置。
26. 請求項２５に記載の半導体装置であって、
    前記第１ピッチ（Ａ）と前記第２ピッチ（Ｂ）とは略同一である
    半導体装置。
27. ロジック回路を含む半導体装置を製造するための半導体製造用マスクであって、
    前記ロジック回路に対応するマスク領域は、
    所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、
    前記所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）と
    を備える半導体製造用マスク。
28. ロジック回路を含む半導体装置を製造するための光近接処理方法であって、
    前記ロジック回路の設計レイアウトの第１領域（１１４ｂ，１７０）に所定の精度で第１光近接補正処理を行う工程（ａ）と、
    前記ロジック回路の設計レイアウトの第２領域（１１４ａ，１８０）に前記所定の精度より低い精度で第２光近接補正処理を行う工程（ｂ）と
    を備える光近接処理方法。
29. 請求項２８に記載の光近接処理方法であって、
    前記工程（ａ）は前記工程（ｂ）の後に行われる
    光近接処理方法。
30. 請求項２８又は請求項２９に記載の光近接処理方法を用いた半導体装置の製造方法であって、
    前記工程（ａ）および前記工程（ｂ）から得られた光近接補正後レイアウトパターンを描画することにより生成されたフォトマスクを用いてフォトレジストを塗布した半導体基板上に前記レイアウトパターンを転写する工程と、
    転写された前記レイアウトパターンに従って、ウェーハを加工する工程と
    を備える半導体装置の製造方法。
31. 請求項２８又は請求項２９に記載の光近接処理方法を用いた半導体装置の製造方法であって、
    前記工程（ａ）および前記工程（ｂ）から得られ、直接描画装置内の記憶手段に配置された光近接補正後レイアウトパターンを用いて、フォトレジストを塗布した半導体基板上に直接描画する工程と、
    描画された前記レイアウトパターンに従って、ウェーハを加工する工程と
    を備える半導体装置の製造方法。
32. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、一律なバイアスを与えることにより行われる
    光近接処理方法。
33. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、エッジを分割せずにエッジの位置を前記所定の精度で処理することにより行われる
    光近接処理方法。
34. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、エッジを前記所定の精度より低い精度で分割することにより行われる
    光近接処理方法。
35. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、ルールベース光近接補正におけるスペックを簡略化することにより行われる
    光近接処理方法。
36. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、モデルベース光近接補正におけるスペックを緩和することにより行われる
    光近接処理方法。
37. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、互いに類似した形状を有する複数種類のパターン（２０１，２０３，２０４）を１種類のパターン（２０１ａ）に揃えることにより行われる
    光近接処理方法。
38. 請求項２８又は請求項２９に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、所定の設計レイアウト（３０１）を予め登録された光近接補正後レイアウト（３０１ａ）に置き換えることにより行われる
    光近接処理方法。
39. 請求項３８に記載の光近接処理方法であって、
    前記工程（ｂ）において、前記第２光近接補正処理は、前記所定の設計レイアウト（３０１）の周囲に配置された設計レイアウト（３０２，３０３，３０４，３０５）の種類に応じて行われる
    光近接処理方法。
40. 請求項３８に記載の光近接処理方法であって、
    前記第２光近接補正処理は、前記所定の設計レイアウト（３０１）の周囲の境界部（３１０）においても行われる
    光近接処理方法。
41. ロジック回路を含む半導体装置の製造方法であって、
    前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行うことによりマスク上に前記ロジック回路の第１レイアウトを生成する工程（ａ）と、
    前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度で露光処理を行うことによりマスク上に前記ロジック回路の第２レイアウトを生成する工程（ｂ）と、
    前記工程（ａ）および前記工程（ｂ）から得られた光近接補正後レイアウトパターンから生成されたフォトマスクを用いてフォトレジストを塗布した半導体基板上に前記レイアウトパターンを転写する工程と、
    転写された前記レイアウトパターンに従って、ウェーハを加工する工程と
    を備える半導体装置の製造方法。
42. ロジック回路を含む半導体装置の製造方法であって、
    前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第１レイアウトを生成する工程（ａ）と、
    前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第２レイアウトを生成する工程（ｂ）と、
    前記工程（ａ）および前記工程（ｂ）から得られた光近接補正後レイアウトパターンから描画された前記レイアウトパターンに従って、前記ウェーハを加工する工程と
    を備える半導体装置の製造方法。