JP4416384B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大規模な半導体集積回路に組み込まれる基本集合素子の構成に係る発明であって、特に、セルベース方式の基本集合素子に関するものである。
【０００２】
【従来の技術】
セミカスタムＬＳＩは、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ゲートアレイ、セルベース方式（スタンダードセルとも呼ばれる。）に大別される。
【０００３】
ここで、ゲートアレイは、あらかじめ半導体基板上にゲートを構成する基本セルを格子状に規則的に配置し、ユーザの回路に合わせて配線を施し所望のＬＳＩを実現することができる。図１６に、ゲートアレイの平面図を示す。このゲートアレイは、その構成上ゲート配線１００の間隔が均一である（ゲートパターン（ゲート形状）が均一である）。ｎ型の不純物拡散領域とゲート配線１００と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線１００を介して隣接する複数のｎ型の不純物拡散領域をｎ型の活性領域１０１という。同様に複数のｐ型の不純物拡散領域をｐ型の活性領域１０２という。ゲート配線１００、ｎ型の活性領域１０１及びｐ型の活性領域１０２により形成される複数のトランジスタ間を接続するために、ゲート配線１００、ｎ型の活性領域１０１及びｐ型の活性領域１０２には、コンタクトホール１０３が形成されている。
【０００４】
一方、セルベース方式は、あらかじめＣＰＵ、メモリやＡ−Ｄ変換器又はマイクロセルなどの複雑な回路を標準的な基本集合素子として用意しておき、それらをユーザが要求する機能に応じて選択、組み合わせすることで所望のＬＳＩを実現することができる。図１７に、セルベース方式の平面図を示す。このセルベース方式は、活性領域上のゲート配線１０４のゲートパターン（ゲート形状）が不均一でもよい。これにより、セルベース方式は、ゲートアレイに比べて１チップ内の面積を有効に利用することができる。ここで、ｎ型の不純物拡散領域とゲート配線１０４と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線１０４を介して隣接する複数のｎ型の不純物拡散領域をｎ型の活性領域１０５という。同様に複数のｐ型の不純物拡散領域をｐ型の活性領域１０６という。ゲート配線１０４、ｎ型の活性領域１０５及びｐ型の活性領域１０６により形成される複数のトランジスタ間を接続するために、ゲート配線１０４、ｎ型の活性領域１０５及びｐ型の活性領域１０６には、コンタクトホール１０７が形成されている。
【０００５】
【発明が解決しようとする課題】
上記で説明したセルベース方式では、ｎ型の活性領域１０５又はｐ型の活性領域１０６上のゲート配線１０４のゲートパターン（ゲート形状）が不均一に構成される場合がある。この場合、ゲート配線１０４の不均一なゲートパターン（ゲート形状）の混在のため、マスク作成時において複雑なＣＡＤ的な処理を行うことで、ゲートパターン（ゲート形状）の仕上がりを均一の値に保っていた。しかし、このＣＡＤ的な処理は、その処理に膨大な時間とコストが必要となる問題があった。
【０００６】
また、上記の困難性を回避して、ゲートパターン（ゲート形状）の仕上がりを均一の値に保つ方法としては、活性領域上のゲートパターン（ゲート形状）を均一に設計する方法がある。しかし、従来のセルベース方式では、図１７のように活性領域上のコンタクトホールの必要・不必要に応じてゲートパターン（ゲート形状）の均一性が取れていなかった。ゲートパターン（ゲート形状）を均一にするには、図１８に示すように、ｐ型の活性領域１０６を大きくする方法が考えられるが、この方法では、ｐ型の活性領域１０６の面積が増加し、基本集合素子の専有面積を増加させる問題がある。
【０００７】
そこで、本発明は、上記の問題点を解消するためになされたもので、複雑なＣＡＤ処理なくウェハプロセス後にゲートパターン（ゲート形状）の仕上がりが均一の値を保つことができ、専有面積を増加させない基本集合素子を備える半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、セルベース方式による半導体集積回路であって、半導体基板上に、第１方向に並んで形成された第１活性領域及び第２活性領域と、
前記第１活性領域上及び前記第２活性領域上に前記第１方向に直交する第２方向に並んで設けられ、前記第１活性領域上及び前記第２活性領域上においてはそれぞれ前記第２方向に設計上均一な第１間隔で形成されている複数のゲート配線とを備え、
前記第１活性領域は前記第１方向に突出する第１の突出部を有し、
前記第１の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層に形成され、
前記第１の突出部には第１のコンタクトホールが形成され、
前記第１の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第１活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第１活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い。
【０００９】
本発明の請求項２に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第２活性領域は前記第１方向に突出する第２の突出部を有し、
前記第２の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層領域に形成され、
前記第２の突出部には第２のコンタクトホールが形成され、
前記第２の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第２活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第２活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い。
【００１０】
本発明の請求項３に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられる。
【００１１】
本発明の請求項４に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側に設けられる。
【００１２】
本発明の請求項５に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側及び前記第２の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側にそれぞれ設けられる。
【００１３】
本発明の請求項６に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられる。
【００１４】
本発明の請求項７に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側に設けられる。
【００１５】
本発明の請求項８に係る解決手段は、請求項１乃至請求項７のいずれかに記載の半導体集積回路であって、
複数の前記ゲート配線は、前記突出部を迂回して配線される。
【００１７】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１８】
（実施の形態１）
図１に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。特に、この図１では、ｐチャネルトランジスタとｎチャネルトランジスタとで構成された基本集合素子の一部を図示している。このｐチャネルトランジスタは、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域１（第１又は第２活性領域）という。同様にｎチャネルトランジスタは、ｎ型の不純物拡散領域とゲート配線と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができ、複数のｎ型の不純物拡散領域をｎ型の活性領域２（第２又は第１活性領域）という。そして、このｐ型の活性領域１とｎ型の活性領域２上に、３本のゲート配線３，４，５が形成されている。
【００１９】
次に、ｐ型の活性領域１には、ｎ型の活性領域２と向かい合う側の反対の側（図ではｐ型の活性領域１の上側）にコンタクトホール６，７を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール６は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール７は、ゲート配線４とゲート配線５との間に形成されている。このコンタクトホール６，７は、ｐ型の活性領域１に形成される複数のトランジスタ間を接続するために形成されている。
【００２０】
このように形成された基本集合素子では、突出部以外のｐ型の活性領域１上で、ゲート配線３，４，５の間にコンタクトホール６，７が存在しなくなる。そのため、ゲート配線３，４，５は、コンタクトホール６，７の位置の制限を受けることなく、突出部以外のｐ型の活性領域１上に配置することができる。従って、ゲート配線３，４，５のゲートパターン（ゲート形状）は、突出部以外のｐ型の活性領域１上で均一の配置することが可能となる。なお、ゲート配線３，４，５は、突出部を迂回するように形成される。
【００２１】
セルベース方式の基本集合素子であっても図１のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｐ型の活性領域１上でゲート配線３，４，５のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｐ型の活性領域１の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は、増加しない。
【００２２】
また、ｐ型の活性領域１上のゲート配線３，４の間のゲート間幅Ｌ３よりも、図１に示すコンタクトホール６を設けるための突出部の幅Ｌ１（ゲート間幅と平行な方向）の方が大きくなる。同様に、コンタクトホール７を設けるための突出部の幅Ｌ２は、ｐ型の活性領域１上のゲート配線４，５の間のゲート間幅Ｌ４よりも大きくなる。これにより、ゲート間幅Ｌ３，Ｌ４に制限されることなく突出部の幅Ｌ１，Ｌ２を設定することができ、コンタクトホールの形状に自由度が増す。以下の変形例や他の実施の形態における突出部にも、上記関係は適用される（以下の図中には、特に突出部の幅やゲート間幅は図示しない。）。
【００２３】
図２及び図３に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。図２の基本集合素子では、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側（図ではｐ型の活性領域１の下側）にコンタクトホール８，９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール８は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール９は、ゲート配線４とゲート配線５との間に形成されている。図２に示した基本集合素子でも、図１に示した基本集合素子と同様の効果が得られる。
【００２４】
次に、図３の基本集合素子では、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側の反対の側にコンタクトホール１０を，向かい合う側にコンタクトホール１１を設けるための突出部が形成されている。なお、コンタクトホール１０，１１を設けるための突出部の配置は、図３に示したものには限られず、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側とその反対の側のそれぞれに形成されていればよい。この突出部に形成されたコンタクトホール１０は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール１１は、ゲート配線４とゲート配線５との間に形成されている。
【００２５】
図３に示した基本集合素子でも、図１に示した基本集合素子と同様の効果が得られる。さらに、この図３に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００２６】
（実施の形態２）
本実施の形態は、実施の形態１で示したｐ型の活性領域のコンタクトホールの構造を、ｎ型の活性領域に適用したものである。図４に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。半導体基板上（図示せず。）に、ｐ型の活性領域２１とｎ型の活性領域２２とが形成されている。ここで、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域２１（第１又は第２活性領域）という。同様に複数のｎ型の不純物拡散領域をｎ型の活性領域２２（第２又は第１活性領域）という。そして、このｐ型の活性領域２１とｎ型の活性領域２２上に、４本のゲート配線２３，２４，２５，２６が形成されている。
【００２７】
次に、ｎ型の活性領域２２には、ｐ型の活性領域２１と向かい合う側の反対の側（図ではｎ型の活性領域２２の下側）にコンタクトホール２７，２８，２９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール２７は、ゲート配線２３とゲート配線２４との間に形成されている。また、突出部に形成されたコンタクトホール２８は、ゲート配線２４とゲート配線２５との間に形成されている。さらに、突出部に形成されたコンタクトホール２９は、ゲート配線２５とゲート配線２６との間に形成されている。このコンタクトホール２７，２８，２９は、ｎ型の活性領域２２に形成される複数のトランジスタ間を接続するために形成されている。
【００２８】
このように形成された基本集合素子では、突出部以外のｎ型の活性領域２２上で、ゲート配線２３，２４，２５，２６の間にコンタクトホール２７，２８，２９が存在しなくなる。そのため、ゲート配線２３，２４，２５，２６は、コンタクトホール２７，２８，２９の位置の制限を受けることなく、突出部以外のｎ型の活性領域２２上に配置することができる。従って、ゲート配線２３，２４，２５，２６のゲートパターン（ゲート形状）は、突出部以外のｎ型の活性領域２２上で均一の配置することが可能となる。なお、ゲート配線２３，２４，２５，２６は、突出部を迂回するように形成される。
【００２９】
セルベース方式の基本集合素子であっても図４のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｎ型の活性領域２２上でゲート配線２３，２４，２５，２６のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｎ型の活性領域２２の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は増加しない。
【００３０】
図５及び図６に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。図５の基本集合素子では、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側（図ではｎ型の活性領域２２の上側）にコンタクトホール３０，３１，３２を設けるための突出部が形成されている。図５に示した基本集合素子でも、図４に示した基本集合素子と同様の効果が得られる。
【００３１】
次に、図６の基本集合素子では、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側の反対の側にコンタクトホール３３を，向かい合う側にコンタクトホール３４，３５を設けるための突出部が形成されている。なお、コンタクトホール３３，３４，３５を設けるための突出部の配置は、図６に示したものには限られず、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側とその反対の側のそれぞれに形成されていればよい。
【００３２】
図６に示した基本集合素子でも、図４に示した基本集合素子と同様の効果が得られる。さらに、この図６に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００３３】
（実施の形態３）
本実施の形態は、実施の形態１で示した基本集合素子と実施の形態２で示した基本集合素子との組み合わせである。まず図７に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。半導体基板上（図示せず。）に、ｐ型の活性領域４１とｎ型の活性領域４２とが形成されている。ここで、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域４１（第１又は第２活性領域）という。同様に複数のｎ型の不純物拡散領域をｎ型の活性領域４２（第２又は第１活性領域）という。そして、このｐ型の活性領域４１とｎ型の活性領域４２上に、４本のゲート配線４３，４４，４５，４６が形成されている。
【００３４】
次に、ｐ型の活性領域４１には、ｎ型の活性領域４２と向かい合う側の反対の側（図ではｐ型の活性領域４１の上側）にコンタクトホール４７，４８，４９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール４７は、ゲート配線４３とゲート配線４４との間に形成されている。また、突出部に形成されたコンタクトホール４８は、ゲート配線４４とゲート配線４５との間に形成されている。さらに、突出部に形成されたコンタクトホール４９は、ゲート配線４５とゲート配線４６との間に形成されている。このコンタクトホール４７，４８，４９は、ｐ型の活性領域４１に形成される複数のトランジスタ間を接続するために形成されている。
【００３５】
次に、ｎ型の活性領域４２には、ｐ型の活性領域４１と向かい合う側の反対の側（図ではｎ型の活性領域４２の下側）にコンタクトホール５０，５１，５２を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール５０は、ゲート配線４３とゲート配線４４との間に形成されている。また、突出部に形成されたコンタクトホール５１は、ゲート配線４４とゲート配線４５との間に形成されている。さらに、突出部に形成されたコンタクトホール５２は、ゲート配線４５とゲート配線４６との間に形成されている。このコンタクトホール５０，５１，５２は、ｎ型の活性領域４２に形成される複数のトランジスタ間を接続するために形成されている。
【００３６】
このように形成された基本集合素子では、突出部以外のｐ型の活性領域４１上及びｎ型の活性領域４２上で、ゲート配線４３，４４，４５，４６の間にコンタクトホール４７，４８，４９，５０，５１，５２が存在しなくなる。そのため、ゲート配線４３，４４，４５，４６は、コンタクトホール４７，４８，４９，５０，５１，５２の位置の制限を受けることなく、突出部以外のｐ型の活性領域４１上及びｎ型の活性領域４２上に配置することができる。従って、ゲート配線４３，４４，４５，４６のゲートパターン（ゲート形状）は、突出部以外のｐ型の活性領域４１及びｎ型の活性領域４２上で均一の配置することが可能となる。なお、ゲート配線４３，４４，４５，４６は、突出部を迂回するように形成される。
【００３７】
セルベース方式の基本集合素子であっても図７のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｐ型の活性領域４１上及びｎ型の活性領域４２上でゲート配線４３，４４，４５，４６のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｐ型の活性領域４１及びｎ型の活性領域４２の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は、増加しない。
【００３８】
図８乃至図１５に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。本実施の形態は図７に限られず、図８から図１５までの変形例が考えられる。まず、図８及び図９に示す基本集合素子は、図７に示す基本集合素子とｎ型の活性領域４２の下側にコンタクトホール５０，５１，５２を設けるための突出部が形成されている点で共通する。しかし、図８に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図９に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００３９】
次に、図１０乃至図１２に示す基本集合素子は、それぞれｎ型の活性領域４２の上側にコンタクトホール５０，５１，５２を設けるための突出部が形成されている点で共通する。しかし、図１０に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１１に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１２に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００４０】
さらに、図１３乃至図１５に示す基本集合素子は、それぞれｎ型の活性領域４２の上側にコンタクトホール５０，５２、下側にコンタクトホール５１を設けるための突出部が形成されている点で共通する。しかし、図１３に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１４に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１５に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００４１】
なお、図９、図１２及び図１５に示す基本集合素子では、コンタクトホール４７，４８，４９を設けるための突出部の配置が、図９、図１２及び図１５に示したものには限られず、ｐ型の活性領域４１の上側と下側のそれぞれに形成されていればよい。また、図１３乃至図１５に示す基本集合素子では、コンタクトホール５０，５１，５２を設けるための突出部の配置が、図１３乃至図１５に示したものには限られず、ｎ型の活性領域４２の上側と下側のそれぞれに形成されていればよい。
【００４２】
図８乃至図１５に示した基本集合素子でも、図７に示した基本集合素子と同様の効果が得られる。さらに、この図９、図１２乃至図１５に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００４３】
【発明の効果】
本発明の請求項１に記載の半導体集積回路は、第１活性領域に第１の突出部が形成されているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４４】
本発明の請求項２に記載の半導体集積回路は、第２活性領域に第２の突出部が形成されているので、複雑なＣＡＤ処理なくウェハプロセス後、第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４５】
本発明の請求項３に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側とは反対の側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４６】
本発明の請求項４に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４７】
本発明の請求項５に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側及び第２の突出部が、第１と第２の活性領域とが向き合う側とは反対の側にそれぞれ設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４８】
本発明の請求項６に記載の半導体集積回路は、第１と第２の突出部がそれぞれ、第１と第２の活性領域とが向き合う側とは反対の側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４９】
本発明の請求項７に記載の半導体集積回路は、第１と第２の突出部がそれぞれ、第１と第２の活性領域とが向き合う側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００５１】
本発明の請求項８に記載の半導体集積回路は、ゲート配線が突出部を迂回して配線されているので、所定の方向に延設される複数のゲート配線を備える場合でも、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体集積回路の基本集合素子の平面図である。
【図２】 本発明の実施の形態１の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図３】 本発明の実施の形態１の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図４】 本発明の実施の形態２に係る半導体集積回路の基本集合素子の平面図である。
【図５】 本発明の実施の形態２の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図６】 本発明の実施の形態２の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図７】 本発明の実施の形態３に係る半導体集積回路の基本集合素子の平面図である。
【図８】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図９】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１０】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１１】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１２】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１３】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１４】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１５】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１６】 従来技術に係るゲートアレイの半導体集積回路の基本集合素子の平面図である。
【図１７】 従来技術に係るセルベース方式の半導体集積回路の基本集合素子の平面図である。
【図１８】 従来技術に係るセルベース方式の半導体集積回路の基本集合素子の平面図である。
【符号の説明】
１，２１，４１ ｐ型の活性領域、２，２２，４２ ｎ型の活性領域、３，４，５，２３，２４，２５，２６，４３，４４，４５，４６ ゲート配線、６，７，８，９，１０，１１，２７，２８，２９，３０，３１，３２，３３，３４，３５，４７，４８，４９，５０，５１，５２ コンタクトホール
１００ ゲート配線、１０１ ｐ型の活性領域、１０２ ｎ型の活性領域、１０３ コンタクトホール、１０４ ゲート配線、１０５ ｐ型の活性領域、１０６ｎ型の活性領域、１０７ コンタクトホール。
【発明の属する技術分野】
本発明は、大規模な半導体集積回路に組み込まれる基本集合素子の構成に係る発明であって、特に、セルベース方式の基本集合素子に関するものである。
【０００２】
【従来の技術】
セミカスタムＬＳＩは、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ゲートアレイ、セルベース方式（スタンダードセルとも呼ばれる。）に大別される。
【０００３】
ここで、ゲートアレイは、あらかじめ半導体基板上にゲートを構成する基本セルを格子状に規則的に配置し、ユーザの回路に合わせて配線を施し所望のＬＳＩを実現することができる。図１６に、ゲートアレイの平面図を示す。このゲートアレイは、その構成上ゲート配線１００の間隔が均一である（ゲートパターン（ゲート形状）が均一である）。ｎ型の不純物拡散領域とゲート配線１００と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線１００を介して隣接する複数のｎ型の不純物拡散領域をｎ型の活性領域１０１という。同様に複数のｐ型の不純物拡散領域をｐ型の活性領域１０２という。ゲート配線１００、ｎ型の活性領域１０１及びｐ型の活性領域１０２により形成される複数のトランジスタ間を接続するために、ゲート配線１００、ｎ型の活性領域１０１及びｐ型の活性領域１０２には、コンタクトホール１０３が形成されている。
【０００４】
一方、セルベース方式は、あらかじめＣＰＵ、メモリやＡ−Ｄ変換器又はマイクロセルなどの複雑な回路を標準的な基本集合素子として用意しておき、それらをユーザが要求する機能に応じて選択、組み合わせすることで所望のＬＳＩを実現することができる。図１７に、セルベース方式の平面図を示す。このセルベース方式は、活性領域上のゲート配線１０４のゲートパターン（ゲート形状）が不均一でもよい。これにより、セルベース方式は、ゲートアレイに比べて１チップ内の面積を有効に利用することができる。ここで、ｎ型の不純物拡散領域とゲート配線１０４と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線１０４を介して隣接する複数のｎ型の不純物拡散領域をｎ型の活性領域１０５という。同様に複数のｐ型の不純物拡散領域をｐ型の活性領域１０６という。ゲート配線１０４、ｎ型の活性領域１０５及びｐ型の活性領域１０６により形成される複数のトランジスタ間を接続するために、ゲート配線１０４、ｎ型の活性領域１０５及びｐ型の活性領域１０６には、コンタクトホール１０７が形成されている。
【０００５】
【発明が解決しようとする課題】
上記で説明したセルベース方式では、ｎ型の活性領域１０５又はｐ型の活性領域１０６上のゲート配線１０４のゲートパターン（ゲート形状）が不均一に構成される場合がある。この場合、ゲート配線１０４の不均一なゲートパターン（ゲート形状）の混在のため、マスク作成時において複雑なＣＡＤ的な処理を行うことで、ゲートパターン（ゲート形状）の仕上がりを均一の値に保っていた。しかし、このＣＡＤ的な処理は、その処理に膨大な時間とコストが必要となる問題があった。
【０００６】
また、上記の困難性を回避して、ゲートパターン（ゲート形状）の仕上がりを均一の値に保つ方法としては、活性領域上のゲートパターン（ゲート形状）を均一に設計する方法がある。しかし、従来のセルベース方式では、図１７のように活性領域上のコンタクトホールの必要・不必要に応じてゲートパターン（ゲート形状）の均一性が取れていなかった。ゲートパターン（ゲート形状）を均一にするには、図１８に示すように、ｐ型の活性領域１０６を大きくする方法が考えられるが、この方法では、ｐ型の活性領域１０６の面積が増加し、基本集合素子の専有面積を増加させる問題がある。
【０００７】
そこで、本発明は、上記の問題点を解消するためになされたもので、複雑なＣＡＤ処理なくウェハプロセス後にゲートパターン（ゲート形状）の仕上がりが均一の値を保つことができ、専有面積を増加させない基本集合素子を備える半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、セルベース方式による半導体集積回路であって、半導体基板上に、第１方向に並んで形成された第１活性領域及び第２活性領域と、
前記第１活性領域上及び前記第２活性領域上に前記第１方向に直交する第２方向に並んで設けられ、前記第１活性領域上及び前記第２活性領域上においてはそれぞれ前記第２方向に設計上均一な第１間隔で形成されている複数のゲート配線とを備え、
前記第１活性領域は前記第１方向に突出する第１の突出部を有し、
前記第１の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層に形成され、
前記第１の突出部には第１のコンタクトホールが形成され、
前記第１の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第１活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第１活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い。
【０００９】
本発明の請求項２に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第２活性領域は前記第１方向に突出する第２の突出部を有し、
前記第２の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層領域に形成され、
前記第２の突出部には第２のコンタクトホールが形成され、
前記第２の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第２活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第２活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い。
【００１０】
本発明の請求項３に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられる。
【００１１】
本発明の請求項４に係る解決手段は、請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側に設けられる。
【００１２】
本発明の請求項５に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側及び前記第２の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側にそれぞれ設けられる。
【００１３】
本発明の請求項６に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられる。
【００１４】
本発明の請求項７に係る解決手段は、請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側に設けられる。
【００１５】
本発明の請求項８に係る解決手段は、請求項１乃至請求項７のいずれかに記載の半導体集積回路であって、
複数の前記ゲート配線は、前記突出部を迂回して配線される。
【００１７】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１８】
（実施の形態１）
図１に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。特に、この図１では、ｐチャネルトランジスタとｎチャネルトランジスタとで構成された基本集合素子の一部を図示している。このｐチャネルトランジスタは、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域１（第１又は第２活性領域）という。同様にｎチャネルトランジスタは、ｎ型の不純物拡散領域とゲート配線と当該隣接するｎ型の不純物拡散領域とでトランジスタを形成することができ、複数のｎ型の不純物拡散領域をｎ型の活性領域２（第２又は第１活性領域）という。そして、このｐ型の活性領域１とｎ型の活性領域２上に、３本のゲート配線３，４，５が形成されている。
【００１９】
次に、ｐ型の活性領域１には、ｎ型の活性領域２と向かい合う側の反対の側（図ではｐ型の活性領域１の上側）にコンタクトホール６，７を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール６は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール７は、ゲート配線４とゲート配線５との間に形成されている。このコンタクトホール６，７は、ｐ型の活性領域１に形成される複数のトランジスタ間を接続するために形成されている。
【００２０】
このように形成された基本集合素子では、突出部以外のｐ型の活性領域１上で、ゲート配線３，４，５の間にコンタクトホール６，７が存在しなくなる。そのため、ゲート配線３，４，５は、コンタクトホール６，７の位置の制限を受けることなく、突出部以外のｐ型の活性領域１上に配置することができる。従って、ゲート配線３，４，５のゲートパターン（ゲート形状）は、突出部以外のｐ型の活性領域１上で均一の配置することが可能となる。なお、ゲート配線３，４，５は、突出部を迂回するように形成される。
【００２１】
セルベース方式の基本集合素子であっても図１のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｐ型の活性領域１上でゲート配線３，４，５のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｐ型の活性領域１の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は、増加しない。
【００２２】
また、ｐ型の活性領域１上のゲート配線３，４の間のゲート間幅Ｌ３よりも、図１に示すコンタクトホール６を設けるための突出部の幅Ｌ１（ゲート間幅と平行な方向）の方が大きくなる。同様に、コンタクトホール７を設けるための突出部の幅Ｌ２は、ｐ型の活性領域１上のゲート配線４，５の間のゲート間幅Ｌ４よりも大きくなる。これにより、ゲート間幅Ｌ３，Ｌ４に制限されることなく突出部の幅Ｌ１，Ｌ２を設定することができ、コンタクトホールの形状に自由度が増す。以下の変形例や他の実施の形態における突出部にも、上記関係は適用される（以下の図中には、特に突出部の幅やゲート間幅は図示しない。）。
【００２３】
図２及び図３に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。図２の基本集合素子では、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側（図ではｐ型の活性領域１の下側）にコンタクトホール８，９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール８は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール９は、ゲート配線４とゲート配線５との間に形成されている。図２に示した基本集合素子でも、図１に示した基本集合素子と同様の効果が得られる。
【００２４】
次に、図３の基本集合素子では、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側の反対の側にコンタクトホール１０を，向かい合う側にコンタクトホール１１を設けるための突出部が形成されている。なお、コンタクトホール１０，１１を設けるための突出部の配置は、図３に示したものには限られず、ｐ型の活性領域１のｎ型の活性領域２と向かい合う側とその反対の側のそれぞれに形成されていればよい。この突出部に形成されたコンタクトホール１０は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール１１は、ゲート配線４とゲート配線５との間に形成されている。
【００２５】
図３に示した基本集合素子でも、図１に示した基本集合素子と同様の効果が得られる。さらに、この図３に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００２６】
（実施の形態２）
本実施の形態は、実施の形態１で示したｐ型の活性領域のコンタクトホールの構造を、ｎ型の活性領域に適用したものである。図４に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。半導体基板上（図示せず。）に、ｐ型の活性領域２１とｎ型の活性領域２２とが形成されている。ここで、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域２１（第１又は第２活性領域）という。同様に複数のｎ型の不純物拡散領域をｎ型の活性領域２２（第２又は第１活性領域）という。そして、このｐ型の活性領域２１とｎ型の活性領域２２上に、４本のゲート配線２３，２４，２５，２６が形成されている。
【００２７】
次に、ｎ型の活性領域２２には、ｐ型の活性領域２１と向かい合う側の反対の側（図ではｎ型の活性領域２２の下側）にコンタクトホール２７，２８，２９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール２７は、ゲート配線２３とゲート配線２４との間に形成されている。また、突出部に形成されたコンタクトホール２８は、ゲート配線２４とゲート配線２５との間に形成されている。さらに、突出部に形成されたコンタクトホール２９は、ゲート配線２５とゲート配線２６との間に形成されている。このコンタクトホール２７，２８，２９は、ｎ型の活性領域２２に形成される複数のトランジスタ間を接続するために形成されている。
【００２８】
このように形成された基本集合素子では、突出部以外のｎ型の活性領域２２上で、ゲート配線２３，２４，２５，２６の間にコンタクトホール２７，２８，２９が存在しなくなる。そのため、ゲート配線２３，２４，２５，２６は、コンタクトホール２７，２８，２９の位置の制限を受けることなく、突出部以外のｎ型の活性領域２２上に配置することができる。従って、ゲート配線２３，２４，２５，２６のゲートパターン（ゲート形状）は、突出部以外のｎ型の活性領域２２上で均一の配置することが可能となる。なお、ゲート配線２３，２４，２５，２６は、突出部を迂回するように形成される。
【００２９】
セルベース方式の基本集合素子であっても図４のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｎ型の活性領域２２上でゲート配線２３，２４，２５，２６のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｎ型の活性領域２２の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は増加しない。
【００３０】
図５及び図６に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。図５の基本集合素子では、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側（図ではｎ型の活性領域２２の上側）にコンタクトホール３０，３１，３２を設けるための突出部が形成されている。図５に示した基本集合素子でも、図４に示した基本集合素子と同様の効果が得られる。
【００３１】
次に、図６の基本集合素子では、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側の反対の側にコンタクトホール３３を，向かい合う側にコンタクトホール３４，３５を設けるための突出部が形成されている。なお、コンタクトホール３３，３４，３５を設けるための突出部の配置は、図６に示したものには限られず、ｎ型の活性領域２２のｐ型の活性領域２１と向かい合う側とその反対の側のそれぞれに形成されていればよい。
【００３２】
図６に示した基本集合素子でも、図４に示した基本集合素子と同様の効果が得られる。さらに、この図６に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００３３】
（実施の形態３）
本実施の形態は、実施の形態１で示した基本集合素子と実施の形態２で示した基本集合素子との組み合わせである。まず図７に、本実施の形態に係る半導体集積回路の基本集合素子の平面図を示す。半導体基板上（図示せず。）に、ｐ型の活性領域４１とｎ型の活性領域４２とが形成されている。ここで、ｐ型の不純物拡散領域とゲート配線と当該隣接するｐ型の不純物拡散領域とでトランジスタを形成することができる。これらゲート配線を介して隣接する複数のｐ型の不純物拡散領域をｐ型の活性領域４１（第１又は第２活性領域）という。同様に複数のｎ型の不純物拡散領域をｎ型の活性領域４２（第２又は第１活性領域）という。そして、このｐ型の活性領域４１とｎ型の活性領域４２上に、４本のゲート配線４３，４４，４５，４６が形成されている。
【００３４】
次に、ｐ型の活性領域４１には、ｎ型の活性領域４２と向かい合う側の反対の側（図ではｐ型の活性領域４１の上側）にコンタクトホール４７，４８，４９を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール４７は、ゲート配線４３とゲート配線４４との間に形成されている。また、突出部に形成されたコンタクトホール４８は、ゲート配線４４とゲート配線４５との間に形成されている。さらに、突出部に形成されたコンタクトホール４９は、ゲート配線４５とゲート配線４６との間に形成されている。このコンタクトホール４７，４８，４９は、ｐ型の活性領域４１に形成される複数のトランジスタ間を接続するために形成されている。
【００３５】
次に、ｎ型の活性領域４２には、ｐ型の活性領域４１と向かい合う側の反対の側（図ではｎ型の活性領域４２の下側）にコンタクトホール５０，５１，５２を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール５０は、ゲート配線４３とゲート配線４４との間に形成されている。また、突出部に形成されたコンタクトホール５１は、ゲート配線４４とゲート配線４５との間に形成されている。さらに、突出部に形成されたコンタクトホール５２は、ゲート配線４５とゲート配線４６との間に形成されている。このコンタクトホール５０，５１，５２は、ｎ型の活性領域４２に形成される複数のトランジスタ間を接続するために形成されている。
【００３６】
このように形成された基本集合素子では、突出部以外のｐ型の活性領域４１上及びｎ型の活性領域４２上で、ゲート配線４３，４４，４５，４６の間にコンタクトホール４７，４８，４９，５０，５１，５２が存在しなくなる。そのため、ゲート配線４３，４４，４５，４６は、コンタクトホール４７，４８，４９，５０，５１，５２の位置の制限を受けることなく、突出部以外のｐ型の活性領域４１上及びｎ型の活性領域４２上に配置することができる。従って、ゲート配線４３，４４，４５，４６のゲートパターン（ゲート形状）は、突出部以外のｐ型の活性領域４１及びｎ型の活性領域４２上で均一の配置することが可能となる。なお、ゲート配線４３，４４，４５，４６は、突出部を迂回するように形成される。
【００３７】
セルベース方式の基本集合素子であっても図７のような構成にすることにより、複雑なＣＡＤ処理なくウェハプロセス後、ｐ型の活性領域４１上及びｎ型の活性領域４２上でゲート配線４３，４４，４５，４６のゲートパターン（ゲート形状）仕上がりを均一の値に保つことが可能となる。また、ｐ型の活性領域４１及びｎ型の活性領域４２の面積を増加させる必要がないため、本実施の形態の基本集合素子の専有面積は、増加しない。
【００３８】
図８乃至図１５に、本実施の形態の変形例に係る半導体集積回路の基本集合素子の平面図を示す。本実施の形態は図７に限られず、図８から図１５までの変形例が考えられる。まず、図８及び図９に示す基本集合素子は、図７に示す基本集合素子とｎ型の活性領域４２の下側にコンタクトホール５０，５１，５２を設けるための突出部が形成されている点で共通する。しかし、図８に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図９に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００３９】
次に、図１０乃至図１２に示す基本集合素子は、それぞれｎ型の活性領域４２の上側にコンタクトホール５０，５１，５２を設けるための突出部が形成されている点で共通する。しかし、図１０に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１１に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１２に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００４０】
さらに、図１３乃至図１５に示す基本集合素子は、それぞれｎ型の活性領域４２の上側にコンタクトホール５０，５２、下側にコンタクトホール５１を設けるための突出部が形成されている点で共通する。しかし、図１３に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１４に示す基本集合素子は、ｐ型の活性領域４１の下側にコンタクトホール４７，４８，４９を設けるための突出部が形成されている点で異なる。図１５に示す基本集合素子は、ｐ型の活性領域４１の上側にコンタクトホール４７，４９、下側にコンタクトホール４８を設けるための突出部が形成されている点で異なる。
【００４１】
なお、図９、図１２及び図１５に示す基本集合素子では、コンタクトホール４７，４８，４９を設けるための突出部の配置が、図９、図１２及び図１５に示したものには限られず、ｐ型の活性領域４１の上側と下側のそれぞれに形成されていればよい。また、図１３乃至図１５に示す基本集合素子では、コンタクトホール５０，５１，５２を設けるための突出部の配置が、図１３乃至図１５に示したものには限られず、ｎ型の活性領域４２の上側と下側のそれぞれに形成されていればよい。
【００４２】
図８乃至図１５に示した基本集合素子でも、図７に示した基本集合素子と同様の効果が得られる。さらに、この図９、図１２乃至図１５に示した基本集合素子では、コンタクトホールの配置に自由度が増すので、このコンタクトホールに接続される配線の配置の自由度が増す。
【００４３】
【発明の効果】
本発明の請求項１に記載の半導体集積回路は、第１活性領域に第１の突出部が形成されているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４４】
本発明の請求項２に記載の半導体集積回路は、第２活性領域に第２の突出部が形成されているので、複雑なＣＡＤ処理なくウェハプロセス後、第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４５】
本発明の請求項３に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側とは反対の側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４６】
本発明の請求項４に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４７】
本発明の請求項５に記載の半導体集積回路は、第１の突出部が、第１と第２の活性領域とが向き合う側及び第２の突出部が、第１と第２の活性領域とが向き合う側とは反対の側にそれぞれ設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４８】
本発明の請求項６に記載の半導体集積回路は、第１と第２の突出部がそれぞれ、第１と第２の活性領域とが向き合う側とは反対の側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００４９】
本発明の請求項７に記載の半導体集積回路は、第１と第２の突出部がそれぞれ、第１と第２の活性領域とが向き合う側に設けられているので、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。また、基本集合素子の専有面積は、増加させない効果もある。
【００５１】
本発明の請求項８に記載の半導体集積回路は、ゲート配線が突出部を迂回して配線されているので、所定の方向に延設される複数のゲート配線を備える場合でも、複雑なＣＡＤ処理なくウェハプロセス後、第１活性領域上及び第２活性領域上でゲート配線のゲートパターン（ゲート形状）の仕上がりを均一の値に保つことが可能となる効果がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体集積回路の基本集合素子の平面図である。
【図２】 本発明の実施の形態１の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図３】 本発明の実施の形態１の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図４】 本発明の実施の形態２に係る半導体集積回路の基本集合素子の平面図である。
【図５】 本発明の実施の形態２の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図６】 本発明の実施の形態２の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図７】 本発明の実施の形態３に係る半導体集積回路の基本集合素子の平面図である。
【図８】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図９】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１０】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１１】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１２】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１３】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１４】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１５】 本発明の実施の形態３の変形例に係る半導体集積回路の基本集合素子の平面図である。
【図１６】 従来技術に係るゲートアレイの半導体集積回路の基本集合素子の平面図である。
【図１７】 従来技術に係るセルベース方式の半導体集積回路の基本集合素子の平面図である。
【図１８】 従来技術に係るセルベース方式の半導体集積回路の基本集合素子の平面図である。
【符号の説明】
１，２１，４１ ｐ型の活性領域、２，２２，４２ ｎ型の活性領域、３，４，５，２３，２４，２５，２６，４３，４４，４５，４６ ゲート配線、６，７，８，９，１０，１１，２７，２８，２９，３０，３１，３２，３３，３４，３５，４７，４８，４９，５０，５１，５２ コンタクトホール
１００ ゲート配線、１０１ ｐ型の活性領域、１０２ ｎ型の活性領域、１０３ コンタクトホール、１０４ ゲート配線、１０５ ｐ型の活性領域、１０６ｎ型の活性領域、１０７ コンタクトホール。
Claims (8)
- セルベース方式による半導体集積回路であって、
半導体基板上に、第１方向に並んで形成された第１活性領域及び第２活性領域と、
前記第１活性領域上及び前記第２活性領域上に前記第１方向に直交する第２方向に並んで設けられ、前記第１活性領域上及び前記第２活性領域上においてはそれぞれ前記第２方向に設計上均一な第１間隔で形成されている複数のゲート配線とを備え、
前記第１活性領域は前記第１方向に突出する第１の突出部を有し、
前記第１の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層に形成され、
前記第１の突出部には第１のコンタクトホールが形成され、
前記第１の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第１活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第１活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い、半導体集積回路。 - 請求項１記載の半導体集積回路であって、
前記第２活性領域は前記第１方向に突出する第２の突出部を有し、
前記第２の突出部の少なくとも一部は、前記複数のゲート配線の内、隣接する２つのゲート配線間の下層領域に形成され、
前記第２の突出部には第２のコンタクトホールが形成され、
前記第２の突出部の第２方向の幅は、前記第１間隔よりも広く、
前記第２活性領域上に前記第２方向に並んだ前記複数のゲート配線の内、前記第２方向の一端に形成されるゲート配線と、前記第２活性領域の前記第１方向に延びる２辺の内、前記一端にあるゲート配線に近い方の辺との最短間隔である第２間隔は、前記第１間隔よりも広い、半導体集積回路。 - 請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられることを特徴とする、半導体集積回路。 - 請求項１記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側に設けられることを特徴とする、半導体集積回路。 - 請求項２記載の半導体集積回路であって、
前記第１の突出部は、前記第１と第２の活性領域とが向き合う側及び前記第２の突出部は、前記第１と第２の活性領域とが向き合う側とは反対の側にそれぞれ設けられることを特徴とする、半導体集積回路。 - 請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側とは反対の側に設けられることを特徴とする、半導体集積回路。 - 請求項２記載の半導体集積回路であって、
前記第１と第２の突出部はそれぞれ、前記第１と第２の活性領域とが向き合う側に設けられることを特徴とする、半導体集積回路。 - 請求項１乃至請求項７のいずれかに記載の半導体集積回路であって、
複数の前記ゲート配線は、前記突出部を迂回して配線されることを特徴とする、半導体集積回路。
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