JPS62238645A - 集積回路装置の設計方法 - Google Patents
集積回路装置の設計方法Info
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- JPS62238645A JPS62238645A JP61082714A JP8271486A JPS62238645A JP S62238645 A JPS62238645 A JP S62238645A JP 61082714 A JP61082714 A JP 61082714A JP 8271486 A JP8271486 A JP 8271486A JP S62238645 A JPS62238645 A JP S62238645A
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- 150000003839 salts Chemical class 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特に大規模集積回路装置
の配線布設に関する。
の配線布設に関する。
集積回路の規模の増大に伴う設計期間の増加。
設計ミスの増大を抑制するために近年ＣＡＤツールを用
いた自動設計が広く用いられておシ、かかるＣＡＤツー
ルの能力に見合うよう、ゲートアレイの場合のトランジ
スタアレイ方式のように、素子の配列に規則性を持たせ
たレイアワトが広く採用されている。同方法は、配線布
設専有領域と予め計画的にルール化するものであり、配
線専有領域は主に機能ブロック間配線に用い、トランジ
スタアレイ内にはブロック内の素子間接続の配線が布設
される。かかる場合、第２図に示すように機能ブロック
内素子間接続に用いられるプロ・ｙり自起線領域１の所
要スペースは、ブロックを構成する回路機能によって異
なシ、少量で済むものもあれは、機能ブロック間配線に
用いるブロック間配線領域２にまでその一部かはシ出し
てしまうものもある。そして、チップ上への仁れらのブ
ロックの配列はＬＳＩ論理を得るべく全てのブロック間
接続が完結できるように相対位置ｔ−考慮して行われる
ものではあるが、ブロック内配線領域の所要スペースが
同一のものがトランジスタアレイの延在方向に連続的に
配列されるとは限らず、一般にフ゛ロック配置はランダ
ムでおる。
いた自動設計が広く用いられておシ、かかるＣＡＤツー
ルの能力に見合うよう、ゲートアレイの場合のトランジ
スタアレイ方式のように、素子の配列に規則性を持たせ
たレイアワトが広く採用されている。同方法は、配線布
設専有領域と予め計画的にルール化するものであり、配
線専有領域は主に機能ブロック間配線に用い、トランジ
スタアレイ内にはブロック内の素子間接続の配線が布設
される。かかる場合、第２図に示すように機能ブロック
内素子間接続に用いられるプロ・ｙり自起線領域１の所
要スペースは、ブロックを構成する回路機能によって異
なシ、少量で済むものもあれは、機能ブロック間配線に
用いるブロック間配線領域２にまでその一部かはシ出し
てしまうものもある。そして、チップ上への仁れらのブ
ロックの配列はＬＳＩ論理を得るべく全てのブロック間
接続が完結できるように相対位置ｔ−考慮して行われる
ものではあるが、ブロック内配線領域の所要スペースが
同一のものがトランジスタアレイの延在方向に連続的に
配列されるとは限らず、一般にフ゛ロック配置はランダ
ムでおる。
このように機能ブロックがランダムに配置てれる結果、
トランジスタアレイの延在方向に布設されるブロック間
配廠の：ｊｌｉ遍するブロック間配縁領域幅は、広い所
を狭い所が生じ、特に長く延びる配線は狭い所を：ｌ１
ｆｉ遇する確率が高い一方、短い配線はトランジスタア
レイの延在方向のあらゆる場ｎｒ″Ｔ：はぼ均一の１１
−率で発生する結果、所要プロ・νり間配線領域幅、す
なわち、トランジスタアレイ間距離は上記狭い所で必要
とされる幅で決まシ。
トランジスタアレイの延在方向に布設されるブロック間
配廠の：ｊｌｉ遍するブロック間配縁領域幅は、広い所
を狭い所が生じ、特に長く延びる配線は狭い所を：ｌ１
ｆｉ遇する確率が高い一方、短い配線はトランジスタア
レイの延在方向のあらゆる場ｎｒ″Ｔ：はぼ均一の１１
−率で発生する結果、所要プロ・νり間配線領域幅、す
なわち、トランジスタアレイ間距離は上記狭い所で必要
とされる幅で決まシ。
また広い所はそのブロック間配線饋域の全幅が有効に使
われなくなる。従来より１人手設計に比して自動設計で
はチップサイズが大さくなると言われているが、配線布
設に関し、その原因の一つは上述の如きで１ハこのため
にチップサイズが大きくなシ、コスト高になるという問
題があった。
われなくなる。従来より１人手設計に比して自動設計で
はチップサイズが大さくなると言われているが、配線布
設に関し、その原因の一つは上述の如きで１ハこのため
にチップサイズが大きくなシ、コスト高になるという問
題があった。
本発明は、前述の如き、配線チャンネル領域が不均一に
生ずる結果シリコン面の有効利用率が低下するという問
題を改善するために機能ブロックを構成する配線布設領
域の大きさが同じ機能ブロックを一つの機能ブロク列に
揃えることによって配線チャンネル領域の均一化を図る
ことを目的にしておシ、このために１機能ブロック全構
成する配線布設領域の大きさに複数のランクを設り、機
能ブロック列毎に、その大部分に同一ランクのものかそ
れよシも小さいもの全配列するものである。
生ずる結果シリコン面の有効利用率が低下するという問
題を改善するために機能ブロックを構成する配線布設領
域の大きさが同じ機能ブロックを一つの機能ブロク列に
揃えることによって配線チャンネル領域の均一化を図る
ことを目的にしておシ、このために１機能ブロック全構
成する配線布設領域の大きさに複数のランクを設り、機
能ブロック列毎に、その大部分に同一ランクのものかそ
れよシも小さいもの全配列するものである。
本発明の集積回路装置は％機能ブロックを構成するため
に少くとも１つの配線層を用いて相互に接続されたトラ
ンジスタがアレイ状をなし、このトランジスタのアレイ
が延在する方向に前記機能ブロックを配列し、かかる機
能ブロック列を複数列設け、それら複数列の機能ブロッ
クを前記少くとも１つの配線層を含む複数の配）尿層を
用いて相互に接続することによって所望のＬＳＩ論理を
得る集積回路装置において、前記ＬＳＩ論理を構成する
複数の’ｒｌＡＤブロック列の少くとも１列は大部分が
機能ブロックを構成する前記少くとも１つの配線層の配
線布設領域の大きさが第１の種類の大きさかまたはそれ
以下の大きさを持つ機能ブロックにて構成式れ、他の少
くとも１列は大部分が前記配線布設領域の太き式が第１
の８Ｊ類と異なる大きさの第２の種類の大きさかまたは
それ以下の大きさを持つ機能ブロックにて構成されてな
ること全特徴とする。
に少くとも１つの配線層を用いて相互に接続されたトラ
ンジスタがアレイ状をなし、このトランジスタのアレイ
が延在する方向に前記機能ブロックを配列し、かかる機
能ブロック列を複数列設け、それら複数列の機能ブロッ
クを前記少くとも１つの配線層を含む複数の配）尿層を
用いて相互に接続することによって所望のＬＳＩ論理を
得る集積回路装置において、前記ＬＳＩ論理を構成する
複数の’ｒｌＡＤブロック列の少くとも１列は大部分が
機能ブロックを構成する前記少くとも１つの配線層の配
線布設領域の大きさが第１の種類の大きさかまたはそれ
以下の大きさを持つ機能ブロックにて構成式れ、他の少
くとも１列は大部分が前記配線布設領域の太き式が第１
の８Ｊ類と異なる大きさの第２の種類の大きさかまたは
それ以下の大きさを持つ機能ブロックにて構成されてな
ること全特徴とする。
以下１本発明を実施例にて説明する。
第１図は第４図に示す１袋北ブロックを第３図に示すセ
ルタイプ区分に準じて配置した機能ブロック列で３列の
みを代表して表わしている（実除のＬＳＩでは、同列は
少ないものでも１０列、多いものでは５０列以上持つ）
。ここに於て、第３図は機能ブロックを自動配置するた
めのチップスペースの区分を示しておシ、セル列３ 、
４ 、３’上に機能ブロックを配置できると共に、セル
列にＡ。
ルタイプ区分に準じて配置した機能ブロック列で３列の
みを代表して表わしている（実除のＬＳＩでは、同列は
少ないものでも１０列、多いものでは５０列以上持つ）
。ここに於て、第３図は機能ブロックを自動配置するた
めのチップスペースの区分を示しておシ、セル列３ 、
４ 、３’上に機能ブロックを配置できると共に、セル
列にＡ。
Ｂの２種のタイプが設けられており、セル列３゜３′は
セルタイプＡでアシ、セル列４はセルタイプＢである。
セルタイプＡでアシ、セル列４はセルタイプＢである。
第４図（ａ） 、 （ｂｌ 、 （Ｃ）は、セル列上に
配列する機能ブロックのブロック内の素子間接続の配線
外形を表わしておシ、それぞれブロックの機能名（ａ、
ｂ、Ｃ）及び、対応するセルタイプ塩（Ａ、Ｂ）とを合
わせた１機能ブロック名（ａ−Ａｂ−Ｂ、ｃ−Ａ）が記
入されている。ここでセルタイプ塩は１機能ブロックで
使用されるブロック内配線領域の大きさがある値以上で
あれはＡ。
配列する機能ブロックのブロック内の素子間接続の配線
外形を表わしておシ、それぞれブロックの機能名（ａ、
ｂ、Ｃ）及び、対応するセルタイプ塩（Ａ、Ｂ）とを合
わせた１機能ブロック名（ａ−Ａｂ−Ｂ、ｃ−Ａ）が記
入されている。ここでセルタイプ塩は１機能ブロックで
使用されるブロック内配線領域の大きさがある値以上で
あれはＡ。
その値より小さければＢが付与式れる。かかる機能ブロ
ックはその中のセルタイプ塩と、チップスペース上のセ
ルタイプ塩が一致するところに配置され、その結果、第
１図の様にプロッタ間配綜領゛ 域２が極度に狭くなる
領域が生じないように機能ブロック５，６．７が配列さ
れる。
ックはその中のセルタイプ塩と、チップスペース上のセ
ルタイプ塩が一致するところに配置され、その結果、第
１図の様にプロッタ間配綜領゛ 域２が極度に狭くなる
領域が生じないように機能ブロック５，６．７が配列さ
れる。
ここで複数のセル列に及ぶ機能ブロック７は。
第４図（Ｃ）に示すようにブロック内配線領域の大きい
ｌｉｔ ｅ基準位置に選びセルタイプ塩Ａが付与される
。こうすることで第１図に示すように機能ブロック列の
間のブロック間配線領域１−［線状に近づけることがで
きる。
ｌｉｔ ｅ基準位置に選びセルタイプ塩Ａが付与される
。こうすることで第１図に示すように機能ブロック列の
間のブロック間配線領域１−［線状に近づけることがで
きる。
第１図、第３図、及び第４図に示した実施例では、セル
タイプは２種９機能ブロヅクは最大２列のセル列を使用
するものを示したが、一般に、チップスペース区分とし
てのセルタイプの配列ルールと１機能ブロックのセルタ
イプの配列ルール金一致させることでセルタイプを３種
以上設定することが可能であり、また、３列以上のセル
列を使用して機能ブロックを構成することが可能である
。
タイプは２種９機能ブロヅクは最大２列のセル列を使用
するものを示したが、一般に、チップスペース区分とし
てのセルタイプの配列ルールと１機能ブロックのセルタ
イプの配列ルール金一致させることでセルタイプを３種
以上設定することが可能であり、また、３列以上のセル
列を使用して機能ブロックを構成することが可能である
。
ここで本発明に於るセルタイプは低能ブロック内配線領
域の大きさに応じたランク分けに対応して定められるも
ので、３橿以上のセルタイプによる場合、最もそのブロ
ック内配線領域を多く要するセルタイプ塩が機能ブロッ
ク名に１組み込まれる。
域の大きさに応じたランク分けに対応して定められるも
ので、３橿以上のセルタイプによる場合、最もそのブロ
ック内配線領域を多く要するセルタイプ塩が機能ブロッ
ク名に１組み込まれる。
また、チップスペースと機能ブロックとの配置上のセル
タイプ塩の対応は機能ブロックの持つセルタイプ塩と同
一のもの、それにそれよシも広い機能ブロック内配線ス
ペースに対応するセルタイプ塩を持つチップスペースの
位置に対応付けて配置しても本発明の本質は損われない
。というのは一般的にＬＳＩ論理の違いにより、複数種
セルタイプの夫々の使用頻度が異るので、厳密に一対一
対応じ配置することができないからである。
タイプ塩の対応は機能ブロックの持つセルタイプ塩と同
一のもの、それにそれよシも広い機能ブロック内配線ス
ペースに対応するセルタイプ塩を持つチップスペースの
位置に対応付けて配置しても本発明の本質は損われない
。というのは一般的にＬＳＩ論理の違いにより、複数種
セルタイプの夫々の使用頻度が異るので、厳密に一対一
対応じ配置することができないからである。
以上に述べたように本発明は、械能ブロック内配線領域
の所要ペースの大きさが同じものを一つの機能ブロック
列に揃えることにより、機能ブロック間配線領域幅の不
均一性を平均化し、自動設計ツールから見た配線性を向
上させる効果がある。
の所要ペースの大きさが同じものを一つの機能ブロック
列に揃えることにより、機能ブロック間配線領域幅の不
均一性を平均化し、自動設計ツールから見た配線性を向
上させる効果がある。
この結果チップサイズを小さくすることができ。
コスト低ｇを回ることができる。
第１図は本発明の一実施例の機能ブロックの配ｆｔ表わ
すレイアワト図、第２図は従来の機能ブロックの配置を
表わすレイアワト図、第３図は第１図に対応するテップ
スペースの配分をセルタイプ塩で表わしたレイアワト図
、第４図（ａｌ 、 （ｂ） 、 （Ｃ）は第１図に示
した機能ブロックの一部をそれぞれ単独に表わした平面
図である。 １・・・・・・ブロック内配線領域、２・・・・・・ブ
ロック間配線領域％３．３’、４・・・・・・セル例、
５，６．７・・・・・・ブロック。 牛 １ ■ 第２ 図 第 ３ 図 （α） （Ｃ） 図
すレイアワト図、第２図は従来の機能ブロックの配置を
表わすレイアワト図、第３図は第１図に対応するテップ
スペースの配分をセルタイプ塩で表わしたレイアワト図
、第４図（ａｌ 、 （ｂ） 、 （Ｃ）は第１図に示
した機能ブロックの一部をそれぞれ単独に表わした平面
図である。 １・・・・・・ブロック内配線領域、２・・・・・・ブ
ロック間配線領域％３．３’、４・・・・・・セル例、
５，６．７・・・・・・ブロック。 牛 １ ■ 第２ 図 第 ３ 図 （α） （Ｃ） 図
Claims (1)
- 機能ブロックを構成するために少くとも１つの配線層を
用いて相互に接続されたトランジスタがアレイ状をなし
、該トランジスタのアレイが延在する方向に前記機能ブ
ロックを配列し、かかる機能ブロック列を複数列設け、
前記複数列の機能ブロックを前記少くとも１つの配線層
を含む複数の配線層を用いて相互に接続することによっ
て所望のＬＳＩ論理を得る集積回路装置に於て、前記Ｌ
ＳＩ論理を構成する複数の機能ブロック列の少くとも１
列は大部分が機能ブロックを構成する前記少くとも１つ
の配線層の配線布設領域の大きさが第一の種類の大きさ
か又はそれ以下の大きさを持つ機能ブロックにて構成さ
れ、他の少くとも１列は大部分が前記配線布設領域の大
きさが第一の種類と異なる大きさの第２の種類の大きさ
か又はそれ以下の大きさを持つ機能ブロックにて構成さ
れてなることを特徴とする集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082714A JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
| US07/036,521 US4791609A (en) | 1986-04-09 | 1987-04-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082714A JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62238645A true JPS62238645A (ja) | 1987-10-19 |
| JPH079941B2 JPH079941B2 (ja) | 1995-02-01 |
Family
ID=13782076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082714A Expired - Lifetime JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4791609A (ja) |
| JP (1) | JPH079941B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| JP2516962B2 (ja) * | 1987-03-18 | 1996-07-24 | 三菱電機株式会社 | マスタ−スライスｌｓｉ |
| KR910008099B1 (ko) * | 1988-07-21 | 1991-10-07 | 삼성반도체통신주식회사 | 메모리 칩의 파워 및 시그널라인 버싱방법 |
| US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
| JPH05121547A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体集積回路の配線処理方法 |
| TW332923B (en) * | 1996-04-19 | 1998-06-01 | Matsushita Electric Ind Co Ltd | Semiconductor IC |
| CN1075667C (zh) * | 1996-04-19 | 2001-11-28 | 松下电器产业株式会社 | 半导体集成电路及采用该电路的系统 |
| JP3356122B2 (ja) | 1999-07-08 | 2002-12-09 | 日本電気株式会社 | システム半導体装置及びシステム半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
-
1986
- 1986-04-09 JP JP61082714A patent/JPH079941B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-09 US US07/036,521 patent/US4791609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4791609A (en) | 1988-12-13 |
| JPH079941B2 (ja) | 1995-02-01 |
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