JP4518289B2 - 半導体集積回路及び半導体集積回路の配線レイアウト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路、及び、半導体集積回路の配線レイアウト方法に関する。
【0002】
【従来の技術】
図17は従来の半導体集積回路の一例を示す概略的平面図である。図17中、1は半導体チップ、2はパッド、3は入出力セルが形成されている入出力セル領域、4は内部セルが形成されている内部セル領域である。
【0003】
即ち、この半導体集積回路は、内部セル領域4の周辺部に同一の大きさの入出力セル領域3を配列し、これら入出力セル領域3の1個あるいは複数個を単位として個々の入出力セルを形成しているものである。
【0004】
【発明が解決しようとする課題】
しかし、入出力セルには、機能上、多種多様のものがあり、個々の入出力セルが実際に必要とする面積が入出力セル領域3の1個又は複数個の面積と一致しない場合があり、このため、図17に示す従来の半導体集積回路においては、チップ面を有効に使用していない場合があるという問題点があった。
【0005】
また、図17に示すような半導体集積回路においては、従来、自己には必要でないが、他の入出力セルには必要である配線パターンを備えてなる入出力セルを用意することにより配線レイアウトが行われていた。
【0006】
このような従来の半導体集積回路の配線レイアウト方法においては、配線レイアウトに自由度が少なく、配線レイアウトを容易に行うことができないという問題点があった。
【0007】
本発明は、かかる点に鑑み、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図ることができるようにした半導体集積回路を提供することを第1の目的とし、配線レイアウトを容易に行うことができるようにした半導体集積回路の配線レイアウト方法を提供することを第2の目的とする。
【0008】
【課題を解決するための手段】
本発明中、第1の発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路において、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているというものである。
【0009】
この第1の発明によれば、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0010】
したがって、第1の発明によれば、チップ面積を従来例と同一にする場合には、内部セル領域の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0011】
本発明中、第2の発明は、第1の発明において、入出力セル領域のうち、チップ面のコーナ部に配置されている入出力セル領域に部分的に囲まれている領域に入出力セル領域が設けられているというものである。
【0012】
本発明中、第3の発明は、第1の発明において、入出力セル領域は、配列方向と直交する方向の辺の長さを配列方向と同一方向の辺の長さの整数倍とされているというものである。
【0013】
本発明中、第4の発明は、第1の発明において、チップ面のコーナ部側に、配列方向と直交する方向の辺の長さを短くする入出力セル領域が配置されているというものである。
【0014】
本発明中、第5の発明は、第1の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを同一とされているというものである。
【0015】
本発明中、第6の発明は、第5の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と直交する方向の辺の長さは、所定の長さの整数倍であるというものである。
【0016】
本発明中、第7の発明は、第1の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを異にするものを含んでいるというものである。
【0017】
本発明中、第8の発明は、第7の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と同一方向の辺の長さは、所定の長さの整数倍であるというものである。
【0018】
本発明中、第9の発明は、第1の発明において、入出力セル領域は、パッド側に凹凸ができず、内部セル領域側に凹凸ができるように配列されているというものである。
【0019】
本発明中、第10の発明は、第1の発明において、入出力セル領域は、パッド側に凹凸ができ、内部セル領域側に凹凸ができないように配列されているというものである。
【0020】
本発明中、第11の発明は、第1の発明において、入出力セル領域は、パッド側及び内部セル領域側に凹凸ができるように配列されているというものである。
【0021】
本発明中、第12の発明は、半導体集積回路の配線レイアウト方法において、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うというものである。
【0022】
この第12の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うとしているので、配線レイアウトに自由度が増す。
【0023】
本発明中、第13の発明は、第12の発明において、入出力セルとして、配線パターンを有していないセルを使用するというものである。
【0024】
この第13の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めると共に、入出力セルとして、配線パターンを有していないセルを使用するとしているので、第12の発明以上に配線レイアウトに自由度が増す。
【0025】
【発明の実施の形態】
以下、図1〜図16を参照して、本発明による半導体集積回路の実施の第1形態〜第6形態及び本発明による半導体集積回路の配線レイアウト方法の実施の一形態について説明する。
【0026】
(1)本発明による半導体集積回路の実施の第1形態
図1は本発明による半導体集積回路の実施の第1形態を示す概略的平面図である。図1中、6は半導体チップ、7はパッド、8は入出力セル領域、9は内部セル領域である。
【0027】
即ち、本発明による半導体集積回路の実施の第1形態は、内部セル領域9の周辺部に、入出力セルが必要とする面積に応じて、幅Wを同一とし、奥行Dを異にしてなる種々の面積を有する入出力セル領域8を、パッド7側には凹凸ができず、内部セル領域9側に凹凸ができるように配列したものである。
【0028】
このように、本発明による半導体集積回路の実施の第1形態においては、入出力セル領域8は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0029】
そこで、また、内部セル領域9を、その外周部がほぼ入出力セル領域8に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【0030】
したがって、本発明による半導体集積回路の実施の第1形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域9の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域9の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0031】
(2)本発明による半導体集積回路の実施の第2形態
図2は本発明による半導体集積回路の実施の第2形態を示す概略的平面図である。図2中、11は半導体チップ、12はパッド、13は入出力セル領域、14は内部セル領域である。
【0032】
即ち、本発明による半導体集積回路の実施の第2形態は、内部セル領域14の周辺部に、入出力セルが必要とする面積に応じて、幅Wを同一とし、奥行Dを異にしてなる種々の面積を有する入出力セル領域13を、パッド12側に凹凸ができ、内部セル領域14側には凹凸ができないように配列したものである。
【0033】
このように、本発明による半導体集積回路の実施の第2形態においては、入出力セル領域13は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0034】
そこで、また、内部セル領域14を、その外周部がほぼ入出力セル領域13に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【0035】
したがって、本発明による半導体集積回路の実施の第2形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域14の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域14の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0036】
(3)本発明による半導体集積回路の実施の第3形態
図3は本発明による半導体集積回路の実施の第3形態を示す概略的平面図である。図3中、16は半導体チップ、17はパッド、18は入出力セル領域、19は内部セル領域である。
【0037】
即ち、本発明による半導体集積回路の実施の第3形態は、内部セル領域19の周辺部に、入出力セルが必要とする面積に応じて、幅Wを同一とし、奥行Dを異にしてなる種々の面積を有する入出力セル領域18を、入出力セル領域列21、22については、パッド17側には凹凸ができず、内部セル領域19側に凹凸ができるように配列し、入出力セル領域列23については、パッド17側に凹凸ができ、内部セル領域19側には凹凸ができないように配列し、入出力セル領域列24については、パッド17側及び内部セル領域19側に凹凸ができるように配列したものである。
【0038】
このように、本発明による半導体集積回路の実施の第3形態においては、入出力セル領域18は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0039】
そこで、また、内部セル領域19を、その外周部がほぼ入出力セル領域18に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【0040】
したがって、本発明による半導体集積回路の実施の第3形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域19の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域19の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0041】
(4)本発明による半導体集積回路の実施の第4形態
図4は本発明による半導体集積回路の実施の第4形態を示す概略的平面図であり、本発明による半導体集積回路の実施の第4形態は、入出力セル領域8のうち、チップ面のコーナ部26に設けられている2個の入出力セル領域8A、8Bに部分的に囲まれている領域に入出力セル領域27、28、29、30を設け、その他については、図1に示す本発明による半導体集積回路の実施の第1形態と同様に構成したものである。
【0042】
本発明による半導体集積回路の実施の第4形態によれば、本発明による半導体集積回路の実施の第1形態と同様に、チップ面積を従来例と同一にする場合には、内部セル領域9の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域9の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルを増やすことができる。
【0043】
(5)本発明による半導体集積回路の実施の第5形態
図5は本発明による半導体集積回路の実施の第5形態を示す概略的平面図である。図5中、32は半導体チップ、33はパッド、34は入出力セル領域、35は内部セル領域である。
【0044】
即ち、本発明による半導体集積回路の実施の第5形態は、内部セル領域35の周辺部に、入出力セルが必要とする面積に応じて、幅Wを同一とし、奥行Dを異にしてなる種々の面積を有する入出力セル領域34を、パッド33側には凹凸ができず、内部セル領域35側に凹凸ができるように、かつ、チップ面のコーナ部36、37、38、39側には、奥行Dの浅い入出力セルが位置するように配列したものである。
【0045】
このように、本発明による半導体集積回路の実施の第5形態においては、入出力セル領域34は、入出力セルが必要とする面積に応じた種々の面積とされており、しかも、チップ面のコーナ部36、37、38、39側には、奥行Dの浅い入出力セルが位置するように配列されているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0046】
そこで、また、内部セル領域35を、その外周部がほぼ入出力セル領域34に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【0047】
したがって、本発明による半導体集積回路の実施の第5形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域35の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域35の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルの数を増大することができる。
【0048】
ここに、図6〜図9はチップ面のコーナ部の利用方法を説明するための概略的平面図である。図6〜図9において、41は半導体チップ、42はパッド、43〜54は入出力セル領域、55はチップ面のコーナ部である。
【0049】
ここに、図6はチップ面のコーナ部55に入出力セル領域を設けていない場合を示しており、図7はチップ面のコーナ部55に幅WをL、奥行Dを4Lとする入出力セル領域45、46を設けた場合を示している。
【0050】
また、図8はチップ面のコーナ部55に幅WをL、奥行Dを3Lとする入出力セル領域47、48、49、50を設けた場合を示しており、図9はチップ面のコーナ部55に幅WをL、奥行Dを3Lとする入出力セル領域47、48と、幅WをL、奥行Dを2Lとする入出力セル領域51、52、53、54とを設けた場合を示している。
【0051】
このように、チップ面のコーナ部には、奥行Dの浅い入出力セル領域を設けるほど、全体として、より多くの入出力セル領域を設けることができる。
【0052】
また、図10は本発明による半導体集積回路の実施の第5形態に設けるに適した入出力セル領域を示す概略的平面図である。
【0053】
図10(A)において、56は幅WをL、奥行DをLとする入出力セル領域、57は幅WをL、奥行Dを2Lとする入出力セル領域、58は幅WをL、奥行Dを3Lとする入出力セル領域である。
【0054】
また、図10(B)において、59は幅Wを2L、奥行Dを2Lとする入出力セル領域、60は幅WをL、奥行Dを3Lとする入出力セル領域である。
【0055】
このように、奥行Dが幅Wの整数倍になるような入出力セル領域を設けるようにする場合には、入出力セル領域の幅Wを同一とする場合であっても、幅Wを異にするものを含む場合であっても、チップ面のコーナ部を効率的に使用することができ、CADを使用して入出力セルを自動配置する場合においても配置し易くなる。
【0056】
また、図11は本発明による半導体集積回路の実施の第5形態に適用して好適なパッドの配列ピッチPと入出力セル領域の奥行Dとの関係を説明するための概略的平面図である。
【0057】
図11(A)において、62は配列ピッチPをa×3とするパッド、63は奥行Dをa×3とする入出力セル領域、64、65は奥行Dをa×4とする入出力セル領域である。
【0058】
また、図11(B)において、66は配列ピッチPをa×4とするパッド、67は奥行Dをa×3とする入出力セル領域、68、69、70は奥行Dをa×4とする入出力セル領域である。
【0059】
このように、パッドの配列ピッチPと、入出力セル領域の奥行Dとの間に、最大公約数aが存在するように構成する場合、即ち、パッドの配列ピッチP及び入出力セル領域の奥行Dは、所定の長さaの整数倍であるように構成する場合には、パッドの配列ピッチPを変更することなく、入出力セル領域の微細化を図る場合において、パッドと入出力セルとの接続を容易にすることができる。
【0060】
(6)本発明による半導体集積回路の実施の第6形態
図12は本発明による半導体集積回路の実施の第6形態を示す概略的平面図である。図12中、72は半導体チップ、73はパッド、74は入出力セル領域、75は内部セル領域である。
【0061】
即ち、本発明による半導体集積回路の実施の第6形態は、内部セル領域75の周辺部に、入出力セルが必要とする面積に応じて、幅W及び奥行Dを異にしてなる種々の面積を有する入出力セル領域74を、パッド73側には凹凸ができず、内部セル領域75側に凹凸ができるように配列したものである。
【0062】
このように、本発明による半導体集積回路の実施の第6形態においては、入出力セル領域74は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。
【0063】
そこで、また、内部セル領域75を、その外周部がほぼ入出力セル領域74に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。
【0064】
したがって、本発明による半導体集積回路の実施の第6形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域75の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域75の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0065】
なお、図13は本発明による半導体集積回路の実施の第6形態に適用して好適なパッドの配列ピッチPと入出力セル領域の幅Wとの関係を説明するための概略的平面図である。
【0066】
図13(A)において、77は配列ピッチPをb×3とするパッド、78は幅Wをb×3とする入出力セル領域、79は幅Wをb×6とする入出力セル領域である。
【0067】
また、図13(B)において、80は配列ピッチPをb×4とするパッド、81は幅Wをb×3とする入出力セル領域、82は幅Wをb×6とする入出力セル領域、83は幅Wをb×3とする入出力セル領域である。
【0068】
このように、パッドの配列ピッチPと、入出力セル領域の幅Wとの間に、最大公約数bが存在するように構成する場合、即ち、パッドの配列ピッチP及び入出力セル領域の幅Wが所定の長さbの整数倍となるように構成する場合には、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。
【0069】
(7)本発明による半導体集積回路の配線レイアウト方法の実施の一形態
図14は本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図であり、本発明による半導体集積回路の配線レイアウト方法の実施の一形態で使用する入出力セル85、86、87、88、89、90、91を示している。
【0070】
即ち、本発明による半導体集積回路の配線レイアウト方法の実施の一形態は、図14に示す入出力セル85、86、87、88、89、90、91を使用して配線レイアウトを行うとするものである。
【0071】
入出力セル85は、VDD電源配線パターン92と、VSS電源配線パターン93と、S1信号配線パターン94と、S2信号配線パターン95とを有するものであり、入出力セル86は、VDD電源配線パターン92と、VSS電源配線パターン93と、S1信号配線パターン94とを有するものである。
【0072】
また、入出力セル87は、配線パターンを有していないものであり、入出力セル88は、VDD電源配線パターン92と、VSS電源配線パターン93とを有するものである。
【0073】
また、入出力セル89は、VDD電源配線パターン92、96と、VSS電源配線パターン93と、S1信号配線パターン94と、S2信号配線パターン95とを有するものである。
【0074】
また、入出力セル90は、VDD電源配線パターン92と、VSS電源配線パターン93とを有するものであり、入出力セル91は、VDD電源配線パターン92、96と、VSS電源配線パターン93とを有するものである。
【0075】
図15は、図14に示す入出力セル85〜91のうち4種類の入出力セル85、86、87、88を6個一列に配列して配線レイアウトを行った場合を示している。
【0076】
この例では、左から順に入出力セル85−1(=入出力セル85)、入出力セル87−1(=入出力セル87)、入出力セル86、入出力セル85−2(=入出力セル85)、入出力セル87−2(=入出力セル87)、入出力セル88を配置している。
【0077】
そして、入出力セル85、86、88に設けられている配線パターンの他に、配線パターン97、98、99、100、101、102がレイアウトされている。
【0078】
ここに、入出力セル85−1のVDD電源配線パターン92と、入出力セル86のVDD電源配線パターン92と、入出力セル85−2のVDD配線パターン92と、入出力セル88のVDD電源配線パターン92とは、配線パターン97、101を介して接続されている。
【0079】
また、入出力セル85−1のVSS電源配線パターン93と、入出力セル86のVSS電源配線パターン93と、入出力セル85−2のVSS配線パターン93と、入出力セル88のVSS電源配線パターン93とは、配線パターン98、102を介して接続されている。
【0080】
また、入出力セル85−1のS1信号配線パターン94と、入出力セル86のS1信号配線パターン94と、入出力セル85−2のS1信号配線パターン94とは、配線パターン99を介して接続されている。
【0081】
また、入出力セル85−1のS2信号配線パターン95と、入出力セル85−2のS2信号配線パターン95とは、配線パターン100を介して接続されている。
【0082】
また、図16は、図14に示す入出力セル85〜91のうち5種類の入出力セル86、87、89、90、91を7個1列に配列して配線レイアウトを行った場合を示している。
【0083】
この例では、左から順に入出力セル89−1(=入出力セル89)、入出力セル87−1(=入出力セル87)、入出力セル86、入出力セル89−2(=入出力セル89)、入出力セル87−2(=入出力セル87)、入出力セル90、入出力セル91を配置している。
【0084】
そして、入出力セル86、89、90、91に設けられている配線パターンの他に、配線パターン103、104、105、106、107、108、109、110がレイアウトされている。
【0085】
ここに、入出力セル89−1のVDD電源配線パターン92と、入出力セル86のVDD電源配線パターン92と、入出力セル89−2のVDD電源配線パターン92と、入出力セル90のVDD電源配線パターン92と、入出力セル91のVDD電源配線パターンとは、配線パターン103、107を介して接続されている。
【0086】
また、入出力セル89−1のVSS電源配線パターン93と、入出力セル86のVSS電源配線パターン93と、入出力セル89−2のVSS電源配線パターン93と、入出力セル90のVSS電源配線パターン93と、入出力セル91のVSS電源配線パターン93とは、配線パターン104、108を介して接続されている。
【0087】
また、入出力セル89−1のS1信号配線パターン94と、入出力セル86のS1信号配線パターン94と、入出力セル89−2のS1信号配線パターン94とは、配線パターン105を介して接続されている。
【0088】
また、入出力セル89−1のS2信号配線パターン95と、入出力セル89−2のS2信号配線パターン95とは、配線パターン106を介して接続されている。
【0089】
また、入出力セル89−1のVDD電源配線パターン96と、入出力セル89−2のVDD電源配線パターン96と、入出力セル91のVDD電源配線パターン96とは、配線パターン109、110を介して接続されている。
【0090】
このように本発明による半導体集積回路の配線レイアウトの実施の一形態によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セル86、88、90、91を使用すると共に、入出力セルとして、配線パターンを有しないセル87を使用するとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【0091】
【発明の効果】
以上のように、本発明中、第1〜第11の発明のいずれによっても、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがなく、チップ面積を従来例と同一にする場合には、内部セル領域の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。
【0092】
特に、第2、第3又は第4の発明によれば、チップ面のコーナ部を有効に使用し、入出力セル領域の数を増加することができ、第6又は第8の発明によれば、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。
【0093】
本発明中、第12の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【0094】
本発明中、第13の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる入出力セルを使用すると共に、入出力セルとして、配線パターンを有していないセルを使用するとしているので、第12の発明以上に配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明による半導体集積回路の実施の第1形態を示す概略的平面図である。
【図2】本発明による半導体集積回路の実施の第2形態を示す概略的平面図である。
【図3】本発明による半導体集積回路の実施の第3形態を示す概略的平面図である。
【図4】本発明による半導体集積回路の実施の第4形態を示す概略的平面図である。
【図5】本発明による半導体集積回路の実施の第5形態を示す概略的平面図である。
【図6】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図7】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図8】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図9】チップ面のコーナ部の利用方法を説明するための概略的平面図である。
【図10】本発明による半導体集積回路の実施の第5形態に設けるに適した入出力セル領域を示す概略的平面図である。
【図11】本発明による半導体集積回路の実施の第5形態に適用して好適なパッドの配列ピッチと入出力セル領域の奥行との関係を説明するための概略的平面図である。
【図12】本発明による半導体集積回路の実施の第6形態を示す概略的平面図である。
【図13】本発明による半導体集積回路の実施の第6形態に適用して好適なパッドの配列ピッチと入出力セル領域の幅との関係を説明するための概略的平面図である。
【図14】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図15】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図16】本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。
【図17】従来の半導体集積回路の一例を示す概略的平面図である。
【符号の説明】
6 半導体チップ
7 パッド
8 入出力セル領域
9 内部セル領域
Claims (1)
- 内部セル領域と、
前記内部セル領域の周辺部に配列された複数の入出力セル領域と、
前記複数の入出力セル領域とチップの辺との間に配列されたパッドと、
を有する半導体集積回路において、
前記複数の入出力セル領域は、幅を同一とする矩形かつ入出力セルが必要とする面積に応じた面積とされ、かつ、奥行が異なる入出力セル領域を含み、前記パッド側に凹凸ができず、前記内部セル領域側に凹凸ができるように、幅方向を配列方向として配列され、
前記内部セル領域は、その外周部が前記複数の入出力セル領域の前記内部セル領域側の前記凹凸に沿うように形成されていること
を特徴とする半導体集積回路。
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