KR100256882B1 - 반도체 집적 회로 및 반도체 집적 회로의 배선 레이아웃 방법 - Google Patents

반도체 집적 회로 및 반도체 집적 회로의 배선 레이아웃 방법 Download PDF

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아끼구사 나오유끼
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Abstract

본 발명은 내부 셀 영역의 주변부에 입출력 셀 영역을 배열함과 동시에, 입출력 셀 영역열과 칩의 주변 사이에 패드를 배열하는 반도체 집적 회로에 관한 것으로, 칩면을 유효하게 사용하고, 내부 셀의 증대화 또는 칩의 소형화를 도모한다.
이에 대한 해결 수단으로, 본 발명에서는, 내부 셀 영역(9)의 주변부에, 입출력 셀이 필요로 하는 면적에 따라, 폭(W)을 동일하게 하고, 깊이(D)를 다르게 하여 된 여러 가지의 면적을 갖는 입출력 셀 영역(8)을 배열한다.

Description

반도체 집적 회로 및 반도체 집적 회로의 배선 레이아웃 방법
본 발명은, 내부 셀 영역의 주변부에 입출력 셀 영역을 배열함과 동시에, 입출력 셀 영역열과 칩의 주변 사이에 패드를 배열한 반도체 집적 회로 및 반도체 집적 회로의 배선 레이아웃 방법에 관한 것이다.
도 17은 종래의 반도체 집적 회로의 일 예를 나타내는 개략적인 평면도이다. 도 17중, 1은 반도체 칩, 2는 패드, 3은 입출력 셀이 형성되어 있는 입출력 셀 영역, 4는 내부 셀이 형성되어 있는 내부 셀 영역이다.
즉, 이 반도체 집적 회로는, 내부 셀 영역(4)의 주변부에 동일한 크기의 입출력 셀 영역(3)을 배열하고, 이들 입출력 셀 영역(3) 1개 또는 복수개를 단위로 하여 개개의 입출력 셀을 형성한 것이다.
그러나, 입출력 셀에는, 기능상, 다종다양의 것이 있고, 개개의 입출력 셀이 실제로 필요로 하는 면적이 입출력 셀 영역(3)의 1개 또는 복수개의 면적과 일치하지 않는 경우가 있고, 이로 인해, 도 17에 나타낸 종래 반도체 집적 회로에 있어서는, 칩면을 유효하게 사용하지 않는 경우가 있다는 문제점이 있다.
또, 도 17에 나타난 바와 같은 반도체 집적 회로에 있어서는, 종래, 자기에는 필요하지 않지만, 다른 입출력 셀에는 필요한 배선 패턴을 구비하여 된 입출력 셀을 준비함으로써 배선 레이아웃을 행하였다.
이와 같은 종래의 반도체 집적 회로의 배선 레이아웃 방법에 있어서는, 배선 레이아웃에 자유도가 적고, 배선 레이아웃을 용이하게 행할 수 없다는 문제점이 있다.
본 발명은 이러한 점을 감안하여, 칩면을 유효하게 사용하고, 내부 셀의 증대화 또는 칩의 소형화를 도모할 수 있도록 한 반도체 집적 회로를 제공하는 것을 제1 목적으로 하고, 배선 레이아웃을 용이하게 행할 수 있도록 한 반도체 집적 회로의 배선 레이아웃 방법을 제공하는 것을 제2 목적으로 한다.
도 1은 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태를 나타내는 개략적 평면도.
도 2는 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태를 나타내는 개략적 평면도.
도 3은 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태를 나타내는 개략적 평면도.
도 4는 본 발명에 의한 반도체 집적 회로의 실시의 제4 형태를 나타내는 개략적 평면도.
도 5는 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태를 나타내는 개략적 평면도.
도 6은 칩면의 코너부의 이용 방법을 설명하기 위한 개략적 평면도.
도 7은 칩면의 코너부의 이용 방법을 설명하기 위한 개략적 평면도.
도 8은 칩면의 코너부의 이용 방법을 설명하기 위한 개략적 평면도.
도 9는 칩면의 코너부의 이용 방법을 설명하기 위한 개략적 평면도.
도 10은 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태로 설치하기에 적합한 입출력 셀 영역을 나타내는 개략적 평면도.
도 11은 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태에 적용하기 적합한 패드의 배열 피치와 입출력 셀 영역의 깊이의 관계를 설명하기 위한 개략적 평면도.
도 12는 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태를 나타내는 개략적 평면도.
도 13은 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태에 적용하기 적합한 패드의 배열 피치와 입출력 셀 영역의 폭과의 관계를 설명하기 위한 개략적 평면도.
도 14는 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태를 설명하기 위한 개략적 평면도.
도 15는 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태를 설명하기 위한 개략적 평면도.
도 16은 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태를 설명하기 위한 개략적 평면도.
도 17은 종래의 반도체 집적 회로의 일 예를 나타내는 개략적 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
6...반도체 칩
7...패드
8...입출력 셀 영역
9...내부 셀 영역
본 발명중, 제1 발명(청구항 1 기재의 반도체 집적 회로)은, 내부 셀 영역의 주변부에 입출력 셀 영역을 배열함과 동시에, 입출력 셀 영역열과 칩의 주변 사이에 패드를 배열하는 반도체 집적 회로에 있어서, 입출력 셀 영역은, 입출력 셀이 필요로 하는 면적에 따른 면적으로 되어 있는 것이다.
이 제1 발명에 의하면, 입출력 셀 영역은, 입출력 셀이 필요로 하는 면적에 따른 면적으로 되어 있으므로, 입출력 셀을 형성함에 대해서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 제1 발명에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있으며, 내부 셀 영역의 면적을 종래 예와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
본 발명중, 제2 발명(청구항 2 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역중, 칩면의 코너부에 배치되어 있는 입출력 셀 영역에 부분적으로 둘러싸여 있는 영역에 입출력 셀 영역이 설치되어 있는 것이다.
본 발명중, 제3 발명(청구항 3 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 칩면의 코너부측에, 배열 방향과 직교하는 방향의 변 길이를 짧게 한 입출력 셀 영역이 배치되어 있는 것이다.
본 발명중, 제4 발명(청구항 4 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 배열 방향과 직교하는 방향의 변 길이를 배열 방향과 동일 방향의 변 길이의 정수배로 되어 있는 것이다.
본 발명중, 제5 발명(청구항 5 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 배열 방향과 동일 방향의 변 길이를 동일하게 한 것이다.
본 발명중, 제6 발명(청구항 6 기재의 반도체 집적 회로)은, 제5 발명에 있어서, 패드의 배열 피치 및 상기 입출력 셀 영역의 배열 방향과 직교하는 방향의 변 길이는, 소정 길이의 정수배인 것이다.
본 발명중, 제7 발명(청구항 7 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 배열 방향과 동일 방향의 변 길이를 다르게 한 것을 포함하는 것이다.
본 발명중, 제8 발명(청구항 8 기재의 반도체 집적 회로)은, 제7 발명에 있어서, 패드의 배열 피치 및 입출력 셀 영역의 배열 방향과 동일 방향의 변 길이는, 소정 길이의 정수배인 것이다.
본 발명중, 제9 발명(청구항 9 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 패드측에 요철(凹凸)이 생기지 않고, 내부 셀 영역측에 요철이 생기도록 배열되어 있는 것이다.
본 발명중, 제10 발명(청구항 10 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 패드측에 요철이 생성되고, 내부 셀 영역측에 요철이 생기지 않도록 배열되어 있는 것이다.
본 발명중, 제11 발명(청구항 11 기재의 반도체 집적 회로)은, 제1 발명에 있어서, 입출력 셀 영역은, 패드측 및 내부 셀 영역측에 요철이 생기도록 배열되어 있는 것이다.
본 발명중, 제12 발명(청구항 12 기재의 반도체 집적 회로의 배선 레이아웃 방법)은, 반도체 집적 회로의 배선 레이아웃 방법에 있어서, 자기에 필요한 배선 패턴만을 갖고, 필요에 따라 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀을 포함하여 배선 레이아웃을 행한 것이다.
본 발명중, 제12 발명에 의하면, 자기에 필요한 배선 패턴만을 갖고, 필요에 따라서 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀을 포함하여 배선 레이아웃을 행하므로, 배선 레이아웃에 자유도가 증가한다.
본 발명중, 제13 발명(청구항 13 기재의 반도체 집적 회로의 배선 레이아웃 방법)은, 제12 발명에 있어서, 입출력 셀로서, 배선 패턴을 갖고 있지 않는 셀을 사용하는 것이다.
이 제13 발명에 의하면, 자기에 필요한 배선 패턴만을 갖고, 필요에 따라서 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀을 포함함과 동시에, 입출력 셀로서, 배선 패턴을 갖고 있지 않는 셀을 사용하도록 함으로, 제12 발명 이상으로 배선 레이아웃에 자유도가 증가한다.
이하, 도 1∼도 16을 참조하여, 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태 ∼ 제6 형태 및 본 발명에 의한 반도체 집적 회로 배선 레이아웃 방법의 실시의 일 형태에 대해서 설명한다.
(1) 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태
도 1은 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태를 나타내는 개략적 평면도이다. 도 1중, 6은 반도체 칩, 7은 패드, 8은 입출력 셀 영역, 9는 내부 셀 영역이다.
즉, 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태는, 내부 셀 영역(9) 주변부에, 입출력 셀이 필요로 하는 면적에 따라서, 폭(W)을 동일하게 하고, 깊이(D)를 다르게 하여 된 여러 가지의 면적을 갖는 입출력 셀 영역(8)을, 패드(7)측에는 요철(凹凸)이 생길 수 없고, 내부 셀 영역(9)측에 요철이 생길 수 있도록 배열한 것이다.
이와 같이, 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태에 있어서는, 입출력 셀 영역(8)은, 입출력 셀이 필요로 하는 면적에 따른 여러 가지의 면적으로 되어 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
또한, 내부 셀 영역(9)을, 그 외주부가 거의 입출력 셀 영역(8)에 따르도록 형성하는 경우에는, 내부 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(9)의 면적을 확대하고, 내부 셀의 증대화를 도모할 수 있으며, 내부 셀 영역(9)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
(2) 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태
도 2는 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태를 나타내는 개략적 평면도이다. 도 2중, 11은 반도체 칩, 12는 패드, 13은 입출력 셀 영역, 14는 내부 셀 영역이다.
즉, 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태는, 내부 셀 영역(14) 주변부에, 입출력 셀이 필요로 하는 면적에 따라서, 폭(W)을 동일하게 하고, 깊이(D)를 다르게 하여 된 여러 가지의 면적을 갖는 입출력 셀 영역(13)을, 패드(12)측에 요철이 생길 수 있고, 내부 셀 영역(14)측에는 요철이 생길 수 없도록 배열한 것이다.
이와 같이, 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태에 있어서는, 입출력 셀 영역(13)은, 입출력 셀이 필요로 하는 면적에 따른 여러 가지의 면적으로 되어 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
또한, 내부 셀 영역(14)을, 그 외주부가 거의 입출력 셀 영역(13)에 따르도록 형성하는 경우에는, 내부 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 본 발명에 의한 반도체 집적 회로의 실시의 제2 형태에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(14)의 면적을 확대하고, 내부 셀의 증대화를 도모할 수 있으며, 내부 셀 영역(14)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
(3) 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태
도 3은 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태를 나타내는 개략적 평면도이다. 도 3중, 16은 반도체 칩, 17은 패드, 18은 입출력 셀 영역, 19는 내부 셀 영역이다.
즉, 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태는, 내부 셀 영역(19) 주변부에, 입출력 셀이 필요로 하는 면적에 따라서, 폭(W)을 동일하게 하고, 깊이(D)를 다르게 하여 된 여러 가지의 면적을 갖는 입출력 셀 영역(18)을, 입출력 셀 영역열(21, 22)에 대해서는, 패드(17)측에는 요철이 생길 수 없고, 내부 셀 영역(19)측에 요철이 생길 수 있도록 배열하고, 입출력 셀 영역열(23)에 대해서는, 패드(17)측에 요철이 생길 수 있고, 내부 셀 영역(19)측에는 요철이 생길 수 없도록 배열하며, 입출력 셀 영역열(24)에 대해서는, 패드(17)측 및 내부 셀 영역(19)측에 요철이 생길 수 있도록 배열한 것이다.
이와 같이, 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태에 있어서는, 입출력 셀 영역(18)은, 입출력 셀이 필요로 하는 면적에 따른 여러 가지의 면적으로 되어 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
또한, 내부 셀 영역(19)을, 그 외주부가 거의 입출력 셀 영역(18)에 따르도록 형성하는 경우에는, 내부 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 본 발명에 의한 반도체 집적 회로의 실시의 제3 형태에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(19)의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있고, 내부 셀 영역(19)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
(4) 본 발명에 의한 반도체 집적 회로의 실시의 제4 형태
도 4는 본 발명에 의한 반도체 집적 회로의 실시의 제4 형태를 나타내는 개략적 평면도이고, 본 발명에 의한 반도체 집적 회로의 실시의 제4 형태는, 입출력 셀 영역(8)중, 칩면의 코너부(26)에 설치되어 있는 2개의 입출력 셀 영역(8A, 8B)에 부분적으로 둘러싸여 있는 영역에 입출력 셀 영역(27, 28, 29, 30)을 설치하고, 그 외에 대해서는, 도 1에 나타낸 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태와 마찬가지로 구성한 것이다.
본 발명에 의한 반도체 집적 회로의 실시의 제4 형태에 의하면, 본 발명에 의한 반도체 집적 회로의 실시의 제1 형태와 마찬가지로, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(9)의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있고, 내부 셀 영역(9)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모함과 동시에, 입출력 셀수를 증가할 수 있다.
(5) 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태
도 5는 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태를 나타내는 개략적 평면도이다. 도 5중, 32는 반도체 칩, 33은 패드, 34는 입출력 셀 영역, 35는 내부 셀 영역이다.
즉, 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태는, 내부 셀 영역(35)의 주변부에, 입출력 셀이 필요로 하는 면적에 따라서, 폭(W)을 동일하게 하고, 깊이(D)를 다르게 하여 된 여러 가지의 면적을 갖는 입출력 셀 영역(34)을, 패드(33)측에는 요철이 생길 수 없고, 내부 셀 영역(33)측에 요철이 생길 수 있도록, 또한, 칩면의 코너부(36, 37, 38, 39)측에는, 깊이(D)가 얕은 입출력 셀이 위치하도록 배열한 것이다.
이와 같이, 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태에 있어서는, 입출력 셀 영역(34)은, 입출력 셀이 필요로 하는 면적에 따른 여러 가지의 면적으로 되어 있고, 또한, 칩면의 코너부(36, 37, 38, 39)측에는, 깊이(D)가 얕은 입출력 셀이 위치하도록 배열시키고 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
또한, 내부 셀 영역(35)을, 그 외주부가 거의 입출력 셀 영역(34)에 따르도록 형성하는 경우에는, 내부 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(35)의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있고, 내부 셀 영역(35)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모함과 동시에, 입출력 셀수를 증가할 수 있다.
도 6 ∼ 도 9는 칩면의 코너부의 이용 방법을 설명하기 위한 개략적 평면도이다. 도 6 ∼ 도 9에 있어서, 41은 반도체 칩, 42는 패드, 43 ∼ 54는 입출력 셀 영역, 55는 칩면의 코너부이다.
도 6은 칩면의 코너부(55)에 입출력 셀 영역을 설치하지 않는 경우를 나타내고 있고, 도 7은 칩면의 코너부(55)에 폭(W)을 L, 깊이(D)를 4L로 한 입출력 셀 영역(45, 46)을 설치한 경우를 나타내고 있다.
또한, 도 8은 칩면의 코너부(55)에 폭(W)을 L, 깊이(D)를 3L로 한 입출력 셀 영역(47, 48, 49, 50)을 설치한 경우를 나타내고 있고, 도 9는 칩면의 코너부(55)에 폭(W)을 L, 깊이(D)를 3L로 한 입출력 셀 영역(47, 48)과, 폭(W)을 L, 깊이(D)를 2L로 한 입출력 셀 영역(51, 52, 53, 54)을 설치한 경우를 나타내고 있다.
이와 같이, 칩면의 코너부에는, 깊이(D)가 얕은 입출력 셀 영역을 설치한 만큼, 전체로서, 보다 많은 입출력 셀 영역을 설치할 수 있다.
또한, 도 10은 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태에 설치하기에 적합한 입출력 셀 영역을 나타내는 개략적 평면도이다.
도 10a에 있어서, 56은 폭(W)을 L, 깊이(D)를 L로 한 입출력 셀 영역, 57은 폭(W)을 L, 깊이(D)를 2L로 한 입출력 셀 영역, 58은 폭(W)을 L, 깊이(D)를 3L로 한 입출력 셀 영역이다.
또한, 도 10b에 있어서, 59는 폭(W)을 2L, 깊이(D)를 2L로 한 입출력 셀 영역, 60은 폭(W)을 L, 깊이(D)를 3L로 한 입출력 셀 영역이다.
이와 같이, 깊이(D)가 폭(W)의 정수배로 되도록 한 입출력 셀 영역을 설치하도록 하는 경우에는, 입출력 셀 영역의 폭(W)을 동일하게 하는 경우에서도, 폭(W)을 다르게 하는 것을 포함하는 경우에서도, 칩면의 코너부를 효율적으로 사용할 수 있어, CAD를 사용하여 입출력 셀을 자동 배치하는 경우에 있어서도 배치하기 쉽게 된다.
또한, 도 11은 본 발명에 의한 반도체 집적 회로의 실시의 제5 형태에 적용하기 적합한 패드의 배선 피치(P)와 입출력 셀 영역의 깊이(D)의 관계를 설명하기 위한 개략적 평면도이다.
도 11a에 있어서, 62는 배열 피치(P)를 a×3으로 한 패드, 63은 깊이(D)를 a×3으로 한 입출력 셀 영역, 64, 65는 깊이(D)를 a×4로 한 입출력 셀 영역이다.
또한, 도 11b에 있어서, 66은 배열 피치(P)를 a×4로 한 패드, 67은 깊이(D)를 a×3으로 한 입출력 셀 영역, 68, 69, 70은 깊이(D)를 a×4로 한 입출력 셀 영역이다.
이와 같이, 패드의 배열 피치(P)와, 입출력 셀 영역의 깊이(D) 사이에, 최대 공약수 a가 존재하도록 구성하는 경우, 즉, 패드의 배열 피치(P) 및 입출력 셀 영역의 깊이(D)는, 소정의 길이 a의 정수배이도록 구성하는 경우에는, 패드의 배열 피치(P)를 변경하지 않고, 입출력 셀 영역의 미세화를 도모하는 경우에 있어서, 패드와 입출력 셀의 접속을 용이하게 할 수 있다.
(6) 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태
도 12는 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태를 나타내는 개략적 평면도이다. 도 12중, 72는 반도체 칩, 73은 패드, 74는 입출력 셀 영역, 75는 내부 셀 영역이다.
즉, 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태는, 내부 셀 영역(75)의 주변부에, 입출력 셀이 필요로 하는 면적에 따라서, 폭(W) 및 깊이(D)를 다르게 한 여러 가지의 면적을 갖는 입출력 셀 영역(74)을, 패드(73)측에는 요철이 생기지 않고, 내부 셀 영역(75)측에 요철이 생기도록 배열한 것이다.
이와 같이, 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태에 있어서는, 입출력 셀 영역(74)은, 입출력 셀이 필요로 하는 면적에 따른 여러 가지의 면적으로 되어 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
또한, 내부 셀 영역(75)을, 그 외주부가 거의 입출력 셀 영역(74)에 따르도록 형성하는 경우에는, 내부 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않는다.
따라서, 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태에 의하면, 칩면적을 종래 예와 동일하게 하는 경우에는, 내부 셀 영역(75)의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있고, 내부 셀 영역(75)의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
또한, 도 13은 본 발명에 의한 반도체 집적 회로의 실시의 제6 형태에 적용하기 적합한 패드의 배열 피치(P)와 입출력 셀 영역의 폭(W)의 관계를 설명하기 위한 개략적 평면도이다.
도 13a에 있어서, 77은 배열 피치(P)를 b×3으로 한 패드, 78은 폭(W)을 b×3으로 한 입출력 셀 영역, 79는 폭(W)을 b×6으로 한 입출력 셀 영역이다.
또한, 도 13b에 있어서, 80은 배열 피치(P)를 b×4로 한 패드, 81은 폭(W)을 b×3으로 한 입출력 셀 영역, 82는 폭(W)을 b×6으로 한 입출력 셀 영역, 83은 폭(W)을 b×3으로 한 입출력 셀 영역이다.
이와 같이, 패드의 배열 피치와, 입출력 셀 영역의 폭(W) 사이에, 최대 공약수 b가 존재하도록 구성하는 경우, 즉, 패드의 배열 피치(P) 및 입출력 셀 영역의 폭(W)이 소정의 길이 b의 정수배로 되도록 구성하는 경우에는, 패드의 배열 피치를 변경하지 않고, 입출력 셀 영역의 미세화를 도모하는 경우에 있어서, 입출력 셀과의 접속을 용이하게 할 수 잇다.
(7) 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태
도 14는 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태를 설명하기 위한 개략적 평면도이고, 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태에 사용하는 입출력 셀(85, 86, 87, 88, 89, 90, 91)을 나타내고 있다.
즉, 본 발명에 의한 반도체 집적 회로의 배선 레이아웃 방법의 실시의 일 형태는, 도 14에 나타낸 입출력 셀(85, 86, 87, 88, 89, 90, 91)을 사용하여 배선 레이아웃을 행하는 것이다.
입출력 셀(85)은, VDD 전원 배선 패턴(92)과, VSS 전원 배선 패턴(93)과, S1 신호 배선 패턴(94)과, S2 신호 배선 패턴(95)을 갖는 것이고, 입출력 셀(86)은, VDD 전원 배선 패턴(92)과, VSS 전원 배선 패턴(93)과, S1 신호 배선 패턴(94)을 갖는 것이다.
또한, 입출력 셀(87)은, 배선 패턴을 갖고 있지 않는 것이고, 입출력 셀(88)은, VDD 전원 배선 패턴(92)과, VSS 전원 배선 패턴(93)을 갖는 것이다.
또한, 입출력 셀(89)은, VDD 전원 배선 패턴(92, 96)과, VSS 전원 배선 패턴(93)과, S1 신호 배선 패턴(94)과, S2 신호 배선 패턴(95)을 갖는 것이다.
또한, 입출력 셀(90)은, VDD 전원 배선 패턴(92)과, VSS 전원 배선 패턴(93)을 갖는 것이고, 입출력 셀(91)은, VDD 전원 배선 패턴(92, 96)과, VSS 전원 배선 패턴(93)을 갖는 것이다.
도 15는, 도 14에 나타낸 입출력 셀(85∼91)중 4종류의 입출력 셀(85, 86, 87, 88)을 6개 일렬로 배열하여 배선 레이아웃을 행한 경우를 나타내고 있다.
이 예에서는, 좌에서 순차로 입출력 셀(85-1)(=입출력 셀(85)), 입출력 셀(87-1)(=입출력 셀(87)), 입출력 셀(86), 입출력 셀(85-2)(=입출력 셀(85)), 입출력 셀(87-2)(=입출력 셀(87)), 입출력 셀(88)을 배치하고 있다.
그리고, 입출력 셀(85, 86, 88)에 설치되어 있는 배선 패턴 외에, 배선 패턴(97, 98, 99, 100, 101, 102)이 레이아웃되어 있다.
여기서, 입출력 셀(85-1)의 VDD 전원 배선 패턴(92)과, 입출력 셀(86)의 VDD 전원 배선 패턴(92)과, 입출력 셀(85-2)의 VDD 전원 배선 패턴(92)과, 입출력 셀(88)의 VDD 전원 배선 패턴(92)은, 배선 패턴(97, 101)을 통해서 접속되어 있다.
또한, 입출력 셀(85-1)의 VSS 전원 배선 패턴(93)과, 입출력 셀(86)의 VSS 전원 배선 패턴(93)과, 입출력 셀(85-2)의 VSS 전원 배선 패턴(93)과, 입출력 셀(88)의 VSS 전원 배선 패턴(93)은, 배선 패턴(98, 102)을 통해서 접속되어 있다.
또한, 입출력 셀(85-1)의 S1 신호 배선 패턴(94)과, 입출력 셀(86)의 S1 신호 배선 패턴(94)과, 입출력 셀(85-2)의 S1 신호 배선 패턴(94)은, 배선 패턴(99)을 통해서 접속되어 있다.
또한, 입출력 셀(85-1)의 S2 신호 배선 패턴(95)과, 입출력 셀(85-2)의 S2 신호 배선 패턴(95)은, 배선 패턴(100)을 통해서 접속되어 있다.
또한, 도 16은, 도 14에 나타낸 입출력 셀(85∼91) 중 5종류의 입출력 셀(86, 87, 89, 90, 91)을 7개 1열로 배열하여 배선 레이아웃을 행한 경우를 나타내고 있다.
이 예에서는, 좌에서 순차로 입출력 셀(89-1)(=입출력 셀(89)), 입출력 셀(87-1)(=입출력 셀(87)), 입출력 셀(86), 입출력 셀(89-2)(=입출력 셀(89)), 입출력 셀(87-2)(=입출력 셀(87)), 입출력 셀(90), 입출력 셀(91)을 배치하고 있다.
그리고, 입출력 셀(88, 89, 90, 91)에 설치되어 있는 배선 패턴 외에, 배선 패턴(103, 104, 105, 106, 107, 108, 109, 110)이 레이아웃되어 있다.
여기서, 입출력 셀(89-1)의 VDD 전원 배선 패턴(92)과, 입출력 셀(86)의 VDD 전원 배선 패턴(92)과, 입출력 셀(89-2)의 VDD 전원 배선 패턴(92)과, 입출력 셀(90)의 VDD 전원 배선 패턴(92)과, 입출력 셀(91)의 VDD 전원 배선 패턴은, 배선 패턴(103, 107)을 통해 접속되어 있다.
또한, 입출력 셀(89-1)의 VSS 전원 배선 패턴(93)과, 입출력 셀(86)의 VSS 전원 배선 패턴(93)과, 입출력 셀(90)의 VSS 전원 배선 패턴(93)과, 입출력 셀(90)의 VSS 전원 배선 패턴(93)은, 배선 패턴(104, 108)을 통해서 접속되어 있다.
또한, 입출력 셀(89-1)의 S1 신호 배선 패턴(94)과, 입출력 셀(86)의 S1 신호 배선 패턴(94)과, 입출력 셀(89-2)의 S1 신호 배선 패턴(94)은, 배선 패턴(105)을 통해서 접속되어 있다.
또한, 입출력 셀(89-1)의 S2 신호 배선 패턴(95)과, 입출력 셀(89-2)의 S2 신호 배선 패턴(95)은, 배선 패턴(106)을 통해서 접속되어 있다.
또한, 입출력 셀(89-1)의 VDD 전원 배선 패턴(96)과, 입출력 셀(89-2)의 VDD 전원 배선 패턴(96)과, 입출력 셀(91)의 VDD 전원 배선 패턴(96)은, 배선 패턴(109, 110)을 통해서 접속되어 있다.
이와 같이 본 발명에 의한 반도체 집적 회로의 배선 레이아웃의 실시의 일 형태에 의하면, 자기에게 필요한 배선 패턴만을 갖고, 필요에 따라서 다른 입출력 셀의 배선 패턴 사이를 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀(86, 88, 90, 91)을 사용함과 동시에, 입출력 셀로서, 배선 패턴을 갖지 않는 셀(87)을 사용하도록 하고 있으므로, 배선 레이아웃에 자유도가 증가하고, 배선 레이아웃을 용이하게 행할 수 있음과 동시에, 입출력 셀의 회로 구성과 물리 패턴의 일치를 용이하게 확인할 수 있다.
이상과 같이, 본 발명중, 제1∼제11의 발명(청구항 1∼청구항 11 기재의 반도체 집적 회로)의 어느 것에 의해서도, 입출력 셀 영역은, 입출력 셀이 필요로 하는 면적에 따른 면적으로 되어 있으므로, 입출력 셀을 형성함에 있어서, 칩면을 쓸데없이 사용하지 않고, 칩면적을 종래예와 동일하게 하는 경우에는, 내부 셀 영역의 면적을 확대하여, 내부 셀의 증대화를 도모할 수 있고, 내부 셀 영역의 면적을 종래와 동일하게 하는 경우에는, 칩면을 축소하여, 칩의 소형화를 도모할 수 있다.
특히, 제2, 제3 또는 제4의 발명에 의하면, 칩면의 코너부를유효하게 사용하여, 입출력 셀 영역의 수를 증가할 수 있고, 제6 또는 제8 발명에 의하면, 패드의 배열 피치를 변경하지 않고, 입출력 셀 영역의 미세화를 도모하는 경우에 있어서, 입출력 셀과의 접속을 용이하게 할 수 있다.
본 발명중, 제12의 발명(청구항 12 기재의 반도체 집적 회로의 배선 레이아웃 방법)에 의하면, 자기에게 필요한 배선 패턴만을 갖고, 필요에 따라서 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀을 포함하여 배선 레이아웃을 행하도록 하였으므로, 배선 레이아웃에 자유도가 증가하여, 배선 레이아웃을 용이하게 행할 수 있음과 동시에, 입출력 셀의 회로 구성과 물리 패턴의 일치를 용이하게 확인할 수 있다.
본 발명중, 제13 발명(청구항 13 기재의 반도체 집적 회로의 배선 레이아웃 방법)에 의하면, 자기에게 필요한 배선 패턴만을 갖고, 필요에 따라서 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 입출력 셀을 사용함과 동시에, 입출력 셀로서, 배선 패턴을 갖고 있지 않은 셀을 사용하도록 하고 있으므로, 제12 발명 이상으로 배선 레이아웃에 자유도가 증가하여, 배선 레이아웃을 용이하게 행할 수 있음과 동시에, 입출력 셀의 회로 구성과 물리 패턴의 일치를 용이하게 확인할 수 있다.

Claims (13)

  1. 내부 셀 영역의 주변부에 입출력 셀 영역을 배열함과 함께, 입출력 셀 영역열과 칩의 변 사이에 패드를 배열하는 반도체 집적 회로에 있어서,
    상기 입출력 셀 영역은, 입출력 셀이 필요로 하는 면적에 따른 면적으로 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 입출력 셀 영역중, 칩면의 코너부에 배치되어 있는 입출력 셀 영역에 부분적으로 둘러싸여 있는 영역에 입출력 셀 영역이 설치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 칩면의 코너부측에, 배열 방향과 직교하는 방향의 변 길이를 짧게한 입출력 셀 영역이 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 입출력 셀 영역은, 배열 방향과 직교하는 방향의 변 길이가 배열 방향과 동일 방향의 변 길이의 정수배로 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 입출력 셀 영역은, 배열 방향과 동일 방향의 변 길이를 동일하게 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 패드의 배열 피치 및 상기 입출력 셀 영역의 배열 방향과 직교하는 방향의 변 길이는, 소정 길이의 정수배인 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서, 상기 입출력 셀 영역은, 배열 방향과 동일 방향의 변 길이를 다르게 한 것을 포함하고 있는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 패드의 배열 피치 및 상기 입출력 셀 영역의 배열 방향과 동일 방향의 변 길이는, 소정 길이의 정수배인 것을 특징으로 하는 반도체 집적 회로.
  9. 제1항에 있어서, 상기 입출력 셀 영역은, 상기 패드측에 요철(凹凸)이 생기지 않고, 상기 내부 셀 영역측에 요철이 생기도록 배열되어 있는 것을 특징으로 하는 반도체 집적 회로.
  10. 제1항에 있어서, 상기 입출력 셀 영역은, 상기 패드측에 요철이 생기고, 상기 내부 셀 영역측에 요철이 생기지 않도록 배열되어 있는 것을 특징으로 하는 반도체 집적 회로.
  11. 제1항에 있어서, 상기 입출력 셀 영역은, 상기 패드측 및 상기 내부 셀 영역측에 요철이 생기도록 배열되어 있는 것을 특징으로 하는 반도체 집적 회로.
  12. 자기에 필요한 배선 패턴만을 갖고, 필요에 따라 다른 입출력 셀의 배선 패턴간을 접속할 수 있는 배선 패턴을 레이아웃할 수 있는 구조를 갖는 입출력 셀을 포함하여 배선 레이아웃을 행함을 특징으로 하는 반도체 집적 회로의 배선 레이아웃 방법.
  13. 제12항에 있어서, 입출력 셀로서, 배선 패턴을 갖고 있지 않는 셀을 사용하는 것을 특징으로 하는 반도체 집적 회로의 배선 레이아웃 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914649B2 (ja) * 1999-02-10 2007-05-16 株式会社東芝 半導体装置
US6550047B1 (en) * 2000-10-02 2003-04-15 Artisan Components, Inc. Semiconductor chip input/output cell design and automated generation methods
JP2005294406A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体集積回路装置および半導体集積回路装置の配線方法
JP2006049782A (ja) * 2004-08-09 2006-02-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置のレイアウト方法
US9633959B2 (en) * 2015-02-11 2017-04-25 Freescale Semiconductor, Inc. Integrated circuit die with corner IO pads
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置
CN114895412B (zh) * 2022-05-10 2023-05-09 深圳市埃尔法光电科技有限公司 一种Tbps级高集成度的硅基板光互连引擎布局方式

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101951A (ja) * 1983-11-08 1985-06-06 Sanyo Electric Co Ltd ゲ−トアレイ
JPS62179744A (ja) * 1986-02-04 1987-08-06 Nec Corp 半導体集積回路
JPH0225054A (ja) * 1988-07-13 1990-01-26 Mitsubishi Electric Corp マスタースライスｌｓｉ
US4975758A (en) * 1989-06-02 1990-12-04 Ncr Corporation Gate isolated I.O cell architecture for diverse pad and drive configurations
JPH0415954A (ja) * 1990-05-09 1992-01-21 Mitsubishi Electric Corp 半導体集積回路装置
JPH04174537A (ja) * 1990-11-07 1992-06-22 Sharp Corp 半導体集積回路
JPH0760855A (ja) * 1993-08-30 1995-03-07 Toray Ind Inc 反射防止物品
US5552333A (en) * 1994-09-16 1996-09-03 Lsi Logic Corporation Method for designing low profile variable width input/output cells
US5768146A (en) * 1995-03-28 1998-06-16 Intel Corporation Method of cell contouring to increase device density
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture

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Publication number Publication date
JPH10189743A (ja) 1998-07-21
US6013924A (en) 2000-01-11
JP4518289B2 (ja) 2010-08-04
KR19980063359A (ko) 1998-10-07
TW349263B (en) 1999-01-01

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