JP5218466B2 - 半導体集積回路の配線レイアウト方法 - Google Patents

Description

本発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路、及び、半導体集積回路の配線レイアウト方法に関する。

図１７は従来の半導体集積回路の一例を示す概略的平面図である。図１７中、１は半導体チップ、２はパッド、３は入出力セルが形成されている入出力セル領域、４は内部セルが形成されている内部セル領域である。

即ち、この半導体集積回路は、内部セル領域４の周辺部に同一の大きさの入出力セル領域３を配列し、これら入出力セル領域３の１個あるいは複数個を単位として個々の入出力セルを形成しているものである。

特開平０３−０１４２６５号公報 特開平０７−２０２１４５号公報 特開昭６１−２４４０４６号公報 特開平０４−１７４５３７号公報 特開平０１−０６６９５０号公報

しかし、入出力セルには、機能上、多種多様のものがあり、個々の入出力セルが実際に必要とする面積が入出力セル領域３の１個又は複数個の面積と一致しない場合があり、このため、図１７に示す従来の半導体集積回路においては、チップ面を有効に使用していない場合があるという問題点があった。

また、図１７に示すような半導体集積回路においては、従来、自己には必要でないが、他の入出力セルには必要である配線パターンを備えてなる入出力セルを用意することにより配線レイアウトが行われていた。

このような従来の半導体集積回路の配線レイアウト方法においては、配線レイアウトに自由度が少なく、配線レイアウトを容易に行うことができないという問題点があった。

本発明は、かかる点に鑑み、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図ることができるようにした半導体集積回路を提供することを第１の目的とし、配線レイアウトを容易に行うことができるようにした半導体集積回路の配線レイアウト方法を提供することを第２の目的とする。

本発明中、第１の発明は、内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路において、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているというものである。

本発明中、第２の発明は、第１の発明において、入出力セル領域のうち、チップ面のコーナ部に配置されている入出力セル領域に部分的に囲まれている領域に入出力セル領域が設けられているというものである。

本発明中、第３の発明は、第１の発明において、入出力セル領域は、配列方向と直交する方向の辺の長さを配列方向と同一方向の辺の長さの整数倍とされているというものである。

本発明中、第４の発明は、第１の発明において、チップ面のコーナ部側に、配列方向と直交する方向の辺の長さを短くする入出力セル領域が配置されているというものである。

本発明中、第５の発明は、第１の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを同一とされているというものである。

本発明中、第６の発明は、第５の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と直交する方向の辺の長さは、所定の長さの整数倍であるというものである。

本発明中、第７の発明は、第１の発明において、入出力セル領域は、配列方向と同一方向の辺の長さを異にするものを含んでいるというものである。

本発明中、第８の発明は、第７の発明において、パッドの配列ピッチ及び入出力セル領域の配列方向と同一方向の辺の長さは、所定の長さの整数倍であるというものである。

本発明中、第９の発明は、第１の発明において、入出力セル領域は、パッド側に凹凸ができず、内部セル領域側に凹凸ができるように配列されているというものである。

本発明中、第１０の発明は、第１の発明において、入出力セル領域は、パッド側に凹凸ができ、内部セル領域側に凹凸ができないように配列されているというものである。

本発明中、第１１の発明は、第１の発明において、入出力セル領域は、パッド側及び内部セル領域側に凹凸ができるように配列されているというものである。

本発明中、第１２の発明は、半導体集積回路の配線レイアウト方法において、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うというものである。

本発明中、第１３の発明は、第１２の発明において、入出力セルとして、配線パターンを有していないセルを使用するというものである。

本発明中、第１〜第１１の発明のいずれによっても、入出力セル領域は、入出力セルが必要とする面積に応じた面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがなく、チップ面積を従来例と同一にする場合には、内部セル領域の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。

特に、第２、第３又は第４の発明によれば、チップ面のコーナ部を有効に使用し、入出力セル領域の数を増加することができ、第６又は第８の発明によれば、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。

本発明中、第１２の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セルを含めて配線レイアウトを行うとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。

本発明中、第１３の発明によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる入出力セルを使用すると共に、入出力セルとして、配線パターンを有していないセルを使用するとしているので、第１２の発明以上に配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。

本発明による半導体集積回路の実施の第１形態を示す概略的平面図である。 本発明による半導体集積回路の実施の第２形態を示す概略的平面図である。 本発明による半導体集積回路の実施の第３形態を示す概略的平面図である。 本発明による半導体集積回路の実施の第４形態を示す概略的平面図である。 本発明による半導体集積回路の実施の第５形態を示す概略的平面図である。 チップ面のコーナ部の利用方法を説明するための概略的平面図である。 チップ面のコーナ部の利用方法を説明するための概略的平面図である。 チップ面のコーナ部の利用方法を説明するための概略的平面図である。 チップ面のコーナ部の利用方法を説明するための概略的平面図である。 本発明による半導体集積回路の実施の第５形態に設けるに適した入出力セル領域を示す概略的平面図である。 本発明による半導体集積回路の実施の第５形態に適用して好適なパッドの配列ピッチと入出力セル領域の奥行との関係を説明するための概略的平面図である。 本発明による半導体集積回路の実施の第６形態を示す概略的平面図である。 本発明による半導体集積回路の実施の第６形態に適用して好適なパッドの配列ピッチと入出力セル領域の幅との関係を説明するための概略的平面図である。 本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。 本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。 本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図である。 従来の半導体集積回路の一例を示す概略的平面図である。

以下、図１〜図１６を参照して、本発明による半導体集積回路の実施の第１形態〜第６形態及び本発明による半導体集積回路の配線レイアウト方法の実施の一形態について説明する。

（１）本発明による半導体集積回路の実施の第１形態
図１は本発明による半導体集積回路の実施の第１形態を示す概略的平面図である。図１中、６は半導体チップ、７はパッド、８は入出力セル領域、９は内部セル領域である。

即ち、本発明による半導体集積回路の実施の第１形態は、内部セル領域９の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域８を、パッド７側には凹凸ができず、内部セル領域９側に凹凸ができるように配列したものである。

このように、本発明による半導体集積回路の実施の第１形態においては、入出力セル領域８は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。

そこで、また、内部セル領域９を、その外周部がほぼ入出力セル領域８に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。

したがって、本発明による半導体集積回路の実施の第１形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。

（２）本発明による半導体集積回路の実施の第２形態
図２は本発明による半導体集積回路の実施の第２形態を示す概略的平面図である。図２中、１１は半導体チップ、１２はパッド、１３は入出力セル領域、１４は内部セル領域である。

即ち、本発明による半導体集積回路の実施の第２形態は、内部セル領域１４の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域１３を、パッド１２側に凹凸ができ、内部セル領域１４側には凹凸ができないように配列したものである。

このように、本発明による半導体集積回路の実施の第２形態においては、入出力セル領域１３は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。

そこで、また、内部セル領域１４を、その外周部がほぼ入出力セル領域１３に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。

したがって、本発明による半導体集積回路の実施の第２形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域１４の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域１４の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。

（３）本発明による半導体集積回路の実施の第３形態
図３は本発明による半導体集積回路の実施の第３形態を示す概略的平面図である。図３中、１６は半導体チップ、１７はパッド、１８は入出力セル領域、１９は内部セル領域である。

即ち、本発明による半導体集積回路の実施の第３形態は、内部セル領域１９の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域１８を、入出力セル領域列２１、２２については、パッド１７側には凹凸ができず、内部セル領域１９側に凹凸ができるように配列し、入出力セル領域列２３については、パッド１７側に凹凸ができ、内部セル領域１９側には凹凸ができないように配列し、入出力セル領域列２４については、パッド１７側及び内部セル領域１９側に凹凸ができるように配列したものである。

このように、本発明による半導体集積回路の実施の第３形態においては、入出力セル領域１８は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。

そこで、また、内部セル領域１９を、その外周部がほぼ入出力セル領域１８に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。

したがって、本発明による半導体集積回路の実施の第３形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域１９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域１９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。

（４）本発明による半導体集積回路の実施の第４形態
図４は本発明による半導体集積回路の実施の第４形態を示す概略的平面図であり、本発明による半導体集積回路の実施の第４形態は、入出力セル領域８のうち、チップ面のコーナ部２６に設けられている２個の入出力セル領域８Ａ、８Ｂに部分的に囲まれている領域に入出力セル領域２７、２８、２９、３０を設け、その他については、図１に示す本発明による半導体集積回路の実施の第１形態と同様に構成したものである。

本発明による半導体集積回路の実施の第４形態によれば、本発明による半導体集積回路の実施の第１形態と同様に、チップ面積を従来例と同一にする場合には、内部セル領域９の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域９の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルを増やすことができる。

（５）本発明による半導体集積回路の実施の第５形態
図５は本発明による半導体集積回路の実施の第５形態を示す概略的平面図である。図５中、３２は半導体チップ、３３はパッド、３４は入出力セル領域、３５は内部セル領域である。

即ち、本発明による半導体集積回路の実施の第５形態は、内部セル領域３５の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗを同一とし、奥行Ｄを異にしてなる種々の面積を有する入出力セル領域３４を、パッド３３側には凹凸ができず、内部セル領域３５側に凹凸ができるように、かつ、チップ面のコーナ部３６、３７、３８、３９側には、奥行Ｄの浅い入出力セルが位置するように配列したものである。

このように、本発明による半導体集積回路の実施の第５形態においては、入出力セル領域３４は、入出力セルが必要とする面積に応じた種々の面積とされており、しかも、チップ面のコーナ部３６、３７、３８、３９側には、奥行Ｄの浅い入出力セルが位置するように配列されているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。

そこで、また、内部セル領域３５を、その外周部がほぼ入出力セル領域３４に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。

したがって、本発明による半導体集積回路の実施の第５形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域３５の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域３５の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができると共に、入出力セルの数を増大することができる。

ここに、図６〜図９はチップ面のコーナ部の利用方法を説明するための概略的平面図である。図６〜図９において、４１は半導体チップ、４２はパッド、４３〜５４は入出力セル領域、５５はチップ面のコーナ部である。

ここに、図６はチップ面のコーナ部５５に入出力セル領域を設けていない場合を示しており、図７はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを４Ｌとする入出力セル領域４５、４６を設けた場合を示している。

また、図８はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４８、４９、５０を設けた場合を示しており、図９はチップ面のコーナ部５５に幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域４７、４８と、幅ＷをＬ、奥行Ｄを２Ｌとする入出力セル領域５１、５２、５３、５４とを設けた場合を示している。

このように、チップ面のコーナ部には、奥行Ｄの浅い入出力セル領域を設けるほど、全体として、より多くの入出力セル領域を設けることができる。

また、図１０は本発明による半導体集積回路の実施の第５形態に設けるに適した入出力セル領域を示す概略的平面図である。

図１０（Ａ）において、５６は幅ＷをＬ、奥行ＤをＬとする入出力セル領域、５７は幅ＷをＬ、奥行Ｄを２Ｌとする入出力セル領域、５８は幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。

また、図１０（Ｂ）において、５９は幅Ｗを２Ｌ、奥行Ｄを２Ｌとする入出力セル領域、６０は幅ＷをＬ、奥行Ｄを３Ｌとする入出力セル領域である。

このように、奥行Ｄが幅Ｗの整数倍になるような入出力セル領域を設けるようにする場合には、入出力セル領域の幅Ｗを同一とする場合であっても、幅Ｗを異にするものを含む場合であっても、チップ面のコーナ部を効率的に使用することができ、ＣＡＤを使用して入出力セルを自動配置する場合においても配置し易くなる。

また、図１１は本発明による半導体集積回路の実施の第５形態に適用して好適なパッドの配列ピッチＰと入出力セル領域の奥行Ｄとの関係を説明するための概略的平面図である。

図１１（Ａ）において、６２は配列ピッチＰをａ×３とするパッド、６３は奥行Ｄをａ×３とする入出力セル領域、６４、６５は奥行Ｄをａ×４とする入出力セル領域である。

また、図１１（Ｂ）において、６６は配列ピッチＰをａ×４とするパッド、６７は奥行Ｄをａ×３とする入出力セル領域、６８、６９、７０は奥行Ｄをａ×４とする入出力セル領域である。

このように、パッドの配列ピッチＰと、入出力セル領域の奥行Ｄとの間に、最大公約数ａが存在するように構成する場合、即ち、パッドの配列ピッチＰ及び入出力セル領域の奥行Ｄは、所定の長さａの整数倍であるように構成する場合には、パッドの配列ピッチＰを変更することなく、入出力セル領域の微細化を図る場合において、パッドと入出力セルとの接続を容易にすることができる。

（６）本発明による半導体集積回路の実施の第６形態
図１２は本発明による半導体集積回路の実施の第６形態を示す概略的平面図である。図１２中、７２は半導体チップ、７３はパッド、７４は入出力セル領域、７５は内部セル領域である。

即ち、本発明による半導体集積回路の実施の第６形態は、内部セル領域７５の周辺部に、入出力セルが必要とする面積に応じて、幅Ｗ及び奥行Ｄを異にしてなる種々の面積を有する入出力セル領域７４を、パッド７３側には凹凸ができず、内部セル領域７５側に凹凸ができるように配列したものである。

このように、本発明による半導体集積回路の実施の第６形態においては、入出力セル領域７４は、入出力セルが必要とする面積に応じた種々の面積とされているので、入出力セルを形成するについて、チップ面を無駄に使用することがない。

そこで、また、内部セル領域７５を、その外周部がほぼ入出力セル領域７４に沿うように形成する場合には、内部セルを形成するについて、チップ面を無駄に使用することがない。

したがって、本発明による半導体集積回路の実施の第６形態によれば、チップ面積を従来例と同一にする場合には、内部セル領域７５の面積を拡大し、内部セルの増大化を図ることができ、内部セル領域７５の面積を従来例と同一とする場合には、チップ面を縮小し、チップの小型化を図ることができる。

なお、図１３は本発明による半導体集積回路の実施の第６形態に適用して好適なパッドの配列ピッチＰと入出力セル領域の幅Ｗとの関係を説明するための概略的平面図である。

図１３（Ａ）において、７７は配列ピッチＰをｂ×３とするパッド、７８は幅Ｗをｂ×３とする入出力セル領域、７９は幅Ｗをｂ×６とする入出力セル領域である。

また、図１３（Ｂ）において、８０は配列ピッチＰをｂ×４とするパッド、８１は幅Ｗをｂ×３とする入出力セル領域、８２は幅Ｗをｂ×６とする入出力セル領域、８３は幅Ｗをｂ×３とする入出力セル領域である。

このように、パッドの配列ピッチＰと、入出力セル領域の幅Ｗとの間に、最大公約数ｂが存在するように構成する場合、即ち、パッドの配列ピッチＰ及び入出力セル領域の幅Ｗが所定の長さｂの整数倍となるように構成する場合には、パッドの配列ピッチを変更することなく、入出力セル領域の微細化を図る場合において、入出力セルとの接続を容易にすることができる。

（７）本発明による半導体集積回路の配線レイアウト方法の実施の一形態
図１４は本発明による半導体集積回路の配線レイアウト方法の実施の一形態を説明するための概略的平面図であり、本発明による半導体集積回路の配線レイアウト方法の実施の一形態で使用する入出力セル８５、８６、８７、８８、８９、９０、９１を示している。

即ち、本発明による半導体集積回路の配線レイアウト方法の実施の一形態は、図１４に示す入出力セル８５、８６、８７、８８、８９、９０、９１を使用して配線レイアウトを行うとするものである。

入出力セル８５は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パターン９５とを有するものであり、入出力セル８６は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４とを有するものである。

また、入出力セル８７は、配線パターンを有していないものであり、入出力セル８８は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３とを有するものである。

また、入出力セル８９は、ＶＤＤ電源配線パターン９２、９６と、ＶＳＳ電源配線パターン９３と、Ｓ１信号配線パターン９４と、Ｓ２信号配線パターン９５とを有するものである。

また、入出力セル９０は、ＶＤＤ電源配線パターン９２と、ＶＳＳ電源配線パターン９３とを有するものであり、入出力セル９１は、ＶＤＤ電源配線パターン９２、９６と、ＶＳＳ電源配線パターン９３とを有するものである。

図１５は、図１４に示す入出力セル８５〜９１のうち４種類の入出力セル８５、８６、８７、８８を６個一列に配列して配線レイアウトを行った場合を示している。

この例では、左から順に入出力セル８５−１（＝入出力セル８５）、入出力セル８７−１（＝入出力セル８７）、入出力セル８６、入出力セル８５−２（＝入出力セル８５）、入出力セル８７−２（＝入出力セル８７）、入出力セル８８を配置している。

そして、入出力セル８５、８６、８８に設けられている配線パターンの他に、配線パターン９７、９８、９９、１００、１０１、１０２がレイアウトされている。

ここに、入出力セル８５−１のＶＤＤ電源配線パターン９２と、入出力セル８６のＶＤＤ電源配線パターン９２と、入出力セル８５−２のＶＤＤ電源配線パターン９２と、入出力セル８８のＶＤＤ電源配線パターン９２とは、配線パターン９７、１０１を介して接続されている。

また、入出力セル８５−１のＶＳＳ電源配線パターン９３と、入出力セル８６のＶＳＳ電源配線パターン９３と、入出力セル８５−２のＶＳＳ電源配線パターン９３と、入出力セル８８のＶＳＳ電源配線パターン９３とは、配線パターン９８、１０２を介して接続されている。

また、入出力セル８５−１のＳ１信号配線パターン９４と、入出力セル８６のＳ１信号配線パターン９４と、入出力セル８５−２のＳ１信号配線パターン９４とは、配線パターン９９を介して接続されている。

また、入出力セル８５−１のＳ２信号配線パターン９５と、入出力セル８５−２のＳ２信号配線パターン９５とは、配線パターン１００を介して接続されている。

また、図１６は、図１４に示す入出力セル８５〜９１のうち５種類の入出力セル８６、８７、８９、９０、９１を７個１列に配列して配線レイアウトを行った場合を示している。

この例では、左から順に入出力セル８９−１（＝入出力セル８９）、入出力セル８７−１（＝入出力セル８７）、入出力セル８６、入出力セル８９−２（＝入出力セル８９）、入出力セル８７−２（＝入出力セル８７）、入出力セル９０、入出力セル９１を配置している。

そして、入出力セル８６、８９、９０、９１に設けられている配線パターンの他に、配線パターン１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０がレイアウトされている。

ここに、入出力セル８９−１のＶＤＤ電源配線パターン９２と、入出力セル８６のＶＤＤ電源配線パターン９２と、入出力セル８９−２のＶＤＤ電源配線パターン９２と、入出力セル９０のＶＤＤ電源配線パターン９２と、入出力セル９１のＶＤＤ電源配線パターン９２とは、配線パターン１０３、１０７を介して接続されている。

また、入出力セル８９−１のＶＳＳ電源配線パターン９３と、入出力セル８６のＶＳＳ電源配線パターン９３と、入出力セル８９−２のＶＳＳ電源配線パターン９３と、入出力セル９０のＶＳＳ電源配線パターン９３と、入出力セル９１のＶＳＳ電源配線パターン９３とは、配線パターン１０４、１０８を介して接続されている。

また、入出力セル８９−１のＳ１信号配線パターン９４と、入出力セル８６のＳ１信号配線パターン９４と、入出力セル８９−２のＳ１信号配線パターン９４とは、配線パターン１０５を介して接続されている。

また、入出力セル８９−１のＳ２信号配線パターン９５と、入出力セル８９−２のＳ２信号配線パターン９５とは、配線パターン１０６を介して接続されている。

また、入出力セル８９−１のＶＤＤ電源配線パターン９６と、入出力セル８９−２のＶＤＤ電源配線パターン９６と、入出力セル９１のＶＤＤ電源配線パターン９６とは、配線パターン１０９、１１０を介して接続されている。

このように本発明による半導体集積回路の配線レイアウトの実施の一形態によれば、自己に必要な配線パターンのみを有し、必要に応じて他の入出力セルの配線パターン間を接続できる配線パターンをレイアウトすることができる構造を有する入出力セル８６、８８、９０、９１を使用すると共に、入出力セルとして、配線パターンを有しないセル８７を使用するとしているので、配線レイアウトに自由度が増し、配線レイアウトを容易に行うことができると共に、入出力セルの回路構成と物理パターンとの一致の確認を容易に行うことができる。

６ 半導体チップ
７ パッド
８ 入出力セル領域
９ 内部セル領域

Claims (1)

1. 自己に必要な配線パターンを有する第１入出力セルと、自己に必要な配線パターンを有するとともに、他の入出力セルに接続する配線パターンをレイアウトすることができる構造を有する第２入出力セルと、配線パターンを有しない第３入出力セルを含む、複数の入出力セルを使用して配線パターンをレイアウトする半導体集積回路の配線レイアウト方法であって、
   前記半導体集積回路を、内部セルを含む内部セル領域と、前記内部セル領域の周辺部に配列された前記複数の入出力セルを含む入出力セル領域と、前記入出力セル領域とチップの辺との間に配列されたパッドとを有するものとし、
   前記入出力セル領域が、形状を幅を同一とする矩形とし、面積をその入出力セルが必要とする面積に応じた面積とし、かつ、奥行が異なるようにした前記複数の入出力セルを含み、前記パッド側に凹凸を有さず、前記内部セル領域側に凹凸を有するように、前記複数の入出力セルを幅方向を配列方向として配列し、
   前記幅方向に配列した複数の入出力セルに含まれる２つの前記第１入出力セルの配線パターンを相互に接続する配線パターンを、前記２つの第１入出力セルの間に挟まれた、前記第２入出力セル及び前記第３入出力セルの少なくとも１つにレイアウトし、
   前記内部セル領域を、その外周部が前記複数の入出力セル領域の前記内部セル領域側の前記凹凸に沿うように形成する工程を含むこと
   を特徴とする半導体集積回路の配線レイアウト方法。

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