JP5727288B2 - 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 153
- 238000000034 method Methods 0.000 title claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 240
- 239000000758 substrate Substances 0.000 claims description 22
- 230000000052 comparative effect Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 11
- 238000013500 data storage Methods 0.000 description 10
- 238000012986 modification Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/0555—Shape
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/01—Chemical elements
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- H01L2924/01033—Arsenic [As]
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Description
前記半導体チップは、
基板と、
前記基板上に形成された多層配線層と、
平面視で前記基板の縁に沿って配置され、少なくとも一つの第1I/Oセルを有する外周セル列と、
前記外周セル列の内周側に形成され、少なくとも一つの第2I/Oセルを有する内周セル列と、
前記外周セル列及び前記内周セル列の少なくとも一方に設けられ、電源供給セル及び接地電位供給セルの一方である電位供給セルと、
前記多層配線層の最上層配線層に形成され、前記第1I/Oセル、前記電位供給セル、及び前記第2I/Oセルそれぞれに少なくとも一つずつ設けられた電極パッドと、
前記最上層配線層より下層の配線層に設けられ、前記外周セル列と同一方向に延伸しており、前記第1I/Oセルに接続される第1電位供給配線と、
前記最上層配線層より下層の配線層に設けられ、前記内周セル列と同一方向に延伸しており、平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線と、
前記第1電位供給配線と前記第2電位供給配線とを互いに接続する電位供給用接続配線と、
を備え、
前記電位供給セルは、前記第1電位供給配線及び前記第2電位供給配線の一方に直接接続するとともに、前記一方及び前記電位供給用接続配線を介することにより、前記第1電位供給配線及び前記第2電位供給配線の他方に接続する半導体装置が提供される。
コンピュータが、少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、すくなくとも一つの第2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ、前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置し、
前記コンピュータが、最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給セルに接続し、
前記コンピュータが、前記第1電位供給配線と前記第2電位供給配線を接続する電位供給用接続配線を配置する、半導体装置の設計方法が提供される。
少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、少なくとも一つの第2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ、前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置するセル配置部と、
最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記電位供給セルを前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給セルに接続する電位供給配線配置部と、
前記第1電位供給配線を前記第2電位供給配線に接続する電位供給用接続配線を配置する接続配線配置部と、
を備える半導体装置設計装置が提供される。
前記コンピュータに、
少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、少なくとも一つの2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置する機能と、
最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記電位供給セルを前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給配線に接続する機能と、
前記第1電位供給配線を前記第2電位供給配線に接続する電位供給用接続配線を配置する機能と、
を持たせるプログラムが提供される。
図1は、第1の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、半導体チップ10を有している。半導体チップ10は、基板(例えばシリコン基板)と、基板上に形成された多層配線層を有している。半導体チップ10には、平面視で、外周セル列20及び内周セル列30が配置されている。外周セル列20は、平面視で半導体チップ10の基板の縁12に沿って配置された複数のセルからなっている。これらのセルには、複数のI/Oセル200(第1I/Oセル)、並びに電源電位供給セル202及び接地電位供給セル204の少なくとも一方が含まれている。内周セル列30は、平面視で外周セル列20の内周側に形成されており、複数のI/Oセル200(第2I/Oセル)を含んでいる。そしてI/Oセル200、電源電位供給セル202、及び接地電位供給セル204には、それぞれ電極パッド226が設けられている。電極パッド226は、多層配線層の最上層配線層に形成されている。
図7は、第2の実施形態に係る半導体装置の構成を示す平面図であり、第1の実施形態における図3に対応している。本実施形態に係る半導体装置は、半導体チップ10の内周セル列30に、I/Oセル200が設けられていない領域32が存在している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。
図11は、第3の実施形態に係る半導体チップ10の構成を示す平面図であり、第1の実施形態における図1に対応している。図12は、図11に用いられたI/Oセル200の構成を示す平面図である。本実施形態における半導体装置は、各セル内における電位供給用接続配線230のレイアウトを除いて、第1の実施形態に係る半導体チップ10と同様の構成である。
図13は、第4の実施形態に係る半導体チップ10の構成を示す平面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体装置は、外周セル列20を構成する各セルと、内周セル列30を構成する各セルが、縁12に沿う方向において、同一の位置に配置されている点を除いて、第1の実施形態に係る半導体チップ10と同様の構成である。すなわち本実施形態では、外周セル列20を構成する各セルと、内周セル列30を構成する各セルにより格子(例えば正方格子)が形成されている。そして各セルは、いずれも格子点となる位置に配置されている。なお、第2の実施形態において、本実施形態のようなレイアウトをとっても良い。
図14は、第5の実施形態に係る半導体チップ10の構成を示す平面図であり、第4の実施形態における図13に対応している。図15は、図14に用いられたI/Oセル200の構成を示す平面図である。本実施形態における半導体装置は、各セル内における電位供給用接続配線230のレイアウトを除いて、第4の実施形態に係る半導体チップ10と同様の構成である。本実施形態において、電位供給用接続配線230からなる配線の束は、中心線Bが、I/Oセル200の中心を通っている。
図17は、第6の実施形態に係る半導体チップ10の構成を示す平面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体チップ10は、以下の点を除いて、第1の実施形態に係る半導体チップ10と同様の構成である。
図18は、第7の実施形態に係る半導体チップ10の構成を示す平面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体チップ10は、内周セル列30に含まれる電位供給用接続配線230の一部が、内部用周回電源配線300に接続している点を除いて、第1の実施形態に係る半導体チップ10と同様の構成である。
図19は、第8の実施形態に係る半導体チップ10が有するI/Oセル200、電源電位供給セル202、及び接地電位供給セル204のレイアウトを示す図である。本実施形態においては、内周セル列30の内側に、さらに内周セル列40が設けられている。内周セル列40には、電源電位供給セル202及び接地電位供給セル204が設けられていない。そして、内周セル列30と内周セル列40の間における電位供給用接続配線230のレイアウトは、外周セル列20と内周セル列30の間における電位供給用接続配線230のレイアウトと同様である。このため、内周セル列40を構成するI/Oセル200には、電位供給用接続配線230(本図では図示せず)を介して、電源電位供給セル202に供給された電源電位、及び接地電位供給セル204に供給された接地電位が供給される。本実施の形態により、最外周のセル列20から、電源電位及び接地電位の双方を供給することができるため、内周セル30,40には、電源電位供給セル202,接地電位供給セル204は配置する必要がなくなる。従って、内周セル30,40に、より多くのI/Oセル200を配置することが可能となる。
図21は、第9の実施形態に係る半導体チップ10が有するセルのレイアウトを示す図である。本実施形態に係るレイアウトは、外周セル列20及び内周セル列30の横に、I/Oセル240が設けられている点を除いて、第1の実施形態に係る半導体装置と同様の構成である。なお、本図に示す例では、図32に示した電源供給配線301を有している。
図23は、第10の実施形態に係る半導体チップ10が有するセルのレイアウトを示す図である。本実施形態に係るレイアウトは、外周セル列20に電源電位供給セル202及び接地電位供給セル204の一方が設けられており、内周セル列30に電源電位供給セル202及び接地電位供給セル204の他方が設けられている点を除いて、第1の実施形態と同様である。
図26は、第11の実施形態に係る半導体チップ10が有するセルのレイアウトを示す図である。本実施形態に係るレイアウトでは、外周セル列20の一部と重なる位置に内周セル列30及び内周セル列40が設けられている。そして外周セル列20のうち内周セル列30及び内周セル列40のいずれとも重なっていない領域に、電源電位供給セル202が配置されている。この部分では、外周セル列20の直ぐ内側に、内部用周回電源配線300が引き回されている。そして電源電位供給セル202が電位供給用接続配線230を介して直接内部用周回電源配線300に接続されている。このようにすると、電源電位供給セル202から直接内部用周回電源配線300に電源電位を供給することができ、配線等の寄生抵抗による電位低下の影響を受けにくいため、内部用周回電源配線300の電源電位を安定にすることができる。
図29は、第12の実施形態に係る半導体チップ10が有するセルのレイアウトを示す図である。本図に示すレイアウトは、半導体チップ10の角部用のレイアウト400を示している。角部を構成する縁12,16には、それぞれ外周セル列20及び内周セル列30が設けられている。そして角部近傍には、セル非配置領域402が設定されている。セル非配置領域402は、セルの配置が禁止されている領域であり、縁12に沿って配置されているセルと、縁16に沿って配置されているセルとが干渉しないように設けられている。
図30は、第13の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、半導体チップ10が配線基板50にフリップチップ実装されている点を除いて、上記した核実施形態にかかる半導体装置と同様の構成である。
本実施形態によっても、I/Oセル200の数を増やすことができる。
11 セル群
12 縁
13 セル群
14 電源分離領域
16 縁
20 外周セル列
30 内周セル列
32 領域
40 内周セル列
50 配線基板
52 電極
54 電極
56 ボンディングワイヤ
200 I/Oセル
202 電源電位供給セル
204 接地電位供給セル
212 電源電位供給セル
214 接地電位供給セル
222 電源電位供給配線
224 接地電位供給配線
226 電極パッド
228 素子配置領域
230 電位供給用接続配線
231 電位供給用接続配線
233 配線
240 I/Oセル
242 高さ合わせセル
300 内部用周回電源配線
301 電源供給配線
300 直接内部用周回電源配線
400 レイアウト
402 セル非配置領域
404 配線
500 半導体装置設計装置
510 セル配置部
512 セルデータ記憶部
514 配置ルール記憶部
520 接続配線配置部
530 電位供給配線配置部
532 設計データ記憶部
Claims (10)
- 半導体チップを有しており、
前記半導体チップは、
基板と、
前記基板上に形成された多層配線層と、
平面視で前記基板の縁に沿って配置され、少なくとも一つの第1I/Oセルを有する外周セル列と、
前記外周セル列の内周側に形成され、少なくとも一つの第2I/Oセルを有する内周セル列と、
前記外周セル列及び前記内周セル列の少なくとも一方に設けられ、電源供給セル及び接地電位供給セルの一方である電位供給セルと、
前記多層配線層の最上層配線層に形成され、前記第1I/Oセル、前記電位供給セル、及び前記第2I/Oセルそれぞれに少なくとも一つずつ設けられた電極パッドと、
前記最上層配線層より下層の配線層に設けられ、前記外周セル列と同一方向に延伸しており、前記第1I/Oセルに接続される第1電位供給配線と、
前記最上層配線層より下層の配線層に設けられ、前記内周セル列と同一方向に延伸しており、平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線と、
前記第1電位供給配線と前記第2電位供給配線とを互いに接続する電位供給用接続配線と、
を備え、
前記電位供給セルは、前記第1電位供給配線及び前記第2電位供給配線の一方に直接接続するとともに、前記一方及び前記電位供給用接続配線を介することにより、前記第1電位供給配線及び前記第2電位供給配線の他方に接続し、
第1の前記電位供給用接続配線は、第1の前記第1I/Oセル及び第1の前記第2I/Oセルに平面視で重なるように設けられており、
第2の前記電位供給用接続配線は、前記第1の第1I/Oセル及び第2の前記第2I/Oセルに平面視で重なるように設けられており、
第3の前記電位供給用接続配線は、第2の前記第1I/Oセル及び前記第2の第2I/Oセルに平面視で重なるように設けられている半導体装置。 - 請求項1に記載の半導体装置において、
前記電位供給用接続配線は、前記最上層配線層よりも下層の配線層に形成されている半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記電位供給用接続配線は、平面視でいずれかの前記第1I/Oセル及びいずれかの前記第2I/Oセルと重なるように設けられている半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記外周セル列及び前記内周セル列のうち、前記電位供給セルが設けられてないセル列は、前記電位供給セルと同一の電位が前記半導体チップの外部から直接供給されるセルを有していない半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記外周セル列及び前記内周セル列のうち前記電位供給セルを有するセル列は、前記電位供給セルとして、電源供給セル及び接地電位供給セルの双方を有しており、
前記第1電位供給配線として、第1電源配線と、第1接地配線とを有しており、
前記第2電位供給配線として、第2電源配線及び第2接地配線を有しており、
前記電位供給用接続配線として、前記第1電源配線を前記第2電源配線に接続する電源用接続配線と、前記第1接地配線を前記第2接地配線に接続する接地用接続配線とを有しており、
前記第1電源配線及び前記第2電源配線のいずれか一方は、前記電源供給セルに接続しており、
前記第1接地配線及び前記第2接地配線のいずれか一方は、前記接地電位供給セルに接続している半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記外周セル列に含まれる前記第1I/Oセルと、前記外周セル列の一つ内側の前記内周セル列に含まれる前記第2I/Oセルは、前記基板の縁に沿う方向において互い違いに配置されている半導体装置。 - 請求項6に記載の半導体装置において、
前記外周セル列において、複数の第1の前記電位供給用接続配線が、前記基板の縁と直交する方向に延伸しており、
前記内周セル列において、複数の第2の前記電位供給用接続配線が、前記基板の縁と直交する方向に延伸しており、
複数の前記第1の前記電位供給用接続配線は、互いに異なる前記第2の電位供給用接続配線に接続している半導体装置。 - コンピュータを用いて半導体装置の設計を行う半導体装置の設計方法であって、
コンピュータが、少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、すくなくとも一つの第2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ、前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置し、
前記コンピュータが、最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給セルに接続し、
前記コンピュータが、前記第1電位供給配線と前記第2電位供給配線を接続する電位供給用接続配線を配置し、
第1の前記電位供給用接続配線は、第1の前記第1I/Oセル及び第1の前記第2I/Oセルに平面視で重なるように設けられており、
第2の前記電位供給用接続配線は、前記第1の第1I/Oセル及び第2の前記第2I/Oセルに平面視で重なるように設けられており、
第3の前記電位供給用接続配線は、第2の前記第1I/Oセル及び前記第2の第2I/Oセルに平面視で重なるように設けられている、半導体装置の設計方法。 - 半導体装置の設計を支援する半導体装置設計装置であって、
少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、少なくとも一つの第2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ、前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置するセル配置部と、
最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記電位供給セルを前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給セルに接続する電位供給配線配置部と、
前記第1電位供給配線を前記第2電位供給配線に接続する電位供給用接続配線を配置する接続配線配置部と、
を備え、
第1の前記電位供給用接続配線は、第1の前記第1I/Oセル及び第1の前記第2I/Oセルに平面視で重なるように設けられており、
第2の前記電位供給用接続配線は、前記第1の第1I/Oセル及び第2の前記第2I/Oセルに平面視で重なるように設けられており、
第3の前記電位供給用接続配線は、第2の前記第1I/Oセル及び前記第2の第2I/Oセルに平面視で重なるように設けられている半導体装置設計装置。 - コンピュータを、半導体装置の設計を支援する半導体装置設計装置として機能させるためのプログラムであって、
前記コンピュータに、
少なくとも一つの第1I/Oセルを含む外周セル列を、半導体装置の基板の縁に沿って配置し、前記外周セル列の内周側に、少なくとも一つの第2I/Oセルを含む、少なくとも一つの内周セル列とを配置し、かつ前記外周セル列及び前記内周セル列の一方に、電源供給セル及び接地電位供給セルの一方である電位供給セルを配置する機能と、
最上層配線層より下層の配線層に、前記外周セル列と同一方向に延伸していて前記電位供給セルを前記第1I/Oセルに接続される第1電位供給配線を配置し、前記最上層配線層より下層の配線層に、前記内周セル列と同一方向に延伸していて平面視で前記第1電位供給配線の内周側に位置し、前記第2I/Oセルに接続される第2電位供給配線を配置し、かつ前記第1電位供給配線及び前記第2電位供給配線のうち前記電位供給セルと重なる配線を、前記電位供給セルに接続する機能と、
前記第1電位供給配線を前記第2電位供給配線に接続する電位供給用接続配線を配置する機能と、
を持たせ、
第1の前記電位供給用接続配線は、第1の前記第1I/Oセル及び第1の前記第2I/Oセルに平面視で重なるように設けられており、
第2の前記電位供給用接続配線は、前記第1の第1I/Oセル及び第2の前記第2I/Oセルに平面視で重なるように設けられており、
第3の前記電位供給用接続配線は、第2の前記第1I/Oセル及び前記第2の第2I/Oセルに平面視で重なるように設けられている、プログラム。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011101656A JP5727288B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
US13/452,801 US8713508B2 (en) | 2011-04-28 | 2012-04-20 | Semiconductor device, semiconductor device design method, semiconductor design apparatus, and program |
TW101114907A TWI545725B (zh) | 2011-04-28 | 2012-04-26 | 半導體裝置,半導體裝置之設計方法,半導體裝置之設計裝置及程式 |
CN201510118132.9A CN104733425B (zh) | 2011-04-28 | 2012-04-28 | 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序 |
CN201210136889.7A CN102760721B (zh) | 2011-04-28 | 2012-04-28 | 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序 |
KR1020120045495A KR101943104B1 (ko) | 2011-04-28 | 2012-04-30 | 반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 기록 매체 |
US14/229,090 US9054120B2 (en) | 2011-04-28 | 2014-03-28 | Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program |
US14/732,491 US9589893B2 (en) | 2011-04-28 | 2015-06-05 | Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011101656A JP5727288B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012234931A JP2012234931A (ja) | 2012-11-29 |
JP5727288B2 true JP5727288B2 (ja) | 2015-06-03 |
Family
ID=47055115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011101656A Active JP5727288B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
Country Status (5)
Country | Link |
---|---|
US (3) | US8713508B2 (ja) |
JP (1) | JP5727288B2 (ja) |
KR (1) | KR101943104B1 (ja) |
CN (2) | CN104733425B (ja) |
TW (1) | TWI545725B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9166594B2 (en) * | 2012-05-28 | 2015-10-20 | Baysand Inc. | Flexible, space-efficient I/O circuitry for integrated circuits |
KR102163311B1 (ko) * | 2013-02-01 | 2020-10-08 | 소니 주식회사 | 반도체 집적 회로 |
JP6118652B2 (ja) * | 2013-02-22 | 2017-04-19 | ルネサスエレクトロニクス株式会社 | 半導体チップ及び半導体装置 |
WO2016063458A1 (ja) * | 2014-10-24 | 2016-04-28 | 株式会社ソシオネクスト | 半導体集積回路装置 |
TWI567891B (zh) * | 2015-01-30 | 2017-01-21 | 矽品精密工業股份有限公司 | 封裝基板之整版面結構 |
US10777507B2 (en) | 2016-02-23 | 2020-09-15 | Renesas Electronics Corporation | Semiconductor device including a pad and a wiring line arranged for bringing a probe into contact with the pad and method of manufacturing the same |
CN105978494B (zh) * | 2016-05-04 | 2018-09-11 | 苏州雷诚芯微电子有限公司 | 一种高良率的倒装芯片功率放大器及其应用 |
CN105897180B (zh) * | 2016-05-04 | 2018-10-30 | 苏州雷诚芯微电子有限公司 | 一种高良率的平衡散热的倒装芯片线性功率放大器及其应用 |
CN105897178B (zh) * | 2016-05-04 | 2018-09-11 | 苏州雷诚芯微电子有限公司 | 一种高良率的倒装芯片线性功率放大器及其应用 |
CN107958905B (zh) * | 2017-12-11 | 2024-06-21 | 柳州臻驱电控科技有限公司 | 功率半导体模块衬底 |
CN109037337A (zh) * | 2018-06-28 | 2018-12-18 | 华为技术有限公司 | 一种功率半导体器件及制造方法 |
US10892236B2 (en) * | 2019-04-30 | 2021-01-12 | Qualcomm Incorporated | Integrated circuit having a periphery of input/output cells |
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JP3989038B2 (ja) * | 1996-04-17 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP3259763B2 (ja) | 1997-11-14 | 2002-02-25 | 日本電気株式会社 | 半導体lsi |
JPH11186500A (ja) * | 1997-12-22 | 1999-07-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP3407025B2 (ja) * | 2000-06-08 | 2003-05-19 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP3433731B2 (ja) | 2000-11-10 | 2003-08-04 | セイコーエプソン株式会社 | I/oセル配置方法及び半導体装置 |
TW495940B (en) | 2001-07-20 | 2002-07-21 | Via Tech Inc | Method for forming a grid array packaged integrated circuit |
JP2003289104A (ja) * | 2002-03-28 | 2003-10-10 | Ricoh Co Ltd | 半導体装置の保護回路及び半導体装置 |
JP3947119B2 (ja) | 2003-03-06 | 2007-07-18 | 富士通株式会社 | 半導体集積回路 |
TWI245390B (en) | 2003-11-27 | 2005-12-11 | Via Tech Inc | Circuit layout structure |
JP2006147610A (ja) | 2004-11-16 | 2006-06-08 | Seiko Epson Corp | I/oセル及び半導体装置 |
JP2006229186A (ja) * | 2005-01-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
JP2006202866A (ja) | 2005-01-19 | 2006-08-03 | Nec Electronics Corp | 半導体装置 |
US20070187808A1 (en) | 2006-02-16 | 2007-08-16 | Easic Corporation | Customizable power and ground pins |
JP2007305822A (ja) * | 2006-05-12 | 2007-11-22 | Kawasaki Microelectronics Kk | 半導体集積回路 |
JP5264135B2 (ja) | 2006-11-09 | 2013-08-14 | パナソニック株式会社 | 半導体集積回路及びマルチチップモジュール |
US7872283B2 (en) | 2006-11-09 | 2011-01-18 | Panasonic Corporation | Semiconductor integrated circuit and multi-chip module |
JP5190913B2 (ja) * | 2007-01-15 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP5467736B2 (ja) * | 2008-06-23 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP6507038B2 (ja) * | 2015-06-05 | 2019-04-24 | 三菱鉛筆株式会社 | 筆記具用水性インク組成物 |
-
2011
- 2011-04-28 JP JP2011101656A patent/JP5727288B2/ja active Active
-
2012
- 2012-04-20 US US13/452,801 patent/US8713508B2/en active Active
- 2012-04-26 TW TW101114907A patent/TWI545725B/zh active
- 2012-04-28 CN CN201510118132.9A patent/CN104733425B/zh not_active Expired - Fee Related
- 2012-04-28 CN CN201210136889.7A patent/CN102760721B/zh not_active Expired - Fee Related
- 2012-04-30 KR KR1020120045495A patent/KR101943104B1/ko active IP Right Grant
-
2014
- 2014-03-28 US US14/229,090 patent/US9054120B2/en active Active
-
2015
- 2015-06-05 US US14/732,491 patent/US9589893B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20150371950A1 (en) | 2015-12-24 |
US8713508B2 (en) | 2014-04-29 |
CN104733425A (zh) | 2015-06-24 |
US20120273973A1 (en) | 2012-11-01 |
TW201306232A (zh) | 2013-02-01 |
US9054120B2 (en) | 2015-06-09 |
TWI545725B (zh) | 2016-08-11 |
CN102760721A (zh) | 2012-10-31 |
JP2012234931A (ja) | 2012-11-29 |
US20140210096A1 (en) | 2014-07-31 |
CN102760721B (zh) | 2015-04-15 |
US9589893B2 (en) | 2017-03-07 |
KR101943104B1 (ko) | 2019-01-28 |
CN104733425B (zh) | 2017-09-29 |
KR20120122984A (ko) | 2012-11-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140620 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140827 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |