JP2003289104A - 半導体装置の保護回路及び半導体装置 - Google Patents
半導体装置の保護回路及び半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置において、製造工程を増加させる
ことなく、保護回路が占める面積を縮小する。 【解決手段】 電極パッド７の形成領域において、Ｐ型
半導体基板３の表面にフィールド酸化膜２１によって互
いに分離されてＮ＋拡散領域１９ａ，１９ｂ，１９ｃが
形成されている。フィールド酸化膜２１上及び絶縁膜２
３上に下層メタル配線層２５ａ，２５ｂ，２５ｃが形成
されている。さらにその上に層間絶縁層２７を介してＶ
ｃｃライン１３ａ、ＧＮＤライン１３ｂ及びメタル配線
層１３ｃが形成されている。Ｖｃｃライン１３ａ及びＧ
ＮＤライン１３ｂは複数の電極パッド７の形成領域にま
たがって連続して形成されている。さらにその上に層間
絶縁膜２９を介して電極パッド７が形成されている。Ｖ
ｃｃライン１３ａとＮ＋拡散領域１９ａ、ＧＮＤライン
１３ｂとＮ＋拡散領域１９ｂ、及び電極パッド７とＮ＋
拡散領域１９ｃはそれぞれ電気的に接続されている。
ことなく、保護回路が占める面積を縮小する。 【解決手段】 電極パッド７の形成領域において、Ｐ型
半導体基板３の表面にフィールド酸化膜２１によって互
いに分離されてＮ＋拡散領域１９ａ，１９ｂ，１９ｃが
形成されている。フィールド酸化膜２１上及び絶縁膜２
３上に下層メタル配線層２５ａ，２５ｂ，２５ｃが形成
されている。さらにその上に層間絶縁層２７を介してＶ
ｃｃライン１３ａ、ＧＮＤライン１３ｂ及びメタル配線
層１３ｃが形成されている。Ｖｃｃライン１３ａ及びＧ
ＮＤライン１３ｂは複数の電極パッド７の形成領域にま
たがって連続して形成されている。さらにその上に層間
絶縁膜２９を介して電極パッド７が形成されている。Ｖ
ｃｃライン１３ａとＮ＋拡散領域１９ａ、ＧＮＤライン
１３ｂとＮ＋拡散領域１９ｂ、及び電極パッド７とＮ＋
拡散領域１９ｃはそれぞれ電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電極パッドからの
過大な入力電圧による内部回路の破壊を防止するための
保護回路及びその保護回路を用いた半導体装置に関する
ものである。
過大な入力電圧による内部回路の破壊を防止するための
保護回路及びその保護回路を用いた半導体装置に関する
ものである。
【０００２】
【従来の技術】図１０は、従来の半導体装置を示す平面
図であり、（Ａ）は全体を示し、（Ｂ）は電源パッド及
びＧＮＤパッドの周辺の一部を拡大して示す。例えばＰ
型半導体基板３からなる半導体装置１の中央部に内部コ
ア領域５が形成されている。内部コア領域５には複数の
半導体素子により内部回路が形成されている。半導体装
置４６の周辺部に複数の電極パッド７が形成されてい
る。内部コア領域５と電極パッド７の間の半導体基板３
上にＩ／Ｏセル４７が電極パッド７ごとに設けられてい
る。
図であり、（Ａ）は全体を示し、（Ｂ）は電源パッド及
びＧＮＤパッドの周辺の一部を拡大して示す。例えばＰ
型半導体基板３からなる半導体装置１の中央部に内部コ
ア領域５が形成されている。内部コア領域５には複数の
半導体素子により内部回路が形成されている。半導体装
置４６の周辺部に複数の電極パッド７が形成されてい
る。内部コア領域５と電極パッド７の間の半導体基板３
上にＩ／Ｏセル４７が電極パッド７ごとに設けられてい
る。
【０００３】内部コア領域５とＩ／Ｏセル４７の間に、
内部コア領域５を囲むように連続して、メタル配線層か
らなる内部コア領域用Ｖｃｃライン１１ａ及び内部コア
領域用ＧＮＤ（グラウンド）ライン１１ｂが形成されて
いる。複数のＩ／Ｏセル４７上にまたがって連続して、
メタル配線層からなるＩ／Ｏセル用Ｖｃｃライン４９ａ
及びＩ／Ｏセル用ＧＮＤライン４９ｂが形成されてい
る。
内部コア領域５を囲むように連続して、メタル配線層か
らなる内部コア領域用Ｖｃｃライン１１ａ及び内部コア
領域用ＧＮＤ（グラウンド）ライン１１ｂが形成されて
いる。複数のＩ／Ｏセル４７上にまたがって連続して、
メタル配線層からなるＩ／Ｏセル用Ｖｃｃライン４９ａ
及びＩ／Ｏセル用ＧＮＤライン４９ｂが形成されてい
る。
【０００４】内部コア領域用Ｖｃｃライン１１ａは接続
孔１１ｃを介して、Ｉ／Ｏセル用Ｖｃｃライン４９ａは
接続孔４９ｃを介して、電源用電極パッド７ａに電気的
に接続されたメタル配線層５１ａに電気的に接続されて
いる。内部コア領域用ＧＮＤライン１１ｂは接続孔１１
ｄを介して、Ｉ／Ｏセル用ＧＮＤライン４９ｂ接続孔は
接続孔４９ｄを介して、ＧＮＤ用電極パッド７ｂに電気
的に接続されたメタル配線層５１ｂに電気的に接続され
ている。内部コア領域用Ｖｃｃライン１１ａは接続孔１
１ｅを介して、内部コア領域５側に延びるメタル配線層
５３ａに電気的に接続されている。内部コア領域用ＧＮ
Ｄライン１１ｂは接続孔１１ｆを介して、内部コア領域
５側に延びるメタル配線層５３ｂに電気的に接続されて
いる。
孔１１ｃを介して、Ｉ／Ｏセル用Ｖｃｃライン４９ａは
接続孔４９ｃを介して、電源用電極パッド７ａに電気的
に接続されたメタル配線層５１ａに電気的に接続されて
いる。内部コア領域用ＧＮＤライン１１ｂは接続孔１１
ｄを介して、Ｉ／Ｏセル用ＧＮＤライン４９ｂ接続孔は
接続孔４９ｄを介して、ＧＮＤ用電極パッド７ｂに電気
的に接続されたメタル配線層５１ｂに電気的に接続され
ている。内部コア領域用Ｖｃｃライン１１ａは接続孔１
１ｅを介して、内部コア領域５側に延びるメタル配線層
５３ａに電気的に接続されている。内部コア領域用ＧＮ
Ｄライン１１ｂは接続孔１１ｆを介して、内部コア領域
５側に延びるメタル配線層５３ｂに電気的に接続されて
いる。
【０００５】図１１は電極パッド７及びＩ／Ｏセル４７
の構成の一例を示す平面図である。図１２はその等価回
路である。各Ｉ／Ｏセル４７は保護回路５５と入力バッ
ファ１７により構成されている。保護回路５５は、ダイ
オード接続されたＰチャネル型ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor、以下Ｍ
ＯＳトランジスタと称す）Ｔｒ５と、ダイオード接続さ
れたＮチャネル型ＭＯＳトランジスタＴｒ６と、抵抗Ｒ
により構成されている。
の構成の一例を示す平面図である。図１２はその等価回
路である。各Ｉ／Ｏセル４７は保護回路５５と入力バッ
ファ１７により構成されている。保護回路５５は、ダイ
オード接続されたＰチャネル型ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor、以下Ｍ
ＯＳトランジスタと称す）Ｔｒ５と、ダイオード接続さ
れたＮチャネル型ＭＯＳトランジスタＴｒ６と、抵抗Ｒ
により構成されている。
【０００６】ＭＯＳトランジスタＴｒ５はＰ型半導体基
板に形成されたＮ−ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領
域に形成され、ＭＯＳトランジスタＴｒ５のソース及び
ドレインはＮ−ウエル内に形成されたＰ＋拡散層（Ｐ
＋）により構成され、ゲート電極はポリシリコンゲート
電極５５により構成される。ＭＯＳトランジスタＴｒ５
を形成するために必要な面積は１８００μｍ2程度であ
る。ＭＯＳトランジスタＴｒ６はＰ型半導体基板のＮｃ
ｈ領域に形成され、ＭＯＳトランジスタＴｒ６のソース
及びドレインはＰ型半導体基板に形成されたＮ＋拡散層
（Ｎ＋）により構成され、ゲート電極はポリシリコンゲ
ート電極５７により構成される。ＭＯＳトランジスタＴ
ｒ６を形成するために必要な面積は１０００μｍ2程度
である。
板に形成されたＮ−ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領
域に形成され、ＭＯＳトランジスタＴｒ５のソース及び
ドレインはＮ−ウエル内に形成されたＰ＋拡散層（Ｐ
＋）により構成され、ゲート電極はポリシリコンゲート
電極５５により構成される。ＭＯＳトランジスタＴｒ５
を形成するために必要な面積は１８００μｍ2程度であ
る。ＭＯＳトランジスタＴｒ６はＰ型半導体基板のＮｃ
ｈ領域に形成され、ＭＯＳトランジスタＴｒ６のソース
及びドレインはＰ型半導体基板に形成されたＮ＋拡散層
（Ｎ＋）により構成され、ゲート電極はポリシリコンゲ
ート電極５７により構成される。ＭＯＳトランジスタＴ
ｒ６を形成するために必要な面積は１０００μｍ2程度
である。
【０００７】ＭＯＳトランジスタＴｒ５のポリシリコン
ゲート電極５５及びソースは電源Ｖｃｃに接続されてい
る。ＭＯＳトランジスタＴｒ５のドレインとＭＯＳトラ
ンジスタＴｒ６のドレインは互いに結線されて電極パッ
ド７に接続されている。ＭＯＳトランジスタＴｒ６のポ
リシリコンゲート電極５７及びソースはＧＮＤに接続さ
れている。ＭＯＳトランジスタＴｒ５のドレインとＭＯ
ＳトランジスタＴｒ６のドレインの接続点には抵抗Ｒの
一端が接続されている。
ゲート電極５５及びソースは電源Ｖｃｃに接続されてい
る。ＭＯＳトランジスタＴｒ５のドレインとＭＯＳトラ
ンジスタＴｒ６のドレインは互いに結線されて電極パッ
ド７に接続されている。ＭＯＳトランジスタＴｒ６のポ
リシリコンゲート電極５７及びソースはＧＮＤに接続さ
れている。ＭＯＳトランジスタＴｒ５のドレインとＭＯ
ＳトランジスタＴｒ６のドレインの接続点には抵抗Ｒの
一端が接続されている。
【０００８】入力バッファ１７はＰチャネル型ＭＯＳト
ランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴ
ｒ４からなるインバータ回路により構成される。ＭＯＳ
トランジスタＴｒ３はＰ型半導体基板に形成されたＮ−
ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領域に形成され、ＭＯ
ＳトランジスタＴｒ３のソース及びドレインはＮ−ウエ
ル内に形成されたＰ＋拡散層（Ｐ＋）により構成され、
ゲート電極はポリシリコンゲート電極５９により構成さ
れる。ＭＯＳトランジスタＴｒ４はＰ型半導体基板のＮ
ｃｈ領域に形成され、ＭＯＳトランジスタＴｒ４のソー
ス及びドレインはＰ型半導体基板に形成されたＮ＋拡散
層（Ｎ＋）により構成され、ゲート電極はポリシリコン
ゲート電極６１により構成される。
ランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴ
ｒ４からなるインバータ回路により構成される。ＭＯＳ
トランジスタＴｒ３はＰ型半導体基板に形成されたＮ−
ウエル（Ｎ−ＷＥＬＬ）のＰｃｈ領域に形成され、ＭＯ
ＳトランジスタＴｒ３のソース及びドレインはＮ−ウエ
ル内に形成されたＰ＋拡散層（Ｐ＋）により構成され、
ゲート電極はポリシリコンゲート電極５９により構成さ
れる。ＭＯＳトランジスタＴｒ４はＰ型半導体基板のＮ
ｃｈ領域に形成され、ＭＯＳトランジスタＴｒ４のソー
ス及びドレインはＰ型半導体基板に形成されたＮ＋拡散
層（Ｎ＋）により構成され、ゲート電極はポリシリコン
ゲート電極６１により構成される。
【０００９】ＭＯＳトランジスタＴｒ３のソースは電源
Ｖｃｃに接続されている。ＭＯＳトランジスタＴｒ４の
ソースはＧＮＤに接続されている。ＭＯＳトランジスタ
Ｔｒ３ドレインとＭＯＳトランジスタＴｒ４のドレイン
は互いに結線されて内部コア領域５に導かれている。Ｍ
ＯＳトランジスタＴｒ３のポリシリコンゲート電極５９
とＭＯＳトランジスタＴｒ４のポリシリコンゲート電極
６１は互いに結線されて抵抗Ｒの他端に接続されてい
る。
Ｖｃｃに接続されている。ＭＯＳトランジスタＴｒ４の
ソースはＧＮＤに接続されている。ＭＯＳトランジスタ
Ｔｒ３ドレインとＭＯＳトランジスタＴｒ４のドレイン
は互いに結線されて内部コア領域５に導かれている。Ｍ
ＯＳトランジスタＴｒ３のポリシリコンゲート電極５９
とＭＯＳトランジスタＴｒ４のポリシリコンゲート電極
６１は互いに結線されて抵抗Ｒの他端に接続されてい
る。
【００１０】図１０から図１２に示したように、従来、
電極パッド７の形成領域の半導体基板３には何も回路を
形成していなかった。これは半導体装置の組立工程にお
いて、電極パッド７と外部の端子をボンディングワイヤ
ーを介して電気的に接続するワイヤーボンディングの際
に、電極パッド７を構成するメタル配線層の突き抜けな
どが起こることがあったためである。その対策として電
極パッド７の形成領域の半導体基板３にウエルなどが形
成されていた。
電極パッド７の形成領域の半導体基板３には何も回路を
形成していなかった。これは半導体装置の組立工程にお
いて、電極パッド７と外部の端子をボンディングワイヤ
ーを介して電気的に接続するワイヤーボンディングの際
に、電極パッド７を構成するメタル配線層の突き抜けな
どが起こることがあったためである。その対策として電
極パッド７の形成領域の半導体基板３にウエルなどが形
成されていた。
【００１１】
【発明が解決しようとする課題】近年の微細化に伴い、
半導体製品のコストを下げるためのダウンサイジング
（シュリンク化）が進んでいる。一方、Ｉ／Ｏセルに関
しては、電極パッドからの過大な入力電圧による内部回
路の破壊を防止するために保護回路が設けられているこ
とが一般的であるが、微細化によりＭＯＳトランジスタ
の耐圧は下がる一方であり、保護回路の占める面積を小
さくすることができないために、シュリンク化の妨げに
なっている。
半導体製品のコストを下げるためのダウンサイジング
（シュリンク化）が進んでいる。一方、Ｉ／Ｏセルに関
しては、電極パッドからの過大な入力電圧による内部回
路の破壊を防止するために保護回路が設けられているこ
とが一般的であるが、微細化によりＭＯＳトランジスタ
の耐圧は下がる一方であり、保護回路の占める面積を小
さくすることができないために、シュリンク化の妨げに
なっている。
【００１２】また、微細化に伴い、内部コア領域が小さ
くなり、Ｉ／Ｏセルの半導体装置に占める割合が増加
し、シュリンク化を進めるにあたってはＩ／Ｏセルが半
導体装置に占める面積を小さくすることが急務になって
きた。また、図１１に示したように、電極パッド７の形
成領域が占める割合が高い。
くなり、Ｉ／Ｏセルの半導体装置に占める割合が増加
し、シュリンク化を進めるにあたってはＩ／Ｏセルが半
導体装置に占める面積を小さくすることが急務になって
きた。また、図１１に示したように、電極パッド７の形
成領域が占める割合が高い。
【００１３】しかし、近年のメタル配線層の多層化技術
で、電極パッド表面から半導体基板までの間には多層の
層間絶縁膜及びメタル配線層が形成されるため、電極パ
ッド形成領域におけるワイヤーボンディングに起因する
半導体基板の損傷は従来ほど顕著には起こらず、現在で
はウエルを形成しておく必要さえなくなっている。それ
にも関わらず、従来の半導体装置では、一般的にその電
極パッド形成領域には半導体素子が何も形成されていな
い構成になっていた。
で、電極パッド表面から半導体基板までの間には多層の
層間絶縁膜及びメタル配線層が形成されるため、電極パ
ッド形成領域におけるワイヤーボンディングに起因する
半導体基板の損傷は従来ほど顕著には起こらず、現在で
はウエルを形成しておく必要さえなくなっている。それ
にも関わらず、従来の半導体装置では、一般的にその電
極パッド形成領域には半導体素子が何も形成されていな
い構成になっていた。
【００１４】電極パッド形成領域を有効に利用する従来
技術として特開２０００−１２７７８に開示されたもの
がある。そこでは、電極パッド形成領域のＮ型半導体基
板に、Ｎ+埋込拡散層層、Ｐ埋込層及びＰ拡散層を含む
Ｐ型の島領域、及びこの島領域内に形成されたＮ+拡散
層から構成されるｎｐｎ構造の保護回路を形成してい
る。
技術として特開２０００−１２７７８に開示されたもの
がある。そこでは、電極パッド形成領域のＮ型半導体基
板に、Ｎ+埋込拡散層層、Ｐ埋込層及びＰ拡散層を含む
Ｐ型の島領域、及びこの島領域内に形成されたＮ+拡散
層から構成されるｎｐｎ構造の保護回路を形成してい
る。
【００１５】しかし、特開２０００−１２７７８に開示
された保護回路を形成するには、Ｎ型及びＰ型の両埋込
層を形成する必要があり、埋込層を含まない半導体装置
に適用する場合には製造工程が増加するという問題があ
った。そこで本発明は、製造工程を増加させることな
く、半導体装置の面積を縮小することができる半導体装
置の保護回路及びそれを用いた半導体装置を提供するこ
とを目的とするものである。
された保護回路を形成するには、Ｎ型及びＰ型の両埋込
層を形成する必要があり、埋込層を含まない半導体装置
に適用する場合には製造工程が増加するという問題があ
った。そこで本発明は、製造工程を増加させることな
く、半導体装置の面積を縮小することができる半導体装
置の保護回路及びそれを用いた半導体装置を提供するこ
とを目的とするものである。
【００１６】
【課題を解決するための手段】本発明にかかる半導体装
置の保護回路は、第１導電型の半導体基板又は共通のウ
エル領域に、第２導電型の第１拡散領域と、上記第１拡
散領域とは間隔をもって形成された第２導電型の第２拡
散領域を備え、上記第１拡散領域は半導体装置を外部に
電気的に接続するための電極パッドに電気的に接続さ
れ、上記第２拡散領域は電源電位に電気的に接続されて
おり、上記第１拡散領域及び上記第２拡散領域の少なく
とも一部は、上記電極パッド形成領域内に形成されてい
るものである。
置の保護回路は、第１導電型の半導体基板又は共通のウ
エル領域に、第２導電型の第１拡散領域と、上記第１拡
散領域とは間隔をもって形成された第２導電型の第２拡
散領域を備え、上記第１拡散領域は半導体装置を外部に
電気的に接続するための電極パッドに電気的に接続さ
れ、上記第２拡散領域は電源電位に電気的に接続されて
おり、上記第１拡散領域及び上記第２拡散領域の少なく
とも一部は、上記電極パッド形成領域内に形成されてい
るものである。
【００１７】本発明にかかる半導体装置は、半導体装置
を外部に電気的に接続するための複数の電極パッドと、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路として本発明の保護回路を備えてい
るものである。
を外部に電気的に接続するための複数の電極パッドと、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路として本発明の保護回路を備えてい
るものである。
【００１８】本明細書において、第１導電型はＰ型又は
Ｎ型の導電型を意味し、第２導電型は第１導電型とは反
対のＮ型又はＰ型を意味する。また、電源電位の語は、
例えばＶＤＤやＶｃｃなどの高電位側電位と、ＶＳＳや
ＧＮＤなどの低電位側電位の両方を含む。また、ＭＯＳ
トランジスタの語はフィールドトランジスタを含む。
Ｎ型の導電型を意味し、第２導電型は第１導電型とは反
対のＮ型又はＰ型を意味する。また、電源電位の語は、
例えばＶＤＤやＶｃｃなどの高電位側電位と、ＶＳＳや
ＧＮＤなどの低電位側電位の両方を含む。また、ＭＯＳ
トランジスタの語はフィールドトランジスタを含む。
【００１９】第１導電型の半導体基板又は共通のウエル
領域、並びに第２導電型の第１拡散領域及び第２拡散領
域はＭＯＳトランジスタからなる保護素子を構成する。
第１拡散領域及び第２拡散領域の少なくとも一部を電極
パッド形成領域内に形成することにより、半導体装置の
面積を縮小することができる。かかる保護回路は埋込層
を必要とはせず、埋込層を含まない半導体装置に適用す
る場合であっても、製造工程を増加させずに形成するこ
とができる。
領域、並びに第２導電型の第１拡散領域及び第２拡散領
域はＭＯＳトランジスタからなる保護素子を構成する。
第１拡散領域及び第２拡散領域の少なくとも一部を電極
パッド形成領域内に形成することにより、半導体装置の
面積を縮小することができる。かかる保護回路は埋込層
を必要とはせず、埋込層を含まない半導体装置に適用す
る場合であっても、製造工程を増加させずに形成するこ
とができる。
【００２０】
【発明の実施の形態】本発明の半導体装置の保護回路及
び半導体装置において、上記第１拡散領域及び上記第２
拡散領域の全部が上記電極パッド形成領域内に形成され
ていることが好ましい。その結果、半導体装置の面積を
さらに縮小することができる。
び半導体装置において、上記第１拡散領域及び上記第２
拡散領域の全部が上記電極パッド形成領域内に形成され
ていることが好ましい。その結果、半導体装置の面積を
さらに縮小することができる。
【００２１】本発明の半導体装置の保護回路及び半導体
装置において、上記第１拡散領域と上記第２拡散領域は
上記半導体基板表面に形成されたフィールド酸化膜によ
り互いに分離されており、上記フィールド酸化膜上に上
記電極パッド又は上記電源電位に電気的に接続された電
極を備えていることが好ましい。その結果、保護素子を
フィールドトランジスタにより構成することができ、電
極パッドからの過大な入力電圧の引抜きをより確実に行
なうことができる。
装置において、上記第１拡散領域と上記第２拡散領域は
上記半導体基板表面に形成されたフィールド酸化膜によ
り互いに分離されており、上記フィールド酸化膜上に上
記電極パッド又は上記電源電位に電気的に接続された電
極を備えていることが好ましい。その結果、保護素子を
フィールドトランジスタにより構成することができ、電
極パッドからの過大な入力電圧の引抜きをより確実に行
なうことができる。
【００２２】本発明の半導体装置の保護回路及び半導体
装置において、上記半導体基板又は上記共通のウエル領
域に、上記第１拡散領域に関して上記第２拡散領域とは
反対側に上記第１拡散領域とは間隔をもって形成された
第２導電型の第３拡散領域をさらに備え、上記第２拡散
領域は上記電源電位の高電位側電位に電気的に接続さ
れ、上記第３拡散領域は上記電源電位の低電位側電位に
電気的に接続され、上記第３拡散領域の少なくとも一部
は、上記電極パッド形成領域に形成されていることが好
ましい。第１導電型の半導体基板又は共通のウエル領
域、並びに第２導電型の第１拡散領域及び第２拡散領域
はＭＯＳトランジスタからなる保護素子を構成し、第１
導電型の半導体基板又は共通のウエル領域、並びに第２
導電型の第１拡散領域及び第３拡散領域もＭＯＳトラン
ジスタからなる保護素子を構成する。第２拡散領域を電
源電位の高電位側電位に電気的に接続し、第３拡散領域
は電源電位の低電位側電位に電気的に接続することによ
り、電極パッドからの過大な入力電圧が正又は負のどち
らであっても引抜きをより確実に行なうことができる。
ここで、第３拡散領域の少なくとも一部を電極パッド形
成領域内に形成することにより、半導体装置の面積を縮
小することができる。
装置において、上記半導体基板又は上記共通のウエル領
域に、上記第１拡散領域に関して上記第２拡散領域とは
反対側に上記第１拡散領域とは間隔をもって形成された
第２導電型の第３拡散領域をさらに備え、上記第２拡散
領域は上記電源電位の高電位側電位に電気的に接続さ
れ、上記第３拡散領域は上記電源電位の低電位側電位に
電気的に接続され、上記第３拡散領域の少なくとも一部
は、上記電極パッド形成領域に形成されていることが好
ましい。第１導電型の半導体基板又は共通のウエル領
域、並びに第２導電型の第１拡散領域及び第２拡散領域
はＭＯＳトランジスタからなる保護素子を構成し、第１
導電型の半導体基板又は共通のウエル領域、並びに第２
導電型の第１拡散領域及び第３拡散領域もＭＯＳトラン
ジスタからなる保護素子を構成する。第２拡散領域を電
源電位の高電位側電位に電気的に接続し、第３拡散領域
は電源電位の低電位側電位に電気的に接続することによ
り、電極パッドからの過大な入力電圧が正又は負のどち
らであっても引抜きをより確実に行なうことができる。
ここで、第３拡散領域の少なくとも一部を電極パッド形
成領域内に形成することにより、半導体装置の面積を縮
小することができる。
【００２３】本発明の半導体装置の保護回路及び半導体
装置において、上記第３拡散領域の全部が上記電極パッ
ド形成領域内に形成されていることが好ましい。その結
果、半導体装置の面積をさらに縮小することができる。
装置において、上記第３拡散領域の全部が上記電極パッ
ド形成領域内に形成されていることが好ましい。その結
果、半導体装置の面積をさらに縮小することができる。
【００２４】本発明の半導体装置の保護回路及び半導体
装置において、上記第１拡散領域と上記第２拡散領域、
及び上記第１拡散領域と上記第３拡散領域は上記半導体
基板表面に形成されたフィールド酸化膜により互いに分
離されており、上記フィールド酸化膜上に上記電極パッ
ド又は上記電源電位に電気的に接続された電極を備えて
いることが好ましい。その結果、第１導電型の半導体基
板又は共通のウエル領域、並びに第２導電型の第１拡散
領域及び第３拡散領域からなる保護素子をフィールドト
ランジスタにより構成することができ、電極パッドから
の過大な入力電圧の引抜きをより確実に行なうことがで
きる。
装置において、上記第１拡散領域と上記第２拡散領域、
及び上記第１拡散領域と上記第３拡散領域は上記半導体
基板表面に形成されたフィールド酸化膜により互いに分
離されており、上記フィールド酸化膜上に上記電極パッ
ド又は上記電源電位に電気的に接続された電極を備えて
いることが好ましい。その結果、第１導電型の半導体基
板又は共通のウエル領域、並びに第２導電型の第１拡散
領域及び第３拡散領域からなる保護素子をフィールドト
ランジスタにより構成することができ、電極パッドから
の過大な入力電圧の引抜きをより確実に行なうことがで
きる。
【００２５】半導体装置を外部に電気的に接続するため
の複数の電極パッドが半導体装置の周辺部に配置され、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路を構成する上記第１拡散領域及び上
記第２拡散領域を備えている本発明の半導体装置におい
て、上記電極パッド形成領域において、上記電極パッド
と上記保護回路の間の層に、上記保護回路の上記第２拡
散領域を上記電源電位の高電位側電位又は低電位側電位
に電気的に接続するための、複数の上記電極パッド形成
領域にまたがって連続して形成された電源ライン又はＧ
ＮＤラインを備えていることが好ましい。その結果、従
来、電極パッド形成領域とは異なる領域に形成されてい
た電源ライン又はＧＮＤラインを電極パッド形成領域に
形成することにより、半導体装置の面積を縮小すること
ができる。
の複数の電極パッドが半導体装置の周辺部に配置され、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路を構成する上記第１拡散領域及び上
記第２拡散領域を備えている本発明の半導体装置におい
て、上記電極パッド形成領域において、上記電極パッド
と上記保護回路の間の層に、上記保護回路の上記第２拡
散領域を上記電源電位の高電位側電位又は低電位側電位
に電気的に接続するための、複数の上記電極パッド形成
領域にまたがって連続して形成された電源ライン又はＧ
ＮＤラインを備えていることが好ましい。その結果、従
来、電極パッド形成領域とは異なる領域に形成されてい
た電源ライン又はＧＮＤラインを電極パッド形成領域に
形成することにより、半導体装置の面積を縮小すること
ができる。
【００２６】半導体装置を外部に電気的に接続するため
の複数の電極パッドが半導体装置の周辺部に配置され、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路を構成する上記第１拡散領域、上記
第２拡散領域及び上記第３拡散領域を備えている本発明
の半導体装置において、上記電極パッド形成領域におい
て、上記電極パッドと上記保護回路の間の層に、上記保
護回路の上記第２拡散領域を上記電源電位の高電位側電
位に電気的に接続するための、上記電極パッド形成領域
にまたがって連続して形成された１又は複数の電源ライ
ンと、上記第３拡散領域を上記電源電位の低電位側電位
に電気的に接続するための、上記電極パッド形成領域に
またがって連続して形成された１又は複数のＧＮＤライ
ンを備えていることが好ましい。その結果、従来、電極
パッド形成領域とは異なる領域に形成されていた電源ラ
イン及びＧＮＤラインを電極パッド形成領域に形成する
ことにより、半導体装置の面積を縮小することができ
る。
の複数の電極パッドが半導体装置の周辺部に配置され、
上記電極パッドごとに保護回路を備えた半導体装置であ
って、上記保護回路を構成する上記第１拡散領域、上記
第２拡散領域及び上記第３拡散領域を備えている本発明
の半導体装置において、上記電極パッド形成領域におい
て、上記電極パッドと上記保護回路の間の層に、上記保
護回路の上記第２拡散領域を上記電源電位の高電位側電
位に電気的に接続するための、上記電極パッド形成領域
にまたがって連続して形成された１又は複数の電源ライ
ンと、上記第３拡散領域を上記電源電位の低電位側電位
に電気的に接続するための、上記電極パッド形成領域に
またがって連続して形成された１又は複数のＧＮＤライ
ンを備えていることが好ましい。その結果、従来、電極
パッド形成領域とは異なる領域に形成されていた電源ラ
イン及びＧＮＤラインを電極パッド形成領域に形成する
ことにより、半導体装置の面積を縮小することができ
る。
【００２７】本発明の半導体装置において、上記電源ラ
イン及び上記ＧＮＤラインの一例として、メタル配線層
又はポリシリコン配線層からなるものを挙げることがで
きる。
イン及び上記ＧＮＤラインの一例として、メタル配線層
又はポリシリコン配線層からなるものを挙げることがで
きる。
【００２８】半導体基板と上記電極パッドとの間の層に
５層以上のメタル配線層が形成されていることが好まし
い。その結果、上記保護回路についてワイヤーボンディ
ングに起因する悪影響を低減することができる。
５層以上のメタル配線層が形成されていることが好まし
い。その結果、上記保護回路についてワイヤーボンディ
ングに起因する悪影響を低減することができる。
【００２９】
【実施例】図１は、半導体装置の一実施例の保護回路周
辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）
のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置
での平面図である。（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ
位置での断面図である。図２はこの実施例を示す平面図
であり、（Ａ）は全体を示し、（Ｂ）は（Ａ）の円で囲
まれた部分を拡大して示している。
辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）
のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置
での平面図である。（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ
位置での断面図である。図２はこの実施例を示す平面図
であり、（Ａ）は全体を示し、（Ｂ）は（Ａ）の円で囲
まれた部分を拡大して示している。
【００３０】例えばＰ型半導体基板３からなる半導体装
置１の中央部に内部コア領域５が形成されている。内部
コア領域５には複数の半導体素子により内部回路が形成
されている。半導体装置１の周辺部に複数の電極パッド
７が形成されている。電極パッド７の形成領域を含む半
導体基板３上にＩ／Ｏセル９が電極パッド７ごとに設け
られている。
置１の中央部に内部コア領域５が形成されている。内部
コア領域５には複数の半導体素子により内部回路が形成
されている。半導体装置１の周辺部に複数の電極パッド
７が形成されている。電極パッド７の形成領域を含む半
導体基板３上にＩ／Ｏセル９が電極パッド７ごとに設け
られている。
【００３１】内部コア領域５とＩ／Ｏセル９の間に、内
部コア領域５を囲むように連続して、メタル配線層から
なる内部コア領域用Ｖｃｃライン１１ａ及び内部コア領
域用ＧＮＤライン１１ｂが形成されている。複数の電極
パッド７の形成領域にまたがって連続して、メタル配線
層からなるＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏ
セル用ＧＮＤライン１３ｂが形成されている。ここで、
Ｖｃｃは電源電位の高電位側電位であり、ＧＮＤは電源
電位の低電位側電位である。
部コア領域５を囲むように連続して、メタル配線層から
なる内部コア領域用Ｖｃｃライン１１ａ及び内部コア領
域用ＧＮＤライン１１ｂが形成されている。複数の電極
パッド７の形成領域にまたがって連続して、メタル配線
層からなるＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏ
セル用ＧＮＤライン１３ｂが形成されている。ここで、
Ｖｃｃは電源電位の高電位側電位であり、ＧＮＤは電源
電位の低電位側電位である。
【００３２】内部コア領域用Ｖｃｃライン１１ａ及びＩ
／Ｏセル用Ｖｃｃライン１３ａは電極パッド７よりも下
層のメタル配線により構成されており、電極パッド７と
同じ層に形成されたメタル配線層（図示は省略）を介し
て電源用の電極パッド７に電気的に接続されている。内
部コア領域用ＧＮＤライン１１ｂ及びＩ／Ｏセル用ＧＮ
Ｄライン１３ｂは電極パッド７よりも下層のメタル配線
により構成されており、電極パッド７と同じ層に形成さ
れたメタル配線層（図示は省略）を介してＧＮＤ用の電
極パッド７に電気的に接続されている。
／Ｏセル用Ｖｃｃライン１３ａは電極パッド７よりも下
層のメタル配線により構成されており、電極パッド７と
同じ層に形成されたメタル配線層（図示は省略）を介し
て電源用の電極パッド７に電気的に接続されている。内
部コア領域用ＧＮＤライン１１ｂ及びＩ／Ｏセル用ＧＮ
Ｄライン１３ｂは電極パッド７よりも下層のメタル配線
により構成されており、電極パッド７と同じ層に形成さ
れたメタル配線層（図示は省略）を介してＧＮＤ用の電
極パッド７に電気的に接続されている。
【００３３】図３は電極パッド７及びＩ／Ｏセル９の構
成の一例を示す等価回路である。各Ｉ／Ｏセル９は保護
回路１５と入力バッファ１７により構成されている。保
護回路１５は、Ｎチャネル型フィールドトランジスタＴ
ｒ１と、Ｎチャネル型フィールドトランジスタＴｒ２
と、拡散層からなる抵抗Ｒにより構成されている。ここ
では抵抗Ｒを拡散層により構成しているが、本発明はこ
れに限定されるものではなく、ポリシリコン膜又は金属
薄膜からなる抵抗であってもよい。
成の一例を示す等価回路である。各Ｉ／Ｏセル９は保護
回路１５と入力バッファ１７により構成されている。保
護回路１５は、Ｎチャネル型フィールドトランジスタＴ
ｒ１と、Ｎチャネル型フィールドトランジスタＴｒ２
と、拡散層からなる抵抗Ｒにより構成されている。ここ
では抵抗Ｒを拡散層により構成しているが、本発明はこ
れに限定されるものではなく、ポリシリコン膜又は金属
薄膜からなる抵抗であってもよい。
【００３４】フィールドトランジスタＴｒ１のドレイン
は電源Ｖｃｃに接続されている。フィールドトランジス
タＴｒ１のソースとフィールドトランジスタＴｒ２のド
レインは互いに結線されて電極パッド７に接続されてい
る。フィールドトランジスタＴｒ１のゲート電極とフィ
ールドトランジスタＴｒ２のゲート電極は互いに結線さ
れて電極パッド７に接続されている。フィールドトラン
ジスタＴｒ１のソースとフィールドトランジスタＴｒ２
のドレインの接続点には抵抗Ｒの一端が接続されてい
る。
は電源Ｖｃｃに接続されている。フィールドトランジス
タＴｒ１のソースとフィールドトランジスタＴｒ２のド
レインは互いに結線されて電極パッド７に接続されてい
る。フィールドトランジスタＴｒ１のゲート電極とフィ
ールドトランジスタＴｒ２のゲート電極は互いに結線さ
れて電極パッド７に接続されている。フィールドトラン
ジスタＴｒ１のソースとフィールドトランジスタＴｒ２
のドレインの接続点には抵抗Ｒの一端が接続されてい
る。
【００３５】入力バッファ１７はＰチャネル型ＭＯＳト
ランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴ
ｒ４からなるインバータ回路により構成される。ＭＯＳ
トランジスタＴｒ３のソースは電源Ｖｃｃに接続されて
いる。ＭＯＳトランジスタＴｒ４のソースはＧＮＤに接
続されている。ＭＯＳトランジスタＴｒ３ドレインとＭ
ＯＳトランジスタＴｒ４のドレインは互いに結線されて
内部コア領域５に導かれている。ＭＯＳトランジスタＴ
ｒ３のゲート電極とＭＯＳトランジスタＴｒ４のゲート
電極は互いに結線されて抵抗Ｒの他端に接続されてい
る。
ランジスタＴｒ３とＮチャネル型ＭＯＳトランジスタＴ
ｒ４からなるインバータ回路により構成される。ＭＯＳ
トランジスタＴｒ３のソースは電源Ｖｃｃに接続されて
いる。ＭＯＳトランジスタＴｒ４のソースはＧＮＤに接
続されている。ＭＯＳトランジスタＴｒ３ドレインとＭ
ＯＳトランジスタＴｒ４のドレインは互いに結線されて
内部コア領域５に導かれている。ＭＯＳトランジスタＴ
ｒ３のゲート電極とＭＯＳトランジスタＴｒ４のゲート
電極は互いに結線されて抵抗Ｒの他端に接続されてい
る。
【００３６】ＭＯＳトランジスタＴｒ３，Ｔｒ４及び拡
散抵抗Ｒは、図示は省略するが、図２（Ｂ）に示したＩ
／Ｏセル９の形成領域の電極パッド７と内部コア領域用
Ｖｃｃライン１１ａの間のＰ型半導体基板３上に形成さ
れている。
散抵抗Ｒは、図示は省略するが、図２（Ｂ）に示したＩ
／Ｏセル９の形成領域の電極パッド７と内部コア領域用
Ｖｃｃライン１１ａの間のＰ型半導体基板３上に形成さ
れている。
【００３７】図１を参照して保護回路１５の構成につい
て説明する。図１では、抵抗Ｒの図示は省略している。
Ｐ型半導体基板（Ｐ−基板）３の表面にＮ＋拡散領域１
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１によっ
て互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡
散領域１９ｃと間隔をもって形成されている。Ｎ＋拡散
領域１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域
１９ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって
形成されている。ここで、Ｎ＋拡散領域１９ａは本発明
の半導体装置の保護回路を構成する第２拡散領域を構成
し、Ｎ＋拡散領域１９ｂは第３拡散領域を構成し、Ｎ＋
拡散領域１９ｃは第１拡散領域を構成する。
て説明する。図１では、抵抗Ｒの図示は省略している。
Ｐ型半導体基板（Ｐ−基板）３の表面にＮ＋拡散領域１
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１によっ
て互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡
散領域１９ｃと間隔をもって形成されている。Ｎ＋拡散
領域１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域
１９ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって
形成されている。ここで、Ｎ＋拡散領域１９ａは本発明
の半導体装置の保護回路を構成する第２拡散領域を構成
し、Ｎ＋拡散領域１９ｂは第３拡散領域を構成し、Ｎ＋
拡散領域１９ｃは第１拡散領域を構成する。
【００３８】Ｎ＋拡散領域１９ａは図３のフィールドト
ランジスタＴｒ１のドレインに相当し、Ｎ＋拡散領域１
９ｂは図３のフィールドトランジスタＴｒ２のソースに
相当し、Ｎ＋拡散領域１９ｃは図３のフィールドトラン
ジスタＴｒ１のソース及びフィールドトランジスタＴｒ
２のドレインに相当する。
ランジスタＴｒ１のドレインに相当し、Ｎ＋拡散領域１
９ｂは図３のフィールドトランジスタＴｒ２のソースに
相当し、Ｎ＋拡散領域１９ｃは図３のフィールドトラン
ジスタＴｒ１のソース及びフィールドトランジスタＴｒ
２のドレインに相当する。
【００３９】Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表
面に絶縁膜２３がそれぞれ形成されている。フィールド
酸化膜２１上及び絶縁膜２３上に下層メタル配線層２５
ａ，２５ｂ，２５ｃが互いに分離されて形成されてい
る。下層メタル配線層２５ａは絶縁膜２３に形成された
接続孔を介してＮ＋拡散領域１９ａと電気的に接続され
ている。下層メタル配線層２５ｂは絶縁膜２３に形成さ
れた接続孔を介してＮ＋拡散領域１９ｂと電気的に接続
されている。下層メタル配線層２５ｃは絶縁膜２３に形
成された接続孔を介してＮ＋拡散領域１９ｃと電気的に
接続されている。下層メタル配線層２５ｃは、Ｎ＋拡散
領域１９ａと１９ｃの間のフィールド酸化膜２１上から
Ｎ＋拡散領域１９ｂと１９ｃの間のフィールド酸化膜２
１上にまたがって形成されている。メタル配線層２５ｃ
は図３のフィールドトランジスタＴｒ１及びＴｒ２のゲ
ート電極に相当する。
面に絶縁膜２３がそれぞれ形成されている。フィールド
酸化膜２１上及び絶縁膜２３上に下層メタル配線層２５
ａ，２５ｂ，２５ｃが互いに分離されて形成されてい
る。下層メタル配線層２５ａは絶縁膜２３に形成された
接続孔を介してＮ＋拡散領域１９ａと電気的に接続され
ている。下層メタル配線層２５ｂは絶縁膜２３に形成さ
れた接続孔を介してＮ＋拡散領域１９ｂと電気的に接続
されている。下層メタル配線層２５ｃは絶縁膜２３に形
成された接続孔を介してＮ＋拡散領域１９ｃと電気的に
接続されている。下層メタル配線層２５ｃは、Ｎ＋拡散
領域１９ａと１９ｃの間のフィールド酸化膜２１上から
Ｎ＋拡散領域１９ｂと１９ｃの間のフィールド酸化膜２
１上にまたがって形成されている。メタル配線層２５ｃ
は図３のフィールドトランジスタＴｒ１及びＴｒ２のゲ
ート電極に相当する。
【００４０】フィールド酸化膜２１上、絶縁膜２３上及
び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶
縁層２７が形成され、さらにその上にメタル配線層から
なるＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用Ｇ
ＮＤライン１３ｂ及びメタル配線層１３ｃが形成されて
いる。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル
用ＧＮＤライン１３ｂは、図２に示すように、複数の電
極パッド７の形成領域にまたがって連続して形成されて
いる。
び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶
縁層２７が形成され、さらにその上にメタル配線層から
なるＩ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用Ｇ
ＮＤライン１３ｂ及びメタル配線層１３ｃが形成されて
いる。Ｉ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル
用ＧＮＤライン１３ｂは、図２に示すように、複数の電
極パッド７の形成領域にまたがって連続して形成されて
いる。
【００４１】層間絶縁層２７には、下層メタル配線層２
５ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続
するための接続孔、下層メタル配線層２５ｂとＩ／Ｏセ
ル用ＧＮＤライン１３ｂを電気的に接続するための接続
孔、及び下層メタル配線層２５ｃとメタル配線層１３ｃ
を電気的に接続するための接続孔が形成されている。
５ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続
するための接続孔、下層メタル配線層２５ｂとＩ／Ｏセ
ル用ＧＮＤライン１３ｂを電気的に接続するための接続
孔、及び下層メタル配線層２５ｃとメタル配線層１３ｃ
を電気的に接続するための接続孔が形成されている。
【００４２】層間絶縁層２７上、Ｉ／Ｏセル用Ｖｃｃラ
イン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及び
メタル配線層１３ｃ上に層間絶縁層２９が形成され、さ
らにその上にメタル配線層からなる電極パッド７が形成
されている。層間絶縁層２９上及び電極パッド７上にパ
ッシベーション膜３１が形成されている。パッシベーシ
ョン膜３１には電極パッド７上にパッド開口部が形成さ
れている。層間絶縁層２９には、メタル配線層１３ｃと
電極パッド７を電気的に接続するための接続孔が形成さ
れている。
イン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及び
メタル配線層１３ｃ上に層間絶縁層２９が形成され、さ
らにその上にメタル配線層からなる電極パッド７が形成
されている。層間絶縁層２９上及び電極パッド７上にパ
ッシベーション膜３１が形成されている。パッシベーシ
ョン膜３１には電極パッド７上にパッド開口部が形成さ
れている。層間絶縁層２９には、メタル配線層１３ｃと
電極パッド７を電気的に接続するための接続孔が形成さ
れている。
【００４３】半導体装置１上のいずれかの電極パッド７
は、図４（Ａ）に示すように、Ｖｃｃ用電極パッド７ａ
として用いられる。Ｖｃｃ用電極パッド７ａの形成領域
においては、層間絶縁膜２９に、Ｖｃｃ用電極パッド７
ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続す
るための接続孔が形成されている。
は、図４（Ａ）に示すように、Ｖｃｃ用電極パッド７ａ
として用いられる。Ｖｃｃ用電極パッド７ａの形成領域
においては、層間絶縁膜２９に、Ｖｃｃ用電極パッド７
ａとＩ／Ｏセル用Ｖｃｃライン１３ａを電気的に接続す
るための接続孔が形成されている。
【００４４】また、Ｖｃｃ用電極パッド７ａとは異なる
半導体装置１上のいずれかの電極パッド７は、図４
（Ａ）に示すように、ＧＮＤ用電極パッド７ｂとして用
いられる。ＧＮＤ用電極パッド７ｂの形成領域において
は、層間絶縁膜２９に、ＧＮＤ用電極パッド７ｂとＩ／
Ｏセル用ＧＮＤライン１３ｂを電気的に接続するための
接続孔が形成されている。
半導体装置１上のいずれかの電極パッド７は、図４
（Ａ）に示すように、ＧＮＤ用電極パッド７ｂとして用
いられる。ＧＮＤ用電極パッド７ｂの形成領域において
は、層間絶縁膜２９に、ＧＮＤ用電極パッド７ｂとＩ／
Ｏセル用ＧＮＤライン１３ｂを電気的に接続するための
接続孔が形成されている。
【００４５】保護回路１５の動作の一例を図３及び表１
を参照して説明する。
を参照して説明する。
【表１】
【００４６】表１において、「サージ印加電圧」は電極
パッド７に印加される過大な入力電圧を意味する。一般
的にサージ試験はＨＢＭ（Human Body Model）と呼ばれ
る方法で試験されており、その際に印加される電圧とし
ては表１のようなものが用いられる。
パッド７に印加される過大な入力電圧を意味する。一般
的にサージ試験はＨＢＭ（Human Body Model）と呼ばれ
る方法で試験されており、その際に印加される電圧とし
ては表１のようなものが用いられる。
【００４７】電源Ｖｃｃに対して＋２ＫＶ（キロボル
ト）の電圧が電極パッド７に印加された場合、フィール
ドトランジスタＴｒ１がオンして、オン電流によりサー
ジ印加電圧が電源Ｖｃｃに引き抜かれる（表１中の
（１）参照）。電源Ｖｃｃに対して−２ＫＶの電圧が電
極パッド７に印加された場合、フィールドトランジスタ
Ｔｒ１にパンチスルー電流が流れて、サージ印加電圧が
電源Ｖｃｃに引き抜かれる（表１中の（２）参照）。
ト）の電圧が電極パッド７に印加された場合、フィール
ドトランジスタＴｒ１がオンして、オン電流によりサー
ジ印加電圧が電源Ｖｃｃに引き抜かれる（表１中の
（１）参照）。電源Ｖｃｃに対して−２ＫＶの電圧が電
極パッド７に印加された場合、フィールドトランジスタ
Ｔｒ１にパンチスルー電流が流れて、サージ印加電圧が
電源Ｖｃｃに引き抜かれる（表１中の（２）参照）。
【００４８】ＧＮＤに対して＋２ＫＶの電圧が電極パッ
ド７に印加された場合、フィールドトランジスタＴｒ２
がオンして、オン電流によりサージ印加電圧がＧＮＤに
引き抜かれる（表１中の（１）参照）。ＧＮＤに対して
−２ＫＶの電圧が電極パッド７に印加された場合、フィ
ールドトランジスタＴｒ２にパンチスルー電流が流れ
て、サージ印加電圧がＧＮＤに引き抜かれる（表１中の
（２）参照）。このようにして、電極パッド７に過大な
入力電圧が印加されても入力バッファ１７を構成するＭ
ＯＳトランジスタＴｒ３，Ｔｒ４を保護することができ
る。
ド７に印加された場合、フィールドトランジスタＴｒ２
がオンして、オン電流によりサージ印加電圧がＧＮＤに
引き抜かれる（表１中の（１）参照）。ＧＮＤに対して
−２ＫＶの電圧が電極パッド７に印加された場合、フィ
ールドトランジスタＴｒ２にパンチスルー電流が流れ
て、サージ印加電圧がＧＮＤに引き抜かれる（表１中の
（２）参照）。このようにして、電極パッド７に過大な
入力電圧が印加されても入力バッファ１７を構成するＭ
ＯＳトランジスタＴｒ３，Ｔｒ４を保護することができ
る。
【００４９】この実施例では、保護回路１５を構成する
フィールドトランジスタＴｒ１及びＴｒ２を電極パッド
７の形成領域内に形成しているので、半導体装置１の面
積を縮小することができる。さらに、Ｉ／Ｏセル用Ｖｃ
ｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂを
電極パッド７の形成領域内に形成しているので、半導体
装置１の面積を縮小することができる。
フィールドトランジスタＴｒ１及びＴｒ２を電極パッド
７の形成領域内に形成しているので、半導体装置１の面
積を縮小することができる。さらに、Ｉ／Ｏセル用Ｖｃ
ｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂを
電極パッド７の形成領域内に形成しているので、半導体
装置１の面積を縮小することができる。
【００５０】なお、電極パッド７の形成領域において、
組立工程におけるワイヤーボンディングのダメージはゼ
ロというわけではないので、内部コア領域５を構成する
半導体素子を電極パッド７の形成領域に配置するには、
そのダメージによる特性の変化が無視できないため、基
本特性をもとにシミュレーションして設計している半導
体素子を配置するわけにはいかない。しかし、保護回路
に関しては、通常シミュレーションすることはなく、そ
の機能さえ働けばよいものであるため、通常微妙な設計
は必要とされない。したがって、保護回路１５を構成す
るフィールドトランジスタＴｒ１及びＴｒ２を電極パッ
ド７の形成領域に形成しても問題はない。
組立工程におけるワイヤーボンディングのダメージはゼ
ロというわけではないので、内部コア領域５を構成する
半導体素子を電極パッド７の形成領域に配置するには、
そのダメージによる特性の変化が無視できないため、基
本特性をもとにシミュレーションして設計している半導
体素子を配置するわけにはいかない。しかし、保護回路
に関しては、通常シミュレーションすることはなく、そ
の機能さえ働けばよいものであるため、通常微妙な設計
は必要とされない。したがって、保護回路１５を構成す
るフィールドトランジスタＴｒ１及びＴｒ２を電極パッ
ド７の形成領域に形成しても問題はない。
【００５１】この実施例は、図１（Ａ）に示したよう
に、３層メタル配線構造であるが、本発明はこれに限定
されるものではなく、１層メタル配線構造、２層メタル
配線構造又は４層以上のメタル配線構造の半導体装置に
適用することができる。ただし、１層メタル配線構造の
場合は、電源ライン及びＧＮＤラインは電極パッド形成
領域とは異なる領域に形成される。
に、３層メタル配線構造であるが、本発明はこれに限定
されるものではなく、１層メタル配線構造、２層メタル
配線構造又は４層以上のメタル配線構造の半導体装置に
適用することができる。ただし、１層メタル配線構造の
場合は、電源ライン及びＧＮＤラインは電極パッド形成
領域とは異なる領域に形成される。
【００５２】デザインルールがハーフミクロンあたりで
は、図１（Ａ）に示したような３層メタル配線構造が主
流であった。図１（Ａ）において、例えば電極パッド７
の形成領域における、下層メタル配線層２５ａ，２５
ｂ，２５ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏ
セル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及び電
極パッド７の膜厚は７００ｎｍ（ナノメートル）程度で
あり、層間絶縁層２７，２９の膜厚は８００ｎｍ程度で
ある。したがって、３層メタル配線構造では、フィール
ド酸化膜２１表面から電極パッド７表面までの膜厚は３
７００ｎｍ程度である。
は、図１（Ａ）に示したような３層メタル配線構造が主
流であった。図１（Ａ）において、例えば電極パッド７
の形成領域における、下層メタル配線層２５ａ，２５
ｂ，２５ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ／Ｏ
セル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及び電
極パッド７の膜厚は７００ｎｍ（ナノメートル）程度で
あり、層間絶縁層２７，２９の膜厚は８００ｎｍ程度で
ある。したがって、３層メタル配線構造では、フィール
ド酸化膜２１表面から電極パッド７表面までの膜厚は３
７００ｎｍ程度である。
【００５３】近年、デザインルールはクオーターミクロ
ン又はサブクオーターミクロンになりつつある。これら
のデザインルールを用いた半導体装置において、例えば
６層メタル配線構造が用いられる。
ン又はサブクオーターミクロンになりつつある。これら
のデザインルールを用いた半導体装置において、例えば
６層メタル配線構造が用いられる。
【００５４】図５は６層メタル配線構造に適用した保護
回路の実施例を示す断面図である。図１と同じ機能を果
たす部分には同じ符号を付し、それらの部分の詳細な説
明は省略する。Ｐ型半導体基板３の表面に、フィールド
酸化膜２１によって分離されて、Ｎ＋拡散領域１９ａ，
１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９
ａ，１９ｂ，１９ｃの表面に絶縁膜２３がそれぞれ形成
されている。フィールド酸化膜２１上及び絶縁膜２３上
に下層メタル配線層２５ａ，２５ｂ，２５ｃが互いに分
離されて形成されている。下層メタル配線層２５ａとＮ
＋拡散領域１９ａ、下層メタル配線層２５ｂとＮ＋拡散
領域１９ｂ、及び下層メタル配線層２５ｃとＮ＋拡散領
域１９ｃは絶縁膜２３に形成された接続孔を介してそれ
ぞれ電気的に接続されている。
回路の実施例を示す断面図である。図１と同じ機能を果
たす部分には同じ符号を付し、それらの部分の詳細な説
明は省略する。Ｐ型半導体基板３の表面に、フィールド
酸化膜２１によって分離されて、Ｎ＋拡散領域１９ａ，
１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域１９
ａ，１９ｂ，１９ｃの表面に絶縁膜２３がそれぞれ形成
されている。フィールド酸化膜２１上及び絶縁膜２３上
に下層メタル配線層２５ａ，２５ｂ，２５ｃが互いに分
離されて形成されている。下層メタル配線層２５ａとＮ
＋拡散領域１９ａ、下層メタル配線層２５ｂとＮ＋拡散
領域１９ｂ、及び下層メタル配線層２５ｃとＮ＋拡散領
域１９ｃは絶縁膜２３に形成された接続孔を介してそれ
ぞれ電気的に接続されている。
【００５５】フィールド酸化膜２１上、絶縁膜２３上及
び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶
縁層２７が形成され、さらにその上に互いに分離された
第２メタル配線層３３ａ，３３ｂ，３３ｃ、層間絶縁膜
３５、互いに分離された第３メタル配線層３７ａ，３７
ｂ，３７ｃ、層間絶縁膜３８、互いに分離された第４メ
タル配線層３９ａ，３９ｂ，３９ｃが順に積層されてい
る。層間絶縁層２７，３５，３８には所定の位置に接続
孔が形成されており、下層メタル配線層２５ａ、第２メ
タル配線層３３ａ、第３メタル配線層３７ａ及び第４メ
タル配線層３９ａは電気的に接続され、下層メタル配線
層２５ｂ、第２メタル配線層３３ｂ、第３メタル配線層
３７ｂ及び第４メタル配線層３９ｂは電気的に接続さ
れ、下層メタル配線層２５ｃ、第２メタル配線層３３
ｃ、第３メタル配線層３７ｃ及び第４メタル配線層３９
ｃは電気的に接続されている。
び下層メタル配線層２５ａ，２５ｂ，２５ｃ上に層間絶
縁層２７が形成され、さらにその上に互いに分離された
第２メタル配線層３３ａ，３３ｂ，３３ｃ、層間絶縁膜
３５、互いに分離された第３メタル配線層３７ａ，３７
ｂ，３７ｃ、層間絶縁膜３８、互いに分離された第４メ
タル配線層３９ａ，３９ｂ，３９ｃが順に積層されてい
る。層間絶縁層２７，３５，３８には所定の位置に接続
孔が形成されており、下層メタル配線層２５ａ、第２メ
タル配線層３３ａ、第３メタル配線層３７ａ及び第４メ
タル配線層３９ａは電気的に接続され、下層メタル配線
層２５ｂ、第２メタル配線層３３ｂ、第３メタル配線層
３７ｂ及び第４メタル配線層３９ｂは電気的に接続さ
れ、下層メタル配線層２５ｃ、第２メタル配線層３３
ｃ、第３メタル配線層３７ｃ及び第４メタル配線層３９
ｃは電気的に接続されている。
【００５６】層間絶縁層３８上及び第４メタル配線層３
９ａ，３９ｂ，３９ｃ上に層間絶縁層４０が形成されて
おり、さらにその上に第５メタル配線層からなるＩ／Ｏ
セル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン
１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／
Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤラ
イン１３ｂは、図２に示した実施例と同様に、複数の電
極パッド７の形成領域にまたがって連続して形成されて
いる。層間絶縁層４０上、Ｉ／Ｏセル用Ｖｃｃライン１
３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル
配線層１３ｃ上に層間絶縁層２９が形成され、さらにそ
の上にトップメタル配線層からなる電極パッド７が形成
されている。層間絶縁層２９上及び電極パッド７上にパ
ッシベーション膜３１が形成されている。パッシベーシ
ョン膜３１には電極パッド７上にパッド開口部が形成さ
れている。
９ａ，３９ｂ，３９ｃ上に層間絶縁層４０が形成されて
おり、さらにその上に第５メタル配線層からなるＩ／Ｏ
セル用Ｖｃｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン
１３ｂ及びメタル配線層１３ｃが形成されている。Ｉ／
Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤラ
イン１３ｂは、図２に示した実施例と同様に、複数の電
極パッド７の形成領域にまたがって連続して形成されて
いる。層間絶縁層４０上、Ｉ／Ｏセル用Ｖｃｃライン１
３ａ上、Ｉ／Ｏセル用ＧＮＤライン１３ｂ上及びメタル
配線層１３ｃ上に層間絶縁層２９が形成され、さらにそ
の上にトップメタル配線層からなる電極パッド７が形成
されている。層間絶縁層２９上及び電極パッド７上にパ
ッシベーション膜３１が形成されている。パッシベーシ
ョン膜３１には電極パッド７上にパッド開口部が形成さ
れている。
【００５７】この実施例の電極パッド７の形成領域にお
いて、下層メタル配線層２５ａ，２５ｂ，２５ｃ、第２
メタル配線層３３ａ，３３ｂ，３３ｃ、第３メタル配線
層３７ａ，３７ｂ，３７ｃ、第４メタル配線層３９ａ，
３９ｂ，３９ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ
／Ｏセル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及
び電極パッド７の膜厚は７００ｎｍ程度である。メタル
層間の絶縁層２７，３５，３８，４０，２９の膜厚は７
００ｎｍ程度である。したがって、フィールド酸化膜２
１表面から電極パッド７表面までの膜厚は７７００ｎｍ
程度である。
いて、下層メタル配線層２５ａ，２５ｂ，２５ｃ、第２
メタル配線層３３ａ，３３ｂ，３３ｃ、第３メタル配線
層３７ａ，３７ｂ，３７ｃ、第４メタル配線層３９ａ，
３９ｂ，３９ｃ、Ｉ／Ｏセル用Ｖｃｃライン１３ａ、Ｉ
／Ｏセル用ＧＮＤライン１３ｂ、メタル配線層１３ｃ及
び電極パッド７の膜厚は７００ｎｍ程度である。メタル
層間の絶縁層２７，３５，３８，４０，２９の膜厚は７
００ｎｍ程度である。したがって、フィールド酸化膜２
１表面から電極パッド７表面までの膜厚は７７００ｎｍ
程度である。
【００５８】このように、６層メタル配線構造では、３
層メタル配線構造に比べて、電極パッド７の形成領域に
おける膜厚が厚くなるので、ワイヤーボンディング時に
半導体基板３に加えられるダメージを低減することがで
き、保護回路を構成するフィールドトランジスタの損傷
を防止することができる。
層メタル配線構造に比べて、電極パッド７の形成領域に
おける膜厚が厚くなるので、ワイヤーボンディング時に
半導体基板３に加えられるダメージを低減することがで
き、保護回路を構成するフィールドトランジスタの損傷
を防止することができる。
【００５９】上記の実施例では、保護回路の保護素子と
してフィールドトランジスタを用いているが、本発明は
これに限定されるものではなく、保護回路の保護素子と
してポリシリコンゲートをもつＭＯＳトランジスタを用
いてもよい。
してフィールドトランジスタを用いているが、本発明は
これに限定されるものではなく、保護回路の保護素子と
してポリシリコンゲートをもつＭＯＳトランジスタを用
いてもよい。
【００６０】図６は、保護回路の保護素子としてポリシ
リコンゲートをもつＭＯＳトランジスタを用いた実施例
の保護回路周辺部を示す図であり、（Ａ）は断面図、
（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は
（Ａ）のＢ−Ｂ位置での平面図である。図１と同じ機能
を果たす部分には同じ符号を付し、それらの部分の詳細
な説明は省略する。この実施例のＩ／Ｏセルの等価回路
の一例を図７に示す。この実施例の平面図は図２と同じ
である。
リコンゲートをもつＭＯＳトランジスタを用いた実施例
の保護回路周辺部を示す図であり、（Ａ）は断面図、
（Ｂ）は（Ａ）のＡ−Ａ位置での平面図、（Ｃ）は
（Ａ）のＢ−Ｂ位置での平面図である。図１と同じ機能
を果たす部分には同じ符号を付し、それらの部分の詳細
な説明は省略する。この実施例のＩ／Ｏセルの等価回路
の一例を図７に示す。この実施例の平面図は図２と同じ
である。
【００６１】Ｐ型半導体基板３の表面にＮ＋拡散領域１
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜４１に囲ま
れた領域に形成されている。Ｎ＋拡散領域１９ａはＮ＋
拡散領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域
１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９
ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって形成
されている。
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜４１に囲ま
れた領域に形成されている。Ｎ＋拡散領域１９ａはＮ＋
拡散領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域
１９ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９
ａとは反対側にＮ＋拡散領域１９ｃと間隔をもって形成
されている。
【００６２】Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表
面を含む、フィールド酸化膜４１で囲まれた半導体基板
３の表面に絶縁膜４３が形成されている。Ｎ＋拡散領域
１９ａと１９ｃの間の絶縁膜４３上にポリシリコンゲー
ト２２ａが形成されている。Ｎ＋拡散領域１９ｂと１９
ｃの間の絶縁膜４３上にポリシリコンゲート２２ｂが形
成されている。ポリシリコンゲート２２ａ，２２ｂの表
面には絶縁膜が形成されている。
面を含む、フィールド酸化膜４１で囲まれた半導体基板
３の表面に絶縁膜４３が形成されている。Ｎ＋拡散領域
１９ａと１９ｃの間の絶縁膜４３上にポリシリコンゲー
ト２２ａが形成されている。Ｎ＋拡散領域１９ｂと１９
ｃの間の絶縁膜４３上にポリシリコンゲート２２ｂが形
成されている。ポリシリコンゲート２２ａ，２２ｂの表
面には絶縁膜が形成されている。
【００６３】絶縁膜４３上及びポリシリコンゲート２２
ａ，２２ｂ上に下層メタル配線層２６ａ，２６ｂ，２６
ｃが互いに分離されて形成されている。下層メタル配線
層２６ｂはポリシリコンゲート２２ｂ上からＮ＋拡散領
域１９ｂ上にまたがって形成されている。下層メタル配
線層２６ｃはポリシリコンゲート２２ａ上からＮ＋拡散
領域１９ｃ上にまたがって形成されている。
ａ，２２ｂ上に下層メタル配線層２６ａ，２６ｂ，２６
ｃが互いに分離されて形成されている。下層メタル配線
層２６ｂはポリシリコンゲート２２ｂ上からＮ＋拡散領
域１９ｂ上にまたがって形成されている。下層メタル配
線層２６ｃはポリシリコンゲート２２ａ上からＮ＋拡散
領域１９ｃ上にまたがって形成されている。
【００６４】下層メタル配線層２６ａは絶縁膜４３に形
成された接続孔を介してＮ＋拡散領域１９ａと電気的に
接続されている。下層メタル配線層２６ｂは、絶縁膜４
３に形成された接続孔を介してＮ＋拡散領域１９ｂと電
気的に接続され、ポリシリコンゲート２２ｂにも接続孔
を介して電気的に接続されている。下層メタル配線層２
６ｃは、絶縁膜４３に形成された接続孔を介してＮ＋拡
散領域１９ｃと電気的に接続され、ポリシリコンゲート
２２ａにも接続孔を介して電気的に接続されている。
成された接続孔を介してＮ＋拡散領域１９ａと電気的に
接続されている。下層メタル配線層２６ｂは、絶縁膜４
３に形成された接続孔を介してＮ＋拡散領域１９ｂと電
気的に接続され、ポリシリコンゲート２２ｂにも接続孔
を介して電気的に接続されている。下層メタル配線層２
６ｃは、絶縁膜４３に形成された接続孔を介してＮ＋拡
散領域１９ｃと電気的に接続され、ポリシリコンゲート
２２ａにも接続孔を介して電気的に接続されている。
【００６５】フィールド酸化膜２１上、絶縁膜４３上、
ポリシリコンゲート２２ａ，２２ｂ上及び下層メタル配
線層２６ａ，２６ｂ，２６ｃ上に層間絶縁層２７が形成
され、さらにその上にＩ／Ｏセル用Ｖｃｃライン１３
ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層
１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１
３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示
すように、複数の電極パッド７の形成領域にまたがって
連続して形成されている。層間絶縁層２７上、Ｉ／Ｏセ
ル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン
１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が
形成され、さらにその上に電極パッド７及びパッシベー
ション膜３１が形成されている。
ポリシリコンゲート２２ａ，２２ｂ上及び下層メタル配
線層２６ａ，２６ｂ，２６ｃ上に層間絶縁層２７が形成
され、さらにその上にＩ／Ｏセル用Ｖｃｃライン１３
ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及びメタル配線層
１３ｃが形成されている。Ｉ／Ｏセル用Ｖｃｃライン１
３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂは、図２に示
すように、複数の電極パッド７の形成領域にまたがって
連続して形成されている。層間絶縁層２７上、Ｉ／Ｏセ
ル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用ＧＮＤライン
１３ｂ上及びメタル配線層１３ｃ上に層間絶縁層２９が
形成され、さらにその上に電極パッド７及びパッシベー
ション膜３１が形成されている。
【００６６】この実施例において、電極パッド７に過大
な入力電圧が印加された場合、Ｎ＋拡散領域１９ａ，１
９ｃ及びポリシリコンゲート２２ａにより構成されるＭ
ＯＳトランジスタ又はＮ＋拡散領域１９ｂ，１９ｃ及び
ポリシリコンゲート２２ｂにより構成されるＭＯＳトラ
ンジスタのオン電流又はパンチスルー電流により、電極
パッド７に過大な入力電圧が電源Ｖｃｃ又はＧＮＤに引
き抜かれる。
な入力電圧が印加された場合、Ｎ＋拡散領域１９ａ，１
９ｃ及びポリシリコンゲート２２ａにより構成されるＭ
ＯＳトランジスタ又はＮ＋拡散領域１９ｂ，１９ｃ及び
ポリシリコンゲート２２ｂにより構成されるＭＯＳトラ
ンジスタのオン電流又はパンチスルー電流により、電極
パッド７に過大な入力電圧が電源Ｖｃｃ又はＧＮＤに引
き抜かれる。
【００６７】図８は、保護回路の保護素子としてフィー
ルドトランジスタを用いた他の実施例の保護回路周辺部
を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ
−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での
平面図である。図１と同じ機能を果たす部分には同じ符
号を付し、それらの部分の詳細な説明は省略する。この
実施例のＩ／Ｏセルの等価回路の一例を図９に示す。こ
の実施例の平面図は図２と同じである。
ルドトランジスタを用いた他の実施例の保護回路周辺部
を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ
−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での
平面図である。図１と同じ機能を果たす部分には同じ符
号を付し、それらの部分の詳細な説明は省略する。この
実施例のＩ／Ｏセルの等価回路の一例を図９に示す。こ
の実施例の平面図は図２と同じである。
【００６８】Ｐ型半導体基板３の表面にＮ＋拡散領域１
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１により
互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡散
領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域１９
ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９ａと
は反対側にＮ＋拡散領域１９ｃと間隔をもって形成され
ている。
９ａ，１９ｂ，１９ｃが形成されている。Ｎ＋拡散領域
１９ａ，１９ｂ，１９ｃはフィールド酸化膜２１により
互いに分離されている。Ｎ＋拡散領域１９ａはＮ＋拡散
領域１９ｃと間隔をもって形成され、Ｎ＋拡散領域１９
ｂはＮ＋拡散領域１９ｃに対してＮ＋拡散領域１９ａと
は反対側にＮ＋拡散領域１９ｃと間隔をもって形成され
ている。
【００６９】Ｎ＋拡散領域１９ａ，１９ｂ，１９ｃの表
面に絶縁膜２３が形成されている。絶縁膜２３上に下層
メタル配線層４５ａ，４５ｂ，４５ｃが互いに分離され
て形成されている。下層メタル配線層４５ａは絶縁膜２
３に形成された接続孔を介してＮ＋拡散領域１９ａと電
気的に接続されている。下層メタル配線層４５ｂは絶縁
膜２３に形成された接続孔を介してＮ＋拡散領域１９ｂ
と電気的に接続されている。下層メタル配線層４５ｃは
絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１
９ｃと電気的に接続されている。メタル配線層４５ｃは
フィールド酸化膜２１上には形成されていない。
面に絶縁膜２３が形成されている。絶縁膜２３上に下層
メタル配線層４５ａ，４５ｂ，４５ｃが互いに分離され
て形成されている。下層メタル配線層４５ａは絶縁膜２
３に形成された接続孔を介してＮ＋拡散領域１９ａと電
気的に接続されている。下層メタル配線層４５ｂは絶縁
膜２３に形成された接続孔を介してＮ＋拡散領域１９ｂ
と電気的に接続されている。下層メタル配線層４５ｃは
絶縁膜２３に形成された接続孔を介してＮ＋拡散領域１
９ｃと電気的に接続されている。メタル配線層４５ｃは
フィールド酸化膜２１上には形成されていない。
【００７０】フィールド酸化膜２１上、絶縁膜２３上及
び下層メタル配線層４５ａ，４５ｂ，４５ｃ上に層間絶
縁層２７が形成され、さらにその上にＩ／Ｏセル用Ｖｃ
ｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及び
メタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖ
ｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂ
は、図２に示すように、複数の電極パッド７の形成領域
にまたがって連続して形成されている。層間絶縁層２７
上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用
ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間
絶縁層２９が形成され、さらにその上に電極パッド７及
びパッシベーション膜３１が形成されている。
び下層メタル配線層４５ａ，４５ｂ，４５ｃ上に層間絶
縁層２７が形成され、さらにその上にＩ／Ｏセル用Ｖｃ
ｃライン１３ａ、Ｉ／Ｏセル用ＧＮＤライン１３ｂ及び
メタル配線層１３ｃが形成されている。Ｉ／Ｏセル用Ｖ
ｃｃライン１３ａ及びＩ／Ｏセル用ＧＮＤライン１３ｂ
は、図２に示すように、複数の電極パッド７の形成領域
にまたがって連続して形成されている。層間絶縁層２７
上、Ｉ／Ｏセル用Ｖｃｃライン１３ａ上、Ｉ／Ｏセル用
ＧＮＤライン１３ｂ上及びメタル配線層１３ｃ上に層間
絶縁層２９が形成され、さらにその上に電極パッド７及
びパッシベーション膜３１が形成されている。
【００７１】この実施例において、電極パッド７に過大
な入力電圧が印加された場合、Ｐ型半導体基板３及びＮ
＋拡散領域１９ａ，１９ｃにより構成されるフィールド
トランジスタ、又はＰ型半導体基板３及びＮ＋拡散領域
１９ｂ，１９ｃにより構成されるフィールドトランジス
タのパンチスルー電流により、電極パッド７に過大な入
力電圧が電源Ｖｃｃ又はＧＮＤに引き抜かれる。
な入力電圧が印加された場合、Ｐ型半導体基板３及びＮ
＋拡散領域１９ａ，１９ｃにより構成されるフィールド
トランジスタ、又はＰ型半導体基板３及びＮ＋拡散領域
１９ｂ，１９ｃにより構成されるフィールドトランジス
タのパンチスルー電流により、電極パッド７に過大な入
力電圧が電源Ｖｃｃ又はＧＮＤに引き抜かれる。
【００７２】図１から図９に示した実施例では、第１拡
散領域としてのＮ＋拡散領域１９ｃ、第２拡散領域とし
てのＮ＋拡散領域１９ａ及び第３拡散領域としてのＮ＋
拡散領域１９ｂについて、電極パッド７の形成領域外に
形成されている部分が存在するが、本発明はこれに限定
されるものではなく、第１拡散領域、第２拡散領域及び
第３拡散領域のすべてが電極パッド７の形成領域内に形
成されていてもよい。
散領域としてのＮ＋拡散領域１９ｃ、第２拡散領域とし
てのＮ＋拡散領域１９ａ及び第３拡散領域としてのＮ＋
拡散領域１９ｂについて、電極パッド７の形成領域外に
形成されている部分が存在するが、本発明はこれに限定
されるものではなく、第１拡散領域、第２拡散領域及び
第３拡散領域のすべてが電極パッド７の形成領域内に形
成されていてもよい。
【００７３】また、Ｎ＋拡散領域１９ｃ、Ｎ＋拡散領域
１９ａ及びＮ＋拡散領域１９ｂについて、それらの一部
がそれぞれ電極パッド７の形成領域内に配置されるよう
にしているが、本発明はこれに限定されるものではな
く、電極パッド７の形成領域に保護回路の保護素子を構
成する拡散領域の一部又は全部を配置し、半導体装置の
サイズを縮小できる構成であれば、どのような構成であ
ってもよい。
１９ａ及びＮ＋拡散領域１９ｂについて、それらの一部
がそれぞれ電極パッド７の形成領域内に配置されるよう
にしているが、本発明はこれに限定されるものではな
く、電極パッド７の形成領域に保護回路の保護素子を構
成する拡散領域の一部又は全部を配置し、半導体装置の
サイズを縮小できる構成であれば、どのような構成であ
ってもよい。
【００７４】また、この実施例では、電源ラインとして
のＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用Ｇ
ＮＤライン１３ｂをメタル配線層により形成している
が、本発明はこれに限定されるものではなく、例えばシ
リサイド化により低抵抗化されたポリシリコン膜により
形成するようにしてもよい。
のＩ／Ｏセル用Ｖｃｃライン１３ａ及びＩ／Ｏセル用Ｇ
ＮＤライン１３ｂをメタル配線層により形成している
が、本発明はこれに限定されるものではなく、例えばシ
リサイド化により低抵抗化されたポリシリコン膜により
形成するようにしてもよい。
【００７５】また、図３に示した等価回路では、Ｉ／Ｏ
セルについて入力バッファ１７を備えたものを説明して
いるが、本発明はこれに限定されるものではなく、入力
バッファ１７に替えて出力バッファを備えたＩ／Ｏセル
にも本発明の半導体装置の保護回路及び半導体装置を適
用することができる。
セルについて入力バッファ１７を備えたものを説明して
いるが、本発明はこれに限定されるものではなく、入力
バッファ１７に替えて出力バッファを備えたＩ／Ｏセル
にも本発明の半導体装置の保護回路及び半導体装置を適
用することができる。
【００７６】上記の実施例では、Ｐ型半導体基板に保護
回路を形成しているが、本発明はこれに限定されるもの
ではなく、保護回路をＰ型ウエルに形成してもよいし、
Ｎ型半導体基板又はＮ型ウエルに形成してもよい。保護
回路をＮ型半導体基板又はＮ型ウエルに形成する場合
は、拡散領域はＰ型拡散領域により形成される。また、
拡散領域は単層の拡散領域に限定されるものではなく、
多層の拡散領域により構成されていてもよい。
回路を形成しているが、本発明はこれに限定されるもの
ではなく、保護回路をＰ型ウエルに形成してもよいし、
Ｎ型半導体基板又はＮ型ウエルに形成してもよい。保護
回路をＮ型半導体基板又はＮ型ウエルに形成する場合
は、拡散領域はＰ型拡散領域により形成される。また、
拡散領域は単層の拡散領域に限定されるものではなく、
多層の拡散領域により構成されていてもよい。
【００７７】また、上記の実施例で示した寸法、数値、
形状及び配置は一例であり、本発明はこの実施例に限定
されるものではなく、特許請求の範囲に記載された本発
明の範囲内で種々の変更が可能である。
形状及び配置は一例であり、本発明はこの実施例に限定
されるものではなく、特許請求の範囲に記載された本発
明の範囲内で種々の変更が可能である。
【００７８】
【発明の効果】請求項１に記載された半導体装置の保護
回路では、第１導電型の半導体基板又は共通のウエル領
域に、第２導電型の第１拡散領域と、第１拡散領域とは
間隔をもって形成された第２導電型の第２拡散領域を備
え、第１拡散領域は半導体装置を外部に電気的に接続す
るための電極パッドに電気的に接続され、第２拡散領域
は電源電位に電気的に接続されており、第１拡散領域及
び第２拡散領域の少なくとも一部は、電極パッド形成領
域内に形成されているようにし、請求項７に記載された
半導体装置では、本発明の保護回路を備えているように
したので、埋込層を含まない半導体装置に適用する場合
であっても、製造工程を増加させることなく、半導体装
置の面積を縮小することができる。
回路では、第１導電型の半導体基板又は共通のウエル領
域に、第２導電型の第１拡散領域と、第１拡散領域とは
間隔をもって形成された第２導電型の第２拡散領域を備
え、第１拡散領域は半導体装置を外部に電気的に接続す
るための電極パッドに電気的に接続され、第２拡散領域
は電源電位に電気的に接続されており、第１拡散領域及
び第２拡散領域の少なくとも一部は、電極パッド形成領
域内に形成されているようにし、請求項７に記載された
半導体装置では、本発明の保護回路を備えているように
したので、埋込層を含まない半導体装置に適用する場合
であっても、製造工程を増加させることなく、半導体装
置の面積を縮小することができる。
【００７９】請求項２に記載された半導体装置の保護回
路では、第１拡散領域及び第２拡散領域の全部が電極パ
ッド形成領域内に形成されているようにしたので、半導
体装置の面積をさらに縮小することができる。
路では、第１拡散領域及び第２拡散領域の全部が電極パ
ッド形成領域内に形成されているようにしたので、半導
体装置の面積をさらに縮小することができる。
【００８０】請求項３に記載された半導体装置の保護回
路では、第１拡散領域と第２拡散領域は半導体基板表面
に形成されたフィールド酸化膜により互いに分離されて
おり、フィールド酸化膜上に電極パッド又は電源電位に
電気的に接続された電極を備えているようにしたので、
保護素子をフィールドトランジスタにより構成すること
ができ、電極パッドからの過大な入力電圧の引抜きをよ
り確実に行なうことができる。
路では、第１拡散領域と第２拡散領域は半導体基板表面
に形成されたフィールド酸化膜により互いに分離されて
おり、フィールド酸化膜上に電極パッド又は電源電位に
電気的に接続された電極を備えているようにしたので、
保護素子をフィールドトランジスタにより構成すること
ができ、電極パッドからの過大な入力電圧の引抜きをよ
り確実に行なうことができる。
【００８１】請求項４に記載された半導体装置の保護回
路では、半導体基板又は共通のウエル領域に、第１拡散
領域に関して第２拡散領域とは反対側に第１拡散領域と
は間隔をもって形成された第２導電型の第３拡散領域を
さらに備え、第２拡散領域は電源電位の高電位側電位に
電気的に接続され、第３拡散領域は電源電位の低電位側
電位に電気的に接続され、第３拡散領域の少なくとも一
部は、電極パッド形成領域に形成されているようにした
ので、半導体装置の面積を縮小することができ、さらに
電極パッドからの過大な入力電圧が正又は負のどちらで
あっても引抜きをより確実に行なうことができる。
路では、半導体基板又は共通のウエル領域に、第１拡散
領域に関して第２拡散領域とは反対側に第１拡散領域と
は間隔をもって形成された第２導電型の第３拡散領域を
さらに備え、第２拡散領域は電源電位の高電位側電位に
電気的に接続され、第３拡散領域は電源電位の低電位側
電位に電気的に接続され、第３拡散領域の少なくとも一
部は、電極パッド形成領域に形成されているようにした
ので、半導体装置の面積を縮小することができ、さらに
電極パッドからの過大な入力電圧が正又は負のどちらで
あっても引抜きをより確実に行なうことができる。
【００８２】請求項５に記載された半導体装置の保護回
路では、請求項３に記載された半導体装置の保護回路に
おいて、第３拡散領域の全部が電極パッド形成領域内に
形成されているようにしたので、半導体装置の面積をさ
らに縮小することができる。
路では、請求項３に記載された半導体装置の保護回路に
おいて、第３拡散領域の全部が電極パッド形成領域内に
形成されているようにしたので、半導体装置の面積をさ
らに縮小することができる。
【００８３】請求項６に記載された半導体装置の保護回
路では、第１拡散領域と第２拡散領域、及び第１拡散領
域と第３拡散領域は半導体基板表面に形成されたフィー
ルド酸化膜により互いに分離されており、フィールド酸
化膜上に電極パッド又は電源電位に電気的に接続された
電極を備えているようにしたので、第１導電型の半導体
基板又は共通のウエル領域、並びに第２導電型の第１拡
散領域及び第３拡散領域からなる保護素子をフィールド
トランジスタにより構成することができ、電極パッドか
らの過大な入力電圧の引抜きをより確実に行なうことが
できる。
路では、第１拡散領域と第２拡散領域、及び第１拡散領
域と第３拡散領域は半導体基板表面に形成されたフィー
ルド酸化膜により互いに分離されており、フィールド酸
化膜上に電極パッド又は電源電位に電気的に接続された
電極を備えているようにしたので、第１導電型の半導体
基板又は共通のウエル領域、並びに第２導電型の第１拡
散領域及び第３拡散領域からなる保護素子をフィールド
トランジスタにより構成することができ、電極パッドか
らの過大な入力電圧の引抜きをより確実に行なうことが
できる。
【００８４】請求項８に記載された半導体装置では、請
求項１から３のいずれかに記載の保護回路を備え、電極
パッド形成領域において、電極パッドと保護回路の間の
層に、保護回路の第２拡散領域を電源電位の高電位側電
位又は低電位側電位に電気的に接続するための、複数の
電極パッド形成領域にまたがって連続して形成された電
源ライン又はＧＮＤラインを備えているようにしたの
で、従来、電極パッド形成領域とは異なる領域に形成さ
れていた電源ライン又はＧＮＤラインを電極パッド形成
領域に形成することにより、半導体装置の面積を縮小す
ることができる。
求項１から３のいずれかに記載の保護回路を備え、電極
パッド形成領域において、電極パッドと保護回路の間の
層に、保護回路の第２拡散領域を電源電位の高電位側電
位又は低電位側電位に電気的に接続するための、複数の
電極パッド形成領域にまたがって連続して形成された電
源ライン又はＧＮＤラインを備えているようにしたの
で、従来、電極パッド形成領域とは異なる領域に形成さ
れていた電源ライン又はＧＮＤラインを電極パッド形成
領域に形成することにより、半導体装置の面積を縮小す
ることができる。
【００８５】請求項９に記載された半導体装置では、請
求項４から６のいずれかに記載の保護回路を備え、電極
パッド形成領域において、電極パッドと保護回路の間の
層に、保護回路の第２拡散領域を電源電位の高電位側電
位に電気的に接続するための、電極パッド形成領域にま
たがって連続して形成された１又は複数の電源ライン
と、第３拡散領域を電源電位の低電位側電位に電気的に
接続するための、電極パッド形成領域にまたがって連続
して形成された１又は複数のＧＮＤラインを備えている
ようにしたので、従来、電極パッド形成領域とは異なる
領域に形成されていた電源ライン及びＧＮＤラインを電
極パッド形成領域に形成することにより、半導体装置の
面積を縮小することができる。
求項４から６のいずれかに記載の保護回路を備え、電極
パッド形成領域において、電極パッドと保護回路の間の
層に、保護回路の第２拡散領域を電源電位の高電位側電
位に電気的に接続するための、電極パッド形成領域にま
たがって連続して形成された１又は複数の電源ライン
と、第３拡散領域を電源電位の低電位側電位に電気的に
接続するための、電極パッド形成領域にまたがって連続
して形成された１又は複数のＧＮＤラインを備えている
ようにしたので、従来、電極パッド形成領域とは異なる
領域に形成されていた電源ライン及びＧＮＤラインを電
極パッド形成領域に形成することにより、半導体装置の
面積を縮小することができる。
【００８６】請求項１０に記載された半導体装置では、
電源ライン及びＧＮＤラインとして、メタル配線層又は
ポリシリコン配線層を用いるようにしたので、複数の電
極パッド形成領域にまたがって連続して電源ライン及び
ＧＮＤラインを形成することができる。
電源ライン及びＧＮＤラインとして、メタル配線層又は
ポリシリコン配線層を用いるようにしたので、複数の電
極パッド形成領域にまたがって連続して電源ライン及び
ＧＮＤラインを形成することができる。
【００８７】請求項１１に記載された半導体装置では、
半導体基板と電極パッドとの間の層に５層以上のメタル
配線層が形成されているようにしたので、保護回路につ
いてワイヤーボンディングに起因する悪影響を低減する
ことができる。
半導体基板と電極パッドとの間の層に５層以上のメタル
配線層が形成されているようにしたので、保護回路につ
いてワイヤーボンディングに起因する悪影響を低減する
ことができる。
【図１】半導体装置の一実施例の保護回路周辺部を示す
図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位
置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図
であり、（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ位置での断
面図である。
図であり、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位
置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図
であり、（Ａ）は（Ｂ）及び（Ｃ）のＣ−Ｃ位置での断
面図である。
【図２】同実施例を示す平面図であり、（Ａ）は全体を
示し、（Ｂ）は（Ａ）の円で囲まれた部分を拡大して示
す。
示し、（Ｂ）は（Ａ）の円で囲まれた部分を拡大して示
す。
【図３】同実施例の電極パッド及びＩ／Ｏセルの構成の
一例を示す等価回路である。
一例を示す等価回路である。
【図４】（Ａ）は同実施例のＶｃｃ用電極パッドの周辺
部の断面図、（Ｂ）は同実施例のＧＮＤ用電極パッドの
周辺部の断面図である。
部の断面図、（Ｂ）は同実施例のＧＮＤ用電極パッドの
周辺部の断面図である。
【図５】６層メタル配線構造に適用した保護回路の実施
例を示す断面図である。
例を示す断面図である。
【図６】保護回路の保護素子としてポリシリコンゲート
をもつＭＯＳトランジスタを用いた実施例の保護回路周
辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）
のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置
での平面図である。
をもつＭＯＳトランジスタを用いた実施例の保護回路周
辺部を示す図であり、（Ａ）は断面図、（Ｂ）は（Ａ）
のＡ−Ａ位置での平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置
での平面図である。
【図７】同実施例の電極パッド及びＩ／Ｏセルの構成の
一例を示す等価回路である。
一例を示す等価回路である。
【図８】保護回路の保護素子としてフィールドトランジ
スタを用いた他の実施例の保護回路周辺部を示す図であ
り、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での
平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図であ
る。
スタを用いた他の実施例の保護回路周辺部を示す図であ
り、（Ａ）は断面図、（Ｂ）は（Ａ）のＡ−Ａ位置での
平面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での平面図であ
る。
【図９】同実施例の電極パッド及びＩ／Ｏセルの構成の
一例を示す等価回路である。
一例を示す等価回路である。
【図１０】従来の半導体装置を示す平面図であり、
（Ａ）は全体を示し、（Ｂ）は電源パッド及びＧＮＤパ
ッドの周辺の一部を拡大して示す。
（Ａ）は全体を示し、（Ｂ）は電源パッド及びＧＮＤパ
ッドの周辺の一部を拡大して示す。
【図１１】電極パッド及びＩ／Ｏセルの構成の一例を示
す平面図である。
す平面図である。
【図１２】図１１の電極パッド及びＩ／Ｏセルの等価回
路である。
路である。
１ 半導体装置
３ Ｐ型半導体基板
５ 内部コア領域
７ 電極パッド
９ Ｉ／Ｏセル
１１ａ 内部コア領域用Ｖｃｃライン
１１ｂ 内部コア領域用ＧＮＤライン
１３ａ Ｉ／Ｏセル用Ｖｃｃライン
１３ｂ Ｉ／Ｏセル用ＧＮＤライン
１３ｃ メタル配線層
１５ 保護回路
Ｔｒ１，Ｔｒ２ フィールドトランジスタ
１７ 入力バッファ
Ｔｒ３，Ｔｒ４ ＭＯＳトランジスタ
Ｖｃｃ 電源
ＧＮＤ グランド
１９ａ，１９ｂ，１９ｃ Ｎ＋拡散領域
２１ フィールド酸化膜
２３ 絶縁膜
２５ａ，２５ｂ，２５ｃ 下層メタル配線層
２７，２９ 層間絶縁層
３１ パッシベーション膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 21/88 Ｔ
21/90 Ｃ
27/092
Ｆターム(参考） 5F033 HH04 KK01 MM07 QQ09 QQ37
UU04 VV04 VV05 VV06 VV07
WW00 XX19 XX34
5F038 AR01 BE09 BH02 BH05 BH07
BH13 CA10 CD02 CD03 CD19
CD20 DF01 EZ20
5F048 AA01 AA02 AB04 AC03 AC10
BA01 BB05 BB08 BF03 BF06
BF12 BF15 BF16 CC01 CC04
CC09 CC15 CC19
Claims (11)
- 【請求項１】 第１導電型の半導体基板又は共通のウエ
ル領域に、第２導電型の第１拡散領域と、前記第１拡散
領域とは間隔をもって形成された第２導電型の第２拡散
領域を備え、前記第１拡散領域は半導体装置を外部に電
気的に接続するための電極パッドに電気的に接続され、
前記第２拡散領域は電源電位に電気的に接続されてお
り、 前記第１拡散領域及び前記第２拡散領域の少なくとも一
部は、前記電極パッド形成領域内に形成されていること
を特徴とする半導体装置の保護回路。 - 【請求項２】 前記第１拡散領域及び前記第２拡散領域
の全部が前記電極パッド形成領域内に形成されている請
求項１に記載の半導体装置の保護回路。 - 【請求項３】 前記第１拡散領域と前記第２拡散領域は
前記半導体基板表面に形成されたフィールド酸化膜によ
り互いに分離されており、前記フィールド酸化膜上に前
記電極パッド又は前記電源電位に電気的に接続された電
極を備えている請求項１又は２に記載の半導体装置の保
護回路。 - 【請求項４】 前記半導体基板又は前記共通のウエル領
域に、前記第１拡散領域に関して前記第２拡散領域とは
反対側に前記第１拡散領域とは間隔をもって形成された
第２導電型の第３拡散領域をさらに備え、前記第２拡散
領域は前記電源電位の高電位側電位に電気的に接続さ
れ、前記第３拡散領域は前記電源電位の低電位側電位に
電気的に接続され、前記第３拡散領域の少なくとも一部
は、前記電極パッド形成領域に形成されている請求項１
又は２に記載の半導体装置の保護回路。 - 【請求項５】 前記第３拡散領域の全部が前記電極パッ
ド形成領域内に形成されている請求項４に記載の半導体
装置の保護回路。 - 【請求項６】 前記第１拡散領域と前記第２拡散領域、
及び前記第１拡散領域と前記第３拡散領域は前記半導体
基板表面に形成されたフィールド酸化膜により互いに分
離されており、前記フィールド酸化膜上に前記電極パッ
ド又は前記電源電位に電気的に接続された電極を備えて
いる請求項４又は５に記載の半導体装置の保護回路。 - 【請求項７】 半導体装置を外部に電気的に接続するた
めの複数の電極パッドと、前記電極パッドごとに保護回
路を備えた半導体装置において、 前記保護回路として請求項１から６のいずれかに記載の
保護回路を備えていることを特徴とする半導体装置。 - 【請求項８】 半導体装置を外部に電気的に接続するた
めの複数の電極パッドが半導体装置の周辺部に配置さ
れ、前記電極パッドごとに保護回路を備えた半導体装置
において、 前記保護回路として請求項１から３のいずれかに記載の
保護回路を備え、 前記電極パッド形成領域において、前記電極パッドと前
記保護回路の間の層に、前記保護回路の前記第２拡散領
域を前記電源電位の高電位側電位又は低電位側電位に電
気的に接続するための、複数の前記電極パッド形成領域
にまたがって連続して形成された電源ライン又はＧＮＤ
ラインを備えていることを特徴とする半導体装置。 - 【請求項９】 半導体装置を外部に電気的に接続するた
めの複数の電極パッドが半導体装置の周辺部に配置さ
れ、前記電極パッドごと保護回路を備えた半導体装置に
おいて、 前記保護回路として請求項４から６のいずれかに記載の
保護回路を備え、 前記電極パッド形成領域において、前記電極パッドと前
記保護回路の間の層に、前記保護回路の前記第２拡散領
域を前記電源電位の高電位側電位に電気的に接続するた
めの、前記電極パッド形成領域にまたがって連続して形
成された１又は複数の電源ラインと、前記第３拡散領域
を前記電源電位の低電位側電位に電気的に接続するため
の、前記電極パッド形成領域にまたがって連続して形成
された１又は複数のＧＮＤラインを備えていることを特
徴とする半導体装置。 - 【請求項１０】 前記電源ライン及び前記ＧＮＤライン
はメタル配線層又はポリシリコン配線層により構成され
ている請求項７から９のいずれかに記載の半導体装置。 - 【請求項１１】 半導体基板と前記電極パッドとの間の
層に５層以上のメタル配線層が形成されている請求項７
から１０のいずれかに記載の半導体装置。
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