JP2006147610A - I/oセル及び半導体装置 - Google Patents
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Abstract
【課題】 チップ面積の縮小化等を可能とするI/Oセル等を提供する。
【解決手段】 I/Oセル61は、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16を含んでいる。第1駆動素子サブブロック13、第1保護素子サブブロック11、第2保護素子サブブロック12、及び、第2駆動素子サブブロック14は、第1の方向に沿って配列されている。第1制御素子サブブロック15は、第1の方向と交差する第2の方向において第1保護素子サブブロック11に隣接するように配置され、第2制御素子サブブロック16は、第2の方向において第2保護素子サブブロック12に隣接するように配置されている。
【選択図】 図2
【解決手段】 I/Oセル61は、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16を含んでいる。第1駆動素子サブブロック13、第1保護素子サブブロック11、第2保護素子サブブロック12、及び、第2駆動素子サブブロック14は、第1の方向に沿って配列されている。第1制御素子サブブロック15は、第1の方向と交差する第2の方向において第1保護素子サブブロック11に隣接するように配置され、第2制御素子サブブロック16は、第2の方向において第2保護素子サブブロック12に隣接するように配置されている。
【選択図】 図2
Description
本発明は、I/Oセルに関する。さらに、本発明は、そのようなI/Oセルを具備する半導体装置に関する。
集積回路が形成されたシリコン等の半導体チップを含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル(以下、I/Oセルという)がチップの外縁部に配置される場合がある。この場合、これらI/Oセルよりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置されることがある。各パッドは、対応するI/Oセルと電気的に接続される。I/Oセルは、半導体チップ内に形成された集積回路と外部回路とを接続するための回路を含む。
例えば、半導体装置をゲートアレイにより設計する場合、予めアレイ状に配列した基本セル同士を、ユーザが設計した回路に対応した配線により接続することで、所望の機能を有する集積回路を実現する。その際、半導体チップ外縁部には、同様に予め配列されたI/Oセルと、上述した基本セルとを配線により接続し、当該接続したI/Oセルは、対応するパッドを介して外部回路とのインタフェース動作を行う。
例えば、半導体装置をゲートアレイにより設計する場合、予めアレイ状に配列した基本セル同士を、ユーザが設計した回路に対応した配線により接続することで、所望の機能を有する集積回路を実現する。その際、半導体チップ外縁部には、同様に予め配列されたI/Oセルと、上述した基本セルとを配線により接続し、当該接続したI/Oセルは、対応するパッドを介して外部回路とのインタフェース動作を行う。
図8に、このような従来の半導体装置のチップのレイアウトの一例を示す。この半導体装置31はシリコン等の半導体チップ32を含み、半導体チップ32は、コアトランジスタ領域33、I/Oセル配置領域34、及び、パッド配置領域35を有する。
コアトランジスタ領域33は、例えばゲートアレイの場合、基本セルがアレイ状に配列される領域である。各基本セルは、個々の機能を有しており、配線により互いに接続することで所与の機能を有する動作回路が構成される。
コアトランジスタ領域33は、例えばゲートアレイの場合、基本セルがアレイ状に配列される領域である。各基本セルは、個々の機能を有しており、配線により互いに接続することで所与の機能を有する動作回路が構成される。
I/Oセル配置領域34は、コアトランジスタ領域33の外周に沿って設けられおり、半導体チップ32の外部の回路とコアトランジスタ領域33の動作回路とのインタフェース機能を備える入出力回路を含む複数のI/Oセル36が配列される。
パッド配置領域35は、I/Oセル配置領域34の外周に沿って設けられており、半導体チップ32の外部の回路とI/Oセル配置領域34内の複数のI/Oセル36とを電気的に接続するための電極としての複数のパッド37が配列される。
パッド配置領域35は、I/Oセル配置領域34の外周に沿って設けられており、半導体チップ32の外部の回路とI/Oセル配置領域34内の複数のI/Oセル36とを電気的に接続するための電極としての複数のパッド37が配列される。
図9は、I/Oセル36の内部構成の概要を示す図である。図9に示すように、I/Oセル36は、保護素子ブロック41と、駆動素子ブロック42と、制御素子ブロック43とを具備する。
保護素子ブロック41は、半導体チップ34内に形成されている素子の静電破壊を防止し又はノイズを防止するためのブロックである。駆動素子ブロック42は、電流又は電圧出力を駆動するためのブロックである。制御素子ブロック43は、駆動素子ブロック42の動作を制御するためのブロックである。なお、制御素子ブロック43は、半導体メーカや製品により、I/Oセル36に含まれる場合もあるが、コアトランジスタ領域33に含まれる場合もある。
保護素子ブロック41は、半導体チップ34内に形成されている素子の静電破壊を防止し又はノイズを防止するためのブロックである。駆動素子ブロック42は、電流又は電圧出力を駆動するためのブロックである。制御素子ブロック43は、駆動素子ブロック42の動作を制御するためのブロックである。なお、制御素子ブロック43は、半導体メーカや製品により、I/Oセル36に含まれる場合もあるが、コアトランジスタ領域33に含まれる場合もある。
半導体装置31と外部の回路との間の信号は、コアトランジスタ領域33〜制御素子ブロック43〜駆動素子ブロック42〜保護素子ブロック41〜パッド37という経路を経て送受信される。そのため、従来のI/Oセル36においては、図9に示すように、保護素子ブロック41、駆動素子ブロック42、及び、制御素子ブロック43が直線状に配置されており、その結果、I/Oセル36の形状は矩形状となっている。そして、I/Oセル36は、図8に示すように、短手方向が半導体チップ32の辺に平行且つ長手方向が半導体チップ32の辺に垂直となるように配置されている。
図8に示す従来の半導体装置31においては、半導体チップ32のコアトランジスタ領域33の面積とI/Oセル配置領域34の面積の比が適正でなく、I/Oセル配置領域34の面積を小さくすることが望ましい。そこで、半導体チップ32のコアトランジスタ領域33の面積とI/Oセル配置領域34の面積の比を適正にするため、I/Oセル36の内部の構造を組替え、I/Oセル36のレイアウトを変更することにより、I/Oセル配置領域34の面積を小さくすることを実現していた。すなわち、半導体装置の製品毎にI/Oセルを再作成する必要があった。このようにI/Oセルを半導体装置の製品毎に再作成することによる不具合を回避するための検証及び作成期間を多く必要としていた。
一方、半導体装置において、内部のコアトランジスタ領域を変更することなく、チップ面積の縮小化、将来の多機能化に対応した多ピン化が望まれている。このような事情に鑑み、本出願人は、チップ面積の縮小化等が可能な半導体装置を提案した(例えば、特許文献1、2参照)。
特許文献1には、所与の外部装置と電気的に接続される半導体装置であって、チップの外縁部からチップコア部に向けてその長手方向がそれぞれ外縁部と平行になるように少なくとも2段以上配列され、外部装置との間の電気的なインタフェース機能を有するI/Oセルを含むことを特徴とする半導体装置等が掲載されている。
また、特許文献2には、複数のI/Oセルを含み、I/Oセルを介して所与の外部装置と電気的に接続される半導体装置であって、I/Oセルは、半導体装置の第1の辺に沿って配列され、I/Oセルの長辺は第1の辺と平行であり、I/Oセルの短辺は第1の辺と直交する半導体装置の第2の辺と平行であることを特徴とする半導体装置等が掲載されている。
また、特許文献2には、複数のI/Oセルを含み、I/Oセルを介して所与の外部装置と電気的に接続される半導体装置であって、I/Oセルは、半導体装置の第1の辺に沿って配列され、I/Oセルの長辺は第1の辺と平行であり、I/Oセルの短辺は第1の辺と直交する半導体装置の第2の辺と平行であることを特徴とする半導体装置等が掲載されている。
しかしながら、特許文献1、2は、I/Oセルをその長手方向がチップの外縁部又は辺と平行になるように配置した半導体装置等に関するものであり、I/Oセルの内部ブロック構成に関するものではない。
そこで、上記の点に鑑み、本発明は、チップ面積の縮小化等を可能とするI/Oセルを提供することを目的とする。また、本発明はそのようなI/Oセルを具備する半導体装置を提供することを更なる目的とする。
以上の課題を解決するため、本発明に係るI/Oセルは、保護素子ブロックを構成する第1群のサブブロックと、駆動素子ブロックを構成する第2群のサブブロックとを具備する。
このI/Oセルにおいて、制御素子ブロックを構成する第3群のサブブロックを更に具備することとしても良いし、第1〜第3群のサブブロックが同一の形状及びサイズを有することとしても良いし、凸状の形状を有することとしても良い。
また、第2群及び第3群のサブブロックが、第1の方向に沿って配列され、第1群のサブブロックが、第1の方向と交差する第2の方向において第2群及び/又は第3群のサブブロックと隣接するように第1の方向に沿って配列されていることとしても良い。
また、第1群及び第2群のサブブロックが、第1の方向に沿って配列され、第3群のサブブロックが、第1の方向と交差する第2の方向において第1群及び/又は第2群のサブブロックと隣接するように第1の方向に沿って配列されていることとしても良い。
また、本発明に係る半導体装置は、本発明に係るI/Oセルが半導体チップ上に形成されていることを特徴とする。
この半導体装置において、凸部が半導体チップの辺縁部の方向を向いているI/Oセルと凸部が半導体チップの中心部の方向を向いているI/Oセルが隣接して形成されていることとしても良い。
以下、図面を参照しながら、本発明の実施の形態について説明する。
図1は、本発明の一実施形態に係る半導体装置の概要を示す図である。この半導体装置1は、シリコン等の半導体チップ2を含んでおり、半導体チップ2は、コアトランジスタ領域3と、I/Oセル配置領域4と、パッド配置領域5とを有している。
図1は、本発明の一実施形態に係る半導体装置の概要を示す図である。この半導体装置1は、シリコン等の半導体チップ2を含んでおり、半導体チップ2は、コアトランジスタ領域3と、I/Oセル配置領域4と、パッド配置領域5とを有している。
コアトランジスタ領域3は、例えばゲートアレイの場合、基本セルがアレイ状に配列されており、これら基本セル同士を配線層により接続することによって、ユーザによって設計された所与の機能を有する動作回路が構成される。
I/Oセル配置領域4は、コアトランジスタ領域3の外周に沿って設けられており、半導体チップ2の外部の回路とコアトランジスタ領域3の動作回路とのインタフェース機能を備える入力回路、出力回路、及び/又は、入出力回路を含む複数のI/Oセル6が配列されている。
I/Oセル配置領域4は、コアトランジスタ領域3の外周に沿って設けられており、半導体チップ2の外部の回路とコアトランジスタ領域3の動作回路とのインタフェース機能を備える入力回路、出力回路、及び/又は、入出力回路を含む複数のI/Oセル6が配列されている。
パッド配置領域5は、I/Oセル配置領域4の外周に沿って設けられており、半導体チップ2の外部の回路とI/Oセル配置領域4内の複数のI/Oセル6とを電気的に接続するための電極としての複数のパッド7が配列されている。
図1に示すように、この半導体装置1において、半導体チップ2のI/Oセル配置領域4内に配列されている複数のI/Oセル6は、凸状の形状を有している。そして、凸部が半導体チップ2の外縁部の方向を向いているI/Oセルと凸部が半導体チップ2の内部(コアトランジスタ領域3)の方向を向いているI/Oセルとが交互に配置されており、各I/Oセルは、隣接するI/Oセルと係合している。
図1に示すように、この半導体装置1において、半導体チップ2のI/Oセル配置領域4内に配列されている複数のI/Oセル6は、凸状の形状を有している。そして、凸部が半導体チップ2の外縁部の方向を向いているI/Oセルと凸部が半導体チップ2の内部(コアトランジスタ領域3)の方向を向いているI/Oセルとが交互に配置されており、各I/Oセルは、隣接するI/Oセルと係合している。
図2は、半導体装置1の領域8の部分を拡大した様子を示す図である。図2に示すように、I/Oセル61は、凸部が半導体チップ2のコアトランジスタ領域3の方向を向くように配置されている。I/Oセル61の図2中の右側に隣接して配置されているI/Oセル62は、凸部が半導体チップ2のパッド配置領域5の方向を向くように配置されており、I/Oセル61と係合している。I/Oセル62の図2中の右側に隣接して配置されているI/Oセル63は、凸部が半導体チップ2のコアトランジスタ領域3の方向を向くように配置されており、I/Oセル62と係合している。
これらI/Oセル61〜63は、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16をそれぞれ含んでいる。
これらI/Oセル61〜63は、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16をそれぞれ含んでいる。
第1保護素子サブブロック11と第2保護素子サブブロック12との対は、従来の保護素子ブロック41(図9参照)に相当するものである。すなわち、第1保護素子サブブロック11及び第2保護素子サブブロック12は、従来の保護素子ブロック41(図9参照)を2つのサブブロックに分割したものに相当するものである。同様に、第1駆動素子サブブロック13と第2駆動素子サブブロック14との対は、従来の駆動素子ブロック42(図9参照)に相当するものであり、第1制御素子サブブロック15と第2制御素子サブブロック16との対は、従来の制御素子ブロック43(図9参照)に相当するものである。
I/Oセル61内には、図2中の上方左側から上方右側に向かって、第1駆動素子サブブロック13、第1保護素子サブブロック11、第2保護素子サブブロック12、及び、第2駆動素子サブブロック14が配列されている。I/Oセル61内の第1保護素子サブブロック11の図2中下方には、第1制御素子サブブロック15が隣接して配置されており、第2保護素子サブブロック12の図2中下方には、第2制御素子サブブロック16が隣接して配置されている。その結果、I/Oセル61は、図2中の下方(コアトランジスタ領域3方向)に向かって凸状の形状を有している。
なお、I/Oセル63内にも、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16が、I/Oセル61内と同様に配置されている。
なお、I/Oセル63内にも、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16が、I/Oセル61内と同様に配置されている。
I/Oセル62内には、図2中の下方左側から下方右側に向かって、第1制御素子サブブロック15、第1駆動素子サブブロック13、第2駆動素子サブブロック14、及び、第2制御素子サブブロック16が配列されている。I/Oセル62内の第1駆動素子サブブロック13の図2中上方には、第1保護素子サブブロック11が隣接して配置されており、第2駆動素子サブブロック14の図2中上方には、第2保護素子サブブロック12が隣接して配置されている。その結果、I/Oセル62は、図2中の上方(パッド配置領域5方向)に向かって凸状の形状を有している。
図3は、I/Oセル61の配線層を示す図である。図3に示すように、I/Oセル61の第1の配線層には、図3中の水平方向に延びている配線H1〜H20が形成されている。さらに、I/Oセル61の第2の配線層には、図3中の垂直方向に延びている配線V1〜V20が形成されている。
半導体装置1と外部の回路との間の信号は、コアトランジスタ領域3〜第1、第2制御素子サブブロック15、16〜第1、第2駆動素子サブブロック13、14〜第1、第2保護素子ブロック11、12〜パッド7という経路を経て送受信される。そのため、例えば、第1制御素子サブブロック15と第1駆動素子サブブロック13とを電気的に接続する必要が生ずる場合がある。
このような場合、例えば、図3に示すように、配線V6と配線H10との交点にビアを形成し、さらに、配線V6と第1制御素子サブブロック15とを接続するコンタクト22及び配線H10と第1駆動素子サブブロック13とを接続するコンタクト23を形成することにより、第1制御素子サブブロック15と第1駆動素子サブブロック13とを電気的に接続することができる。同様にして、任意のサブブロック間を電気的に接続することが可能である。
このような場合、例えば、図3に示すように、配線V6と配線H10との交点にビアを形成し、さらに、配線V6と第1制御素子サブブロック15とを接続するコンタクト22及び配線H10と第1駆動素子サブブロック13とを接続するコンタクト23を形成することにより、第1制御素子サブブロック15と第1駆動素子サブブロック13とを電気的に接続することができる。同様にして、任意のサブブロック間を電気的に接続することが可能である。
以上説明したように、本実施形態においては、従来の保護素子ブロック41(図9参照)に相当する回路を第1保護素子サブブロック11及び第2保護素子サブブロック12で、従来の駆動素子ブロック42(図9参照)に相当する回路を第1駆動素子サブブロック13及び第2駆動素子サブブロック14で、従来の制御素子ブロック43(図9参照)に相当する回路を第1制御素子サブブロック15及び第2制御素子サブブロック16で、それぞれ構成することで、I/Oセル6の形状を凸状とすることができる。これにより、I/Oセル配置領域4を縮小することができ、図1に示すように、半導体チップ2のサイズを従来の半導体チップ32のサイズよりも小さくすることができる。図1において、I/Oセル配置領域34とコアトランジスタ領域33との面積比を1:nとし、図8において、I/Oセル配置領域4とコアトランジスタ領域3との面積比を1:mとすると、m>nとなる。
なお、本実施形態においては、従来の保護素子ブロック41、駆動素子ブロック42、及び、制御素子ブロック43(図9参照)に相当する回路を2つのサブブロックでそれぞれ構成することとしているが、3つ以上のサブブロックでそれぞれ構成することとしても良い。
また、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16を同一の形状及びサイズとすると、より好適である。
また、図1〜図3に示すI/Oセル6の形状は一例であり、図4〜図7に示すI/Oセル64〜69のほか、種々の形状とすることもできる。
また、図1〜図3に示すI/Oセル6の形状は一例であり、図4〜図7に示すI/Oセル64〜69のほか、種々の形状とすることもできる。
また、製品等によっては制御素子がコアトランジスタ領域3内に配置される場合があるが、その場合には、I/Oセルが第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、及び、第2駆動素子サブブロック14を含むこととすれば良い。
また、半導体装置の設計時において、I/Oセル61、62、63、…をセルライブラリ内に用意しておき、レイアウトすることとしても良いし、第1保護素子サブブロック11、第2保護素子サブブロック12、第1駆動素子サブブロック13、第2駆動素子サブブロック14、第1制御素子サブブロック15、及び、第2制御素子サブブロック16をそれぞれセルとしてセルライブラリ内に用意しておき、レイアウトすることとしても良い。
また、例えば、図1に示すI/Oセル配置領域4の角部等において、I/Oセル6を配置できない隙間等が生じた場合に、補間用のスペーサブロックを配置することとしても良い。
本発明は、I/Oセルにおいて利用可能である。このI/Oセルは、半導体装置において、外部の回路との間の入出力回路として利用可能である。
1、31 半導体装置、2、32 半導体チップ、3、33 コアトランジスタ領域、4、34 I/Oセル配置領域、5、35 パッド配置領域、6、61、62、…、36 I/Oセル、7、37 パッド、11 第1保護素子サブブロック、12 第2保護素子サブブロック、13 第1駆動素子サブブロック、14 第2駆動素子サブブロック、15 第1制御素子サブブロック、16 第2制御素子サブブロック、21 ビア、22、23 コンタクト、41 保護素子ブロック、42 駆動素子ブロック、43 制御素子ブロック、H1、H2、…、V1、V2、… 配線
Claims (8)
- 保護素子ブロックを構成する第1群のサブブロックと、
駆動素子ブロックを構成する第2群のサブブロックと、
を具備する、I/Oセル。 - 制御素子ブロックを構成する第3群のサブブロックを更に具備する、請求項1記載のI/Oセル。
- 前記第1〜第3群のサブブロックが同一の形状及びサイズを有する、請求項1又は2記載のI/Oセル。
- 凸状の形状を有する、請求項1〜3のいずれか1項に記載のI/Oセル。
- 前記第2群及び第3群のサブブロックが、第1の方向に沿って配列され、
前記第1群のサブブロックが、前記第1の方向と交差する第2の方向において前記第2群及び/又は第3群のサブブロックと隣接するように前記第1の方向に沿って配列されている、請求項4記載のI/Oセル。 - 前記第1群及び第2群のサブブロックが、第1の方向に沿って配列され、
前記第3群のサブブロックが、前記第1の方向と交差する第2の方向において前記第1群及び/又は第2群のサブブロックと隣接するように前記第1の方向に沿って配列されている、請求項4記載のI/Oセル。 - 請求項1〜6のいずれか1項に記載のI/Oセルが半導体チップ上に形成されている、半導体装置。
- 凸部が前記半導体チップの辺縁部の方向を向いている請求項5記載のI/Oセルと凸部が前記半導体チップの中心部の方向を向いている請求項6記載のI/Oセルが隣接して形成されている、請求項7記載の半導体装置。
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---|---|---|---|
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---|---|---|---|---|
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US9054120B2 (en) | 2011-04-28 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program |
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RD04 | Notification of resignation of power of attorney |
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