JP2000049341A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【目的】 パワースイッチＩＣの出力部である単位ＭＯ
ＳＦＥＴ素子を高密度に敷きつめ、パワースイッチＩＣ
の出力部全体の面積を削減する。 【構成】 格子状に配置された少なくとも四つの電極
と、前記電極のうち斜めに位置する二つの電極を接続す
る配線とを備え、前記配線に対向する電極は、前記配線
と最短距離であり且つ前記配線の延在方向と平行である
辺を有することを特徴とする半導体集積回路装置。
ＳＦＥＴ素子を高密度に敷きつめ、パワースイッチＩＣ
の出力部全体の面積を削減する。 【構成】 格子状に配置された少なくとも四つの電極
と、前記電極のうち斜めに位置する二つの電極を接続す
る配線とを備え、前記配線に対向する電極は、前記配線
と最短距離であり且つ前記配線の延在方向と平行である
辺を有することを特徴とする半導体集積回路装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
特に省電力制御用／電源制御用として使用されるパワー
スイッチＩＣの出力部に関し、特に高集積化が必要なＭ
ＯＳＦＥＴ素子群のパターン形状に関するものである。
特に省電力制御用／電源制御用として使用されるパワー
スイッチＩＣの出力部に関し、特に高集積化が必要なＭ
ＯＳＦＥＴ素子群のパターン形状に関するものである。
【０００２】
【従来の技術】パワースイッチＩＣの出力部は、大駆動
能力を必要とするため、多数のＭＯＳＦＥＴ素子の集合
体から構成される。例えば、図２に示すように、ＭＯＳ
ＦＥＴ素子の単位が格子状に並び、限られた面積内に高
密度で敷きつめられる。各素子単位のソース領域同士及
びドレイン領域同士はそれぞれ配線で接続されて、一つ
の大きなトランジスタを構成している。
能力を必要とするため、多数のＭＯＳＦＥＴ素子の集合
体から構成される。例えば、図２に示すように、ＭＯＳ
ＦＥＴ素子の単位が格子状に並び、限られた面積内に高
密度で敷きつめられる。各素子単位のソース領域同士及
びドレイン領域同士はそれぞれ配線で接続されて、一つ
の大きなトランジスタを構成している。
【０００３】図３は、従来のパワースイッチＩＣ出力部
の一部であり繰り返し単位であるＭＯＳＦＥＴ素子を拡
大した図である。図３において、１４、１５は下部に存
在するＭＯＳＦＥＴ素子のソース領域を覆うソース電
極、１６、１７は下部に存在するＭＯＳＦＥＴ素子のド
レイン領域を覆うドレイン電極であり、両者ともアルミ
ニウム層からできている。また、１８は同じアルミニウ
ム層からなり、隣接するドレイン電極１６、１７相互を
結ぶ斜めの配線である。１９、２０はソース電極１４、
１５とその下部のソース領域とをつなぐコンタクトホー
ル、同様に２１、２２はドレイン電極１６、１７とその
下部のドレイン領域とをつなぐコンタクトホールであ
る。
の一部であり繰り返し単位であるＭＯＳＦＥＴ素子を拡
大した図である。図３において、１４、１５は下部に存
在するＭＯＳＦＥＴ素子のソース領域を覆うソース電
極、１６、１７は下部に存在するＭＯＳＦＥＴ素子のド
レイン領域を覆うドレイン電極であり、両者ともアルミ
ニウム層からできている。また、１８は同じアルミニウ
ム層からなり、隣接するドレイン電極１６、１７相互を
結ぶ斜めの配線である。１９、２０はソース電極１４、
１５とその下部のソース領域とをつなぐコンタクトホー
ル、同様に２１、２２はドレイン電極１６、１７とその
下部のドレイン領域とをつなぐコンタクトホールであ
る。
【０００４】ここで、配線１８は、単位ＭＯＳＦＥＴ素
子間の距離を縮め、単位面積あたりの単位ＭＯＳＦＥＴ
素子の詰め込み密度が高くなるように斜めに配線されて
いる。このように、多数の単位ＭＯＳＦＥＴ素子をいか
にコンパクトに敷きつめるかは、出力部全体の面積を決
定し、さらにパワースイッチＩＣ全体の面積縮小に役立
つものである。
子間の距離を縮め、単位面積あたりの単位ＭＯＳＦＥＴ
素子の詰め込み密度が高くなるように斜めに配線されて
いる。このように、多数の単位ＭＯＳＦＥＴ素子をいか
にコンパクトに敷きつめるかは、出力部全体の面積を決
定し、さらにパワースイッチＩＣ全体の面積縮小に役立
つものである。
【０００５】
【発明が解決しようとする課題】しかし、上記ＭＯＳＦ
ＥＴ素子パターンには、各領域毎の間隔に最小許容距離
が決まっている。この最小許容距離は、製造工程におけ
るリソグラフィーやエッチングの限界、電気的絶縁性を
確保し得る最小距離等から定まる値である。図３を用
い、単位ＭＯＳＦＥＴ素子における各領域毎の間隔と、
これにより生じる問題点を説明する。図３において、２
４はコンタクトホール１９、２０の外周とソース電極１
４、１５との間隔であり、この間隔は位置合わせ余裕を
考慮した最小許容距離以上でなくてはならない。また、
２５はソース電極１４、１５と斜め配線１８との最短間
隔であり、同層で形成されるため、電気的絶縁性を確保
し得る最小許容距離以上でなくてはならない。２６はソ
ース電極１４、１５と隣接するドレイン電極１６、１７
との最短の間隔であり、格子状に並んだ単位ＭＯＳＦＥ
Ｔ素子の間隔となる。
ＥＴ素子パターンには、各領域毎の間隔に最小許容距離
が決まっている。この最小許容距離は、製造工程におけ
るリソグラフィーやエッチングの限界、電気的絶縁性を
確保し得る最小距離等から定まる値である。図３を用
い、単位ＭＯＳＦＥＴ素子における各領域毎の間隔と、
これにより生じる問題点を説明する。図３において、２
４はコンタクトホール１９、２０の外周とソース電極１
４、１５との間隔であり、この間隔は位置合わせ余裕を
考慮した最小許容距離以上でなくてはならない。また、
２５はソース電極１４、１５と斜め配線１８との最短間
隔であり、同層で形成されるため、電気的絶縁性を確保
し得る最小許容距離以上でなくてはならない。２６はソ
ース電極１４、１５と隣接するドレイン電極１６、１７
との最短の間隔であり、格子状に並んだ単位ＭＯＳＦＥ
Ｔ素子の間隔となる。
【０００６】図３で示されるように、従来の単位ＭＯＳ
ＦＥＴ素子は、隣接する単位ＭＯＳＦＥＴ素子間の距離
２６を縮めようとすると、四角形状のソース電極１４、
１５パターンの角と斜め配線１８の辺との距離２５が近
接し過ぎてしまい、最小許容距離以下となる可能性が起
きる。そこで、最小許容距離を保って間隔を設定する
と、単位ＭＯＳＦＥＴ素子の格子間隔をこれ以上小さく
することができなくなる。したがって、上記のような従
来のパワースイッチＩＣの単位ＭＯＳＦＥＴ素子の形状
では、素子面積の縮小化に限界があるという問題があっ
た。なお、ドレイン電極１６、１７とこれに対向する斜
め配線（図示されていない）との距離の関係でも同様の
問題がおきる。
ＦＥＴ素子は、隣接する単位ＭＯＳＦＥＴ素子間の距離
２６を縮めようとすると、四角形状のソース電極１４、
１５パターンの角と斜め配線１８の辺との距離２５が近
接し過ぎてしまい、最小許容距離以下となる可能性が起
きる。そこで、最小許容距離を保って間隔を設定する
と、単位ＭＯＳＦＥＴ素子の格子間隔をこれ以上小さく
することができなくなる。したがって、上記のような従
来のパワースイッチＩＣの単位ＭＯＳＦＥＴ素子の形状
では、素子面積の縮小化に限界があるという問題があっ
た。なお、ドレイン電極１６、１７とこれに対向する斜
め配線（図示されていない）との距離の関係でも同様の
問題がおきる。
【０００７】
【課題を解決するための手段】上記問題点は、第一の発
明である、格子状に配置された少なくとも四つの電極
と、前記電極のうち斜めに位置する二つの電極を接続す
る配線とを備え、前記配線に対向する電極は、前記配線
と最短距離であり且つ前記配線の延在方向と平行である
辺を有することを特徴とする半導体集積回路装置によっ
て解決される。
明である、格子状に配置された少なくとも四つの電極
と、前記電極のうち斜めに位置する二つの電極を接続す
る配線とを備え、前記配線に対向する電極は、前記配線
と最短距離であり且つ前記配線の延在方向と平行である
辺を有することを特徴とする半導体集積回路装置によっ
て解決される。
【０００８】この発明によれば、従来は四角い形状だっ
た電極パターンとこれに対応する斜め配線パターンの辺
との距離が、電極パターンの角により制限されていたも
のを、電極パターンの角をカットした分、より接近させ
ることができ、単位ＭＯＳＦＥＴ素子間の距離を狭める
ことができる。また、上記問題点は第二の発明である、
電極のそれぞれに対応するコンタクトホールは、配線と
最短距離であり且つ配線の延在方向と平行である辺を有
することを特徴とする半導体集積回路装置により解決さ
れる。
た電極パターンとこれに対応する斜め配線パターンの辺
との距離が、電極パターンの角により制限されていたも
のを、電極パターンの角をカットした分、より接近させ
ることができ、単位ＭＯＳＦＥＴ素子間の距離を狭める
ことができる。また、上記問題点は第二の発明である、
電極のそれぞれに対応するコンタクトホールは、配線と
最短距離であり且つ配線の延在方向と平行である辺を有
することを特徴とする半導体集積回路装置により解決さ
れる。
【０００９】この発明によれば、従来はコンタクトホー
ルのパターンと電極パターンとの距離が、四角い形状の
コンタクトホールのパターンの角により制限されていた
ものを、コンタクトホールのパターンの角をカットした
分、より接近させることができ、第一の発明より更に、
単位ＭＯＳＦＥＴ素子間の距離を狭めることができる。
ルのパターンと電極パターンとの距離が、四角い形状の
コンタクトホールのパターンの角により制限されていた
ものを、コンタクトホールのパターンの角をカットした
分、より接近させることができ、第一の発明より更に、
単位ＭＯＳＦＥＴ素子間の距離を狭めることができる。
【００１０】また、上記問題点は第三の発明である、格
子状に配置された少なくとも四つの電極と、前記電極の
うち斜めに位置する二つの電極を接続する配線とを備
え、配線に対向する電極は、実質的に円形であることを
特徴とする半導体集積回路装置により解決される。この
発明によれば、第一の発明よりさらに、全方向において
余分な間隔が不要となり、単位ＭＯＳＦＥＴ素子間の距
離をいっそう縮めることができる。
子状に配置された少なくとも四つの電極と、前記電極の
うち斜めに位置する二つの電極を接続する配線とを備
え、配線に対向する電極は、実質的に円形であることを
特徴とする半導体集積回路装置により解決される。この
発明によれば、第一の発明よりさらに、全方向において
余分な間隔が不要となり、単位ＭＯＳＦＥＴ素子間の距
離をいっそう縮めることができる。
【００１１】また、上記問題点は第四の発明である、前
記電極のそれぞれに対応するコンタクトホールは、実質
的に円形であることを特徴とする請求項３記載の半導体
集積回路装置により解決される。この発明によれば、第
一及び第三の発明よりさらに、全方向において余分な間
隔が不要となり、単位ＭＯＳＦＥＴ素子間の距離をいっ
そう縮めることができる。
記電極のそれぞれに対応するコンタクトホールは、実質
的に円形であることを特徴とする請求項３記載の半導体
集積回路装置により解決される。この発明によれば、第
一及び第三の発明よりさらに、全方向において余分な間
隔が不要となり、単位ＭＯＳＦＥＴ素子間の距離をいっ
そう縮めることができる。
【００１２】また、上記問題点は第五の発明である、格
子状に配置された少なくとも四つのコンタクトホール
と、コンタクトホールのそれぞれに対応し、当該コンタ
クトホールの外周より位置合わせ余裕を含んだ大きさを
有する電極と、格子状配置されたコンタクトホールのう
ち、斜めに位置するもの同士を前記電極と同じ層レベル
で接続する配線を備え、配線の延在方向に対して斜めに
配置された電極は、その外周とコンタクトホールまでの
最短距離が、それ以外の外周とコンタクトホールまでの
距離のルート２倍より小さいことを特徴とする半導体素
子パターンにより解決される。
子状に配置された少なくとも四つのコンタクトホール
と、コンタクトホールのそれぞれに対応し、当該コンタ
クトホールの外周より位置合わせ余裕を含んだ大きさを
有する電極と、格子状配置されたコンタクトホールのう
ち、斜めに位置するもの同士を前記電極と同じ層レベル
で接続する配線を備え、配線の延在方向に対して斜めに
配置された電極は、その外周とコンタクトホールまでの
最短距離が、それ以外の外周とコンタクトホールまでの
距離のルート２倍より小さいことを特徴とする半導体素
子パターンにより解決される。
【００１３】この発明によれば、電極と配線の間隔を従
来より接近させることができ、単位ＭＯＳＦＥＴ素子間
の距離を狭めることができる。また、上記問題点は第六
の発明である、前記電極に対応するコンタクトホールは
当該電極と実質的に相似形を有することを特徴とする半
導体素子パターンにより解決される。
来より接近させることができ、単位ＭＯＳＦＥＴ素子間
の距離を狭めることができる。また、上記問題点は第六
の発明である、前記電極に対応するコンタクトホールは
当該電極と実質的に相似形を有することを特徴とする半
導体素子パターンにより解決される。
【００１４】この発明によれば、無駄なく機械的に電極
及びコンタクトホールを敷きつめることが容易となり、
電極と配線の間隔を従来より接近させ、単位ＭＯＳＦＥ
Ｔ素子間の距離を狭めることができる。また、上記問題
点は第七の発明である、配線の延在方向に対して斜めに
配置されたコンタクトホールは、それと対応する電極の
重心位置から配線から遠い側へ隔たって設けられたこと
を特徴とする半導体素子パターンにより解決される。
及びコンタクトホールを敷きつめることが容易となり、
電極と配線の間隔を従来より接近させ、単位ＭＯＳＦＥ
Ｔ素子間の距離を狭めることができる。また、上記問題
点は第七の発明である、配線の延在方向に対して斜めに
配置されたコンタクトホールは、それと対応する電極の
重心位置から配線から遠い側へ隔たって設けられたこと
を特徴とする半導体素子パターンにより解決される。
【００１５】この発明によれば、電極と配線との距離が
最短になるように設定することができ、単位ＭＯＳＦＥ
Ｔ素子間の距離を狭めることができる。
最短になるように設定することができ、単位ＭＯＳＦＥ
Ｔ素子間の距離を狭めることができる。
【００１６】
【発明の実施の形態】本発明の第一の実施の形態を図１
により説明する。図１は本発明を適用したパワースイッ
チＩＣ出力部におけるＭＯＳＦＥＴ素子の一部の平面図
であり、複数のＭＯＳＦＥＴ素子のうち、繰り返し単位
を拡大した図である。なお、図３と共通するものについ
ては同じ番号を用いて表す。
により説明する。図１は本発明を適用したパワースイッ
チＩＣ出力部におけるＭＯＳＦＥＴ素子の一部の平面図
であり、複数のＭＯＳＦＥＴ素子のうち、繰り返し単位
を拡大した図である。なお、図３と共通するものについ
ては同じ番号を用いて表す。
【００１７】図１において、ソース電極１４、１５の形
状は、４５度の角度を持つ斜め配線１８に対向する辺が
配線１８と平行に４５度に傾斜している。このため、ソ
ース電極１４、１５と斜め配線１８との間２５に余裕が
生まれ、ソース電極１４、１５とドレイン電極１６、１
７との間隔２６を縮めても、最小許容距離以上の距離を
確保することが容易となる。すなわち、ソース電極１
４、１５の外周のうち斜め配線１８との最短距離をなす
位置から、コンタクトホール１９、２０までの最短距離
が、従来はそれ以外の外周とコンタクトホール１９、２
０までの距離の√２倍であったのを、これより小さくす
ることができる。このことにより、単位ＭＯＳＦＥＴ素
子同士の間隔を従来より狭く設定できることとなり、従
来の繰り返し単位のＭＯＳＦＥＴ素子が要していた面積
２７より小さくなり、出力部全体の面積を小さくするこ
とが可能となる。なお、電極パターンの斜め辺の傾き角
度は、本実施の形態のごとく４５度に制限されるもので
はない。
状は、４５度の角度を持つ斜め配線１８に対向する辺が
配線１８と平行に４５度に傾斜している。このため、ソ
ース電極１４、１５と斜め配線１８との間２５に余裕が
生まれ、ソース電極１４、１５とドレイン電極１６、１
７との間隔２６を縮めても、最小許容距離以上の距離を
確保することが容易となる。すなわち、ソース電極１
４、１５の外周のうち斜め配線１８との最短距離をなす
位置から、コンタクトホール１９、２０までの最短距離
が、従来はそれ以外の外周とコンタクトホール１９、２
０までの距離の√２倍であったのを、これより小さくす
ることができる。このことにより、単位ＭＯＳＦＥＴ素
子同士の間隔を従来より狭く設定できることとなり、従
来の繰り返し単位のＭＯＳＦＥＴ素子が要していた面積
２７より小さくなり、出力部全体の面積を小さくするこ
とが可能となる。なお、電極パターンの斜め辺の傾き角
度は、本実施の形態のごとく４５度に制限されるもので
はない。
【００１８】次に、本発明の第二の実施の形態を図４に
より説明する。図４は、第一の実施の形態におけるソー
ス電極１４、１５の形状に加えて、さらにコンタクトホ
ール１９、２０の形状も同様に四角形の角を斜めにカッ
トした形状にしたものである。なお、図３と共通するも
のについては同じ番号を用いて表す。図４において、コ
ンタクトホール１９、２０の形状は、ソース電極１４、
１５及び斜め配線１８に対向する辺が配線１８と同じく
斜め４５度に傾斜してている。このため、コンタクトホ
ール１９、２０とソース電極１４、１５との間に余裕が
生まれ、ソース電極１４、１５とドレイン電極１６、１
７との間隔２６を第一の実施の形態より更に縮めても、
最小許容距離以上の距離を確保することが容易となる。
このことにより、単位ＭＯＳＦＥＴ素子同士の間隔を従
来より狭く設定できることとなり、従来の繰り返し単位
のＭＯＳＦＥＴ素子が要していた面積２７及び第一の実
施の形態で要していた面積２８より小さくなり、出力部
全体の面積を小さくすることが可能となる。また、本実
施の形態では、コンタクトホール１９、２０のパターン
が対応するソース電極１４、１５のパターンと実質的に
相似形であり、このことによって無駄なく単位ＭＯＳＦ
ＥＴ素子を敷きつめることが可能としている。なお、コ
ンタクトホールのパターンの斜め辺の傾き角度は、本実
施の形態のごとく４５度に制限されるものではない。
より説明する。図４は、第一の実施の形態におけるソー
ス電極１４、１５の形状に加えて、さらにコンタクトホ
ール１９、２０の形状も同様に四角形の角を斜めにカッ
トした形状にしたものである。なお、図３と共通するも
のについては同じ番号を用いて表す。図４において、コ
ンタクトホール１９、２０の形状は、ソース電極１４、
１５及び斜め配線１８に対向する辺が配線１８と同じく
斜め４５度に傾斜してている。このため、コンタクトホ
ール１９、２０とソース電極１４、１５との間に余裕が
生まれ、ソース電極１４、１５とドレイン電極１６、１
７との間隔２６を第一の実施の形態より更に縮めても、
最小許容距離以上の距離を確保することが容易となる。
このことにより、単位ＭＯＳＦＥＴ素子同士の間隔を従
来より狭く設定できることとなり、従来の繰り返し単位
のＭＯＳＦＥＴ素子が要していた面積２７及び第一の実
施の形態で要していた面積２８より小さくなり、出力部
全体の面積を小さくすることが可能となる。また、本実
施の形態では、コンタクトホール１９、２０のパターン
が対応するソース電極１４、１５のパターンと実質的に
相似形であり、このことによって無駄なく単位ＭＯＳＦ
ＥＴ素子を敷きつめることが可能としている。なお、コ
ンタクトホールのパターンの斜め辺の傾き角度は、本実
施の形態のごとく４５度に制限されるものではない。
【００１９】次に、本発明の第三の実施の形態を図５に
より説明する。図５は、ソース電極１４、１５、ドレイ
ン電極１６、１７及びコンタクトホール１９、２０、２
１、２２の全ての形状を円形にしたものである。なお、
図３と共通するものについては同じ番号を用いて表す。
図５において、ソース電極１４、１５、ドレイン電極１
６、１７及びコンタクトホール１９、２０、２１、２２
の形状は円形であるため、各領域間の間隔は、余分な間
隔を全く必要とせず、どの角度においても最短に設定で
きる関係となり、ソース電極１４、１５又はドレイン電
極１６、１７はそれぞれ対向する斜め配線１８との間隔
を最短とすることができる。このことにより、単位ＭＯ
ＳＦＥＴ素子同士の間隔を従来より狭く設定できること
となり、従来の繰り返し単位のＭＯＳＦＥＴ素子が要し
ていた面積２７及び第一の実施の形態で要していた面積
２８より小さくなり、出力部全体の面積を小さくするこ
とが可能となる。なお、本実施例における形状は円形で
あるが、例えば六角形や八角形等の多角形であっても構
わない。
より説明する。図５は、ソース電極１４、１５、ドレイ
ン電極１６、１７及びコンタクトホール１９、２０、２
１、２２の全ての形状を円形にしたものである。なお、
図３と共通するものについては同じ番号を用いて表す。
図５において、ソース電極１４、１５、ドレイン電極１
６、１７及びコンタクトホール１９、２０、２１、２２
の形状は円形であるため、各領域間の間隔は、余分な間
隔を全く必要とせず、どの角度においても最短に設定で
きる関係となり、ソース電極１４、１５又はドレイン電
極１６、１７はそれぞれ対向する斜め配線１８との間隔
を最短とすることができる。このことにより、単位ＭＯ
ＳＦＥＴ素子同士の間隔を従来より狭く設定できること
となり、従来の繰り返し単位のＭＯＳＦＥＴ素子が要し
ていた面積２７及び第一の実施の形態で要していた面積
２８より小さくなり、出力部全体の面積を小さくするこ
とが可能となる。なお、本実施例における形状は円形で
あるが、例えば六角形や八角形等の多角形であっても構
わない。
【００２０】次に、本発明の第四の実施の形態を図６に
より説明する。図６では、コンタクトホールの重心位置
と電極の重心位置が一致しない場合を説明する。図６で
は、斜め配線の延在方向３０と直角な方向に配置された
コンタクトホール３１の重心位置３４は、それと対応す
る電極３２の重心位置３３から外れ、斜め配線から遠い
側へ隔たって設けられている。このように、互いの重心
位置をずらすことで、単位ＭＯＳＦＥＴ素子の格子間隔
をより縮めることが可能となる。
より説明する。図６では、コンタクトホールの重心位置
と電極の重心位置が一致しない場合を説明する。図６で
は、斜め配線の延在方向３０と直角な方向に配置された
コンタクトホール３１の重心位置３４は、それと対応す
る電極３２の重心位置３３から外れ、斜め配線から遠い
側へ隔たって設けられている。このように、互いの重心
位置をずらすことで、単位ＭＯＳＦＥＴ素子の格子間隔
をより縮めることが可能となる。
【００２１】以上、実施の形態に沿って本発明を説明し
たが、本発明はこれらに限定されるものではない。
たが、本発明はこれらに限定されるものではない。
【００２２】
【発明の効果】以上の通り、本発明によれば、パワース
イッチＩＣの出力部である単位ＭＯＳＦＥＴ素子を高密
度に敷きつめることができ、パワースイッチＩＣの出力
部全体の面積を削減することができ、ひいてはパワース
イッチＩＣのコストダウンに貢献する。
イッチＩＣの出力部である単位ＭＯＳＦＥＴ素子を高密
度に敷きつめることができ、パワースイッチＩＣの出力
部全体の面積を削減することができ、ひいてはパワース
イッチＩＣのコストダウンに貢献する。
【図１】本発明の原理及び第一の実施の形態を説明する
ための図である。
ための図である。
【図２】従来のパワースイッチＩＣ出力部の平面図であ
る。
る。
【図３】従来のパワースイッチＩＣ出力部の拡大平面図
である。
である。
【図４】本発明の第２の実施の形態を説明するための図
である。
である。
【図５】本発明の第３の実施の形態を説明するための図
である。
である。
【図６】本発明の第４の実施の形態を説明するための図
である。
である。
１４、１５ ソース電極 １６、１７ ドレイン電極 １８ ソース電極同士を結ぶ斜め配
線 １９、２０、２１、２２ コンタクトホール ２４ ソース電極とコンタクト間の
間隔 ２５ ソース電極と斜め配線間の間
隔 ２６ ソース電極とドレイン電極間
の間隔
線 １９、２０、２１、２２ コンタクトホール ２４ ソース電極とコンタクト間の
間隔 ２５ ソース電極と斜め配線間の間
隔 ２６ ソース電極とドレイン電極間
の間隔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安河内 克之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 木下 浩子 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 中川 慎一 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 4M104 CC01 FF01 FF11 FF26 GG14 5F040 DB01 DB04 EA00 EB20 EC16 EH08
Claims (7)
- 【請求項１】 格子状に配置された少なくとも四つの電
極と、前記電極のうち斜めに位置する二つの電極を接続
する配線とを備え、前記配線に対向する電極は、前記配
線と最短距離であり且つ前記配線の延在方向と平行であ
る辺を有することを特徴とする半導体集積回路装置。 - 【請求項２】 前記電極のそれぞれに対応するコンタク
トホールは、前記配線と最短距離であり且つ前記配線の
延在方向と平行である辺を有することを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項３】 格子状に配置された少なくとも四つの電
極と、前記電極のうち斜めに位置する二つの電極を接続
する配線とを備え、前記配線に対向する電極は、実質的
に円形であることを特徴とする半導体集積回路装置。 - 【請求項４】 前記電極のそれぞれに対応するコンタク
トホールは、実質的に円形であることを特徴とする請求
項３記載の半導体集積回路装置。 - 【請求項５】 格子状に配置された少なくとも四つのコ
ンタクトホールと、前記コンタクトホールのそれぞれに
対応し、当該コンタクトホールの外周より位置合わせ余
裕を含んだ大きさを有する電極と、前記格子状配置され
たコンタクトホールのうち、斜めに位置するもの同士を
前記電極と同じ層レベルで接続する配線を備え、前記配
線の延在方向に対して斜めに配置された前記電極は、そ
の外周とコンタクトホールまでの最短距離が、それ以外
の外周とコンタクトホールまでの距離のルート２倍より
小さいことを特徴とする半導体素子パターン。 - 【請求項６】 前記電極に対応するコンタクトホールは
当該電極と実質的に相似形を有することを特徴とする請
求項５記載の半導体素子パターン。 - 【請求項７】 前記配線の延在方向に対して斜めに配置
された前記コンタクトホールは、それと対応する電極の
重心位置から前記配線から遠い側へ隔たって設けられた
ことを特徴とする請求項５記載の半導体素子パターン。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214970A JP2000049341A (ja) | 1998-07-30 | 1998-07-30 | 半導体集積回路装置 |
| US09/332,026 US6323526B1 (en) | 1998-07-30 | 1999-06-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214970A JP2000049341A (ja) | 1998-07-30 | 1998-07-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049341A true JP2000049341A (ja) | 2000-02-18 |
Family
ID=16664580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10214970A Withdrawn JP2000049341A (ja) | 1998-07-30 | 1998-07-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6323526B1 (ja) |
| JP (1) | JP2000049341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020070120A (ko) * | 2001-02-27 | 2002-09-05 | 산요 덴키 가부시키가이샤 | 스위치 회로 장치 및 화합물 반도체 스위치 회로 장치 |
| JP2011159755A (ja) * | 2010-01-29 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2021036597A (ja) * | 2020-10-28 | 2021-03-04 | 日亜化学工業株式会社 | 発光装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355036B1 (ko) * | 2000-12-22 | 2002-10-05 | 삼성전자 주식회사 | 크로스 커플드 트랜지스터 쌍의 레이아웃 방법 |
| US7332817B2 (en) * | 2004-07-20 | 2008-02-19 | Intel Corporation | Die and die-package interface metallization and bump design and arrangement |
| US7202127B2 (en) * | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW377493B (en) * | 1996-12-27 | 1999-12-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1998
- 1998-07-30 JP JP10214970A patent/JP2000049341A/ja not_active Withdrawn
-
1999
- 1999-06-14 US US09/332,026 patent/US6323526B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020070120A (ko) * | 2001-02-27 | 2002-09-05 | 산요 덴키 가부시키가이샤 | 스위치 회로 장치 및 화합물 반도체 스위치 회로 장치 |
| JP2011159755A (ja) * | 2010-01-29 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2021036597A (ja) * | 2020-10-28 | 2021-03-04 | 日亜化学工業株式会社 | 発光装置 |
| JP7104348B2 (ja) | 2020-10-28 | 2022-07-21 | 日亜化学工業株式会社 | 発光装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6323526B1 (en) | 2001-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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