JP2001257263A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 配線と接続ホール内に埋め込まれたコンタク
ト部との接触抵抗が高くならびに配線信頼性の高い半導
体装置、およびその製造方法を提供する。 【解決手段】 半導体装置は、層間絶縁層１２０に形成
されたコンタクト部３６，４６と、層間絶縁層上に形成
され、前記コンタクト部に対して所定間隔より短い間隔
で配置された第１配線１７と、コンタクト部との接続領
域５０ａ，６０ａを有する第２，第３配線１５，１６
と、を有する。接続領域は、少なくともコンタクト部を
覆う正方形をなす。第２，第３配線は、コンタクト部と
の接続領域において、非配線領域に延びるエクステンシ
ョン部１２ａ，１３ａを有する。エクステンション部
は、接続領域において、第１配線に面した辺以外の辺に
配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レジストパターン
をマスクとして導電層をエッチングすることにより形成
された配線パターンを有する半導体装置およびその製造
方法に関する。
【０００２】
【背景技術】まず、半導体装置における配線パターンの
一般的な製造方法について説明する。
【０００３】図６は、レジストパターンを形成するため
のマスクパターン示す平面図である。図７は、図６に示
すマスクパターンによって得られたレジストパターンを
マスクとして形成された配線パターンを示す平面図であ
る。図８は、図７に示すＡ−Ａに沿った断面図である。
図９は、図７に示すＢ−Ｂ線に沿った断面図である。
【０００４】図６に示すマスクパターンにおいて、第１
〜第３のラインパターン１０５〜１０７は、配線を形成
するためのパターンを示す。このようなマスクパターン
は、一般的に用いられるＣＡＤシステムを用いて形成さ
れる。そして、マスクパターンを用いたリソグラフィー
によってレジストパターンが形成される。このレジスト
パターンをマスクとして導電層をエッチングすることに
より、配線が形成される。その後、レジストを公知の方
法によって除去する。このようにして得られた配線パタ
ーンを図７に示す。
【０００５】図７に示す例においては、第２配線１１５
は第１配線１１７と平行に配置されている。さらに、第
３配線１１６は、第１配線１１７と直交する方向に配置
されている。そして、第２配線１１５の一端は、層間絶
縁層１２０に形成されたコンタクト部１３０と接続され
ている。コンタクト部１３０は、ビアホール１１３内に
埋め込まれた金属層から構成されている。また、第３配
線１１６の一端は、ビアホール１１４内に埋め込まれた
コンタクト部１３２と接続されている。なお、図７にお
いては、図示した配線より下層の配線を図示しない。
【０００６】このようなパターンの第１〜第３配線を形
成するためのマスクパターンは、図６に示すように、第
２ラインパターン１０５はビアホールパターン１０３を
覆うように引き延ばされ、第２ラインパターン１０５の
端部がビアホールパターン１０３の端部とほぼ一致する
状態で設計されていた。同様に、第３ラインパターン１
０６は、ビアホールパターン１０４を覆うように引き延
ばされ、第３ラインパターン１０６の端部がビアホール
パターン１０４の端部とほぼ一致する状態で設計されて
いた。
【０００７】ところで、レジストパターンをマスクとし
てエッチングすることにより配線を形成する場合、一般
に、レジストパターンが疎の部分ではエッチングされた
配線は、そのレジストパターンより太くなり、一方、レ
ジストパターンが密の部分ではエッチングされた配線
は、そのレジストパターンと同じか、あるいはより細く
なるという特性がある。この状態を図８および図９に示
す。図８では、パターンが粗の状態の配線を示してい
る。この状態では、エッチング時に配線１１７の側面に
テーパが形成されて、配線１１７の幅は、結果的にレジ
ストの幅より大きくなる。図９では、配線が孤立してい
ない状態を示している。この状態では、配線１１５と配
線１１７とが対向する側面ではテーパが形成されない。
【０００８】また、配線パターンの微細化にともなうレ
ジストの後退により、図７に示すように、ビアホール１
１３内のコンタクト部１３０と第２配線１１５とのオー
バーラップ領域、ならびにビアホール１１４内のコンタ
クト部１３２と第３配線１１６とのオーバーラップ領域
が不十分となることがある。その結果、配線１１５，１
１６とコンタクト部１３０，１３２との接触抵抗の増加
や配線信頼性の低下といった問題が生じることがある。
【０００９】また、図７に示すように、第１配線１１７
の一方側に配置されたビアホール１１３、１１４の相互
間は、その近傍に配線パターンのない領域であるから、
エッチング時に図８に示すように第１配線１１７の側面
にテーパが形成され、配線１１７の底部が上部より太く
なる。このため、第１配線１１７に、レジストパターン
と異なる突出した領域１１７ａが形成される。このよう
な突出領域１１７ａによって、配線１１７とコンタクト
部１３０，１３２のそれぞれとの間隔Ｌ１，Ｌ２が所定
の最小配線間隔より小さくなり、その結果コンタクト部
と配線とがショートする不良が発生することがある。
【００１０】上述したように、従来の一般的な半導体装
置では、パターンの微細化にともなうレジストの後退に
より接続ホール（ビアホールまたはコンタクトホール）
と配線のオーバーラップ領域が不十分となり、配線と接
続ホール内に埋め込まれたコンタクト部との接触抵抗の
増加や配線信頼性の低下といった問題が生じる。また、
配線パターンが疎の領域では、配線の幅はエッチング時
に形成されるテーパによってレジストの幅より太くな
る。このため、太くなった配線部分は、その近傍に配置
された下層のコンタクト部とショートしてしまうことが
ある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、配線
と接続ホール内に埋め込まれたコンタクト部との接触抵
抗が高くならびに配線信頼性の高い半導体装置、および
その製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、レジストパタ
ーンをマスクとして導電層をエッチングすることにより
形成された配線パターンを有する半導体装置であって、
層間絶縁層に形成されたコンタクト部と、前記層間絶縁
層上に形成され、前記コンタクト部に対して所定間隔よ
り短い間隔で配置された第１配線と、前記コンタクト部
との接続領域を有する第２配線と、を含み、前記第２配
線は、前記コンタクト部との接続領域において、非配線
領域に延びるエクステンション部を有し、前記エクステ
ンション部は、前記接続領域において、前記第１配線に
面した辺以外の少なくとも一部に配置される。
【００１３】本発明にかかる半導体装置によれば、コン
タクト部との接続領域においてエクステンション部を有
するので、配線の接続領域において下層のコンタクト部
をほぼ完全に覆うことができる。したがって、接続ホー
ル（コンタクトホールあるいはビアホール）内に形成さ
れたコンタクト部と配線との接触抵抗を小さくでき、配
線の信頼性を高めることができる。
【００１４】本発明にかかる半導体装置は、以下のよう
な各種の態様をとることができる。これらの態様は、後
述する各構成の半導体装置に適用できる。
【００１５】（ａ） 前記所定間隔より短い間隔は、配
線パターンにおける配線相互の最小間隔（以下、これを
「最小配線間隔」という）である。この最小配線間隔
は、半導体装置のデザインルールなどによって異なる
が、たとえば０．１μｍ以上１μｍ以下の値をとること
ができる。
【００１６】（ｂ） 前記接続領域は、その平面形状が
前記コンタクト部とほぼ同一の径を有する正方形、ある
いは前記コンタクト部より大きい径を有する正方形であ
る。
【００１７】（ｃ） 前記エクステンション部は、その
幅が前記配線の幅と同じであり、そして、その突出長さ
が前記配線の幅と同じであることが望ましい。また、前
記エクステンション部は、その平面形状が正方形である
ことが望ましい。
【００１８】さらに、本発明にかかる半導体装置は、以
下の構成をとることができる。
【００１９】（１） 半導体装置は、層間絶縁層に形成
されたコンタクト部と、前記層間絶縁層上に形成され、
前記コンタクト部に対して最小配線間隔で配置された第
１配線と、前記コンタクト部との接続領域を有し、前記
第１配線と平行に延びる第２配線と、を含み、前記第２
配線の前記接続領域は、ほぼ正方形の平面形状を有し、
前記第２配線は、前記接続領域において、非配線領域に
延びるエクステンション部を有し、かつ、前記エクステ
ンション部は、前記接続領域において、前記第１配線に
面した辺以外の辺に配置される。
【００２０】（２）半導体装置は、層間絶縁層に形成さ
れたコンタクト部と、前記層間絶縁層上に形成され、前
記コンタクト部に対して最小配線間隔で配置された第１
配線と、前記コンタクト部との接続領域を有し、前記第
１配線と垂直方向に延びる第２配線と、を含み、前記第
２配線の前記接続領域は、ほぼ正方形の平面形状を有
し、前記第２配線は、前記接続領域において、非配線領
域に延びるエクステンション部を有し、かつ、前記エク
ステンション部は、前記接続領域において、前記第１配
線に面した辺以外の辺に配置される。
【００２１】（３）半導体装置は、層間絶縁層に形成さ
れたコンタクト部と、前記層間絶縁層上に形成され、前
記コンタクト部に対して最小配線間隔で配置された第１
配線と、前記コンタクト部との接続領域を有し、前記第
１配線と平行に延びる部分と前記第１配線と垂直方向に
延びる部分とを有する第２配線と、を含み、前記第２配
線の前記接続領域は、ほぼ正方形の平面形状を有し、前
記第２配線は、前記接続領域において、非配線領域に延
びるエクステンション部を有し、かつ、前記エクステン
ション部は、前記接続領域において、前記第１配線に面
した辺以外の辺に配置される。
【００２２】（４） 半導体装置は、層間絶縁層に形成
されたコンタクト部と、前記層間絶縁層上に形成され、
前記コンタクト部に対して最小配線間隔で配置された第
１配線と、前記コンタクト部との接続領域のみを有する
第２配線と、を含み、前記第２配線の前記接続領域は、
ほぼ正方形の平面形状を有し、前記第２配線は、前記接
続領域において、非配線領域に延びるエクステンション
部を有し、かつ、前記エクステンション部は、前記接続
領域において、前記第１配線に面した辺以外の辺に配置
される。
【００２３】（５） 半導体装置は、層間絶縁層に形成
されたコンタクト部と、前記層間絶縁層上に形成され、
前記コンタクト部に対して最小配線間隔で配置された複
数の第１配線と、少なくとも前記コンタクト部との接続
領域を有する第２配線と、を含み、前記第２配線の前記
接続領域は、ほぼ正方形の平面形状を有し、前記第２配
線は、前記接続領域において、非配線領域に延びるエク
ステンション部を有し、かつ、前記エクステンション部
は、前記接続領域において、複数の前記第１配線に面し
た辺以外の辺に配置される。
【００２４】（６） 半導体装置は、層間絶縁層に形成
されたコンタクト部と、前記コンタクト部との接続領域
を有する配線と、を含み、前記配線の前記接続領域は、
ほぼ正方形の平面形状を有し、前記配線は、前記接続領
域において、非配線領域に延びるエクステンション部を
有する。
【００２５】この半導体装置において、前記配線はライ
ン状をなし、前記接続領域の３辺においてエクステンシ
ョン部を有することができる。また、前記配線は前記接
続領域からなり、該接続領域の４辺においてエクステン
ション部を有することができる。
【００２６】本発明にかかる製造方法は、ラインパター
ンを配置し、かつ、少なくとも下層の接続ホールパター
ンを覆う接続領域パターンを設定し、該接続領域パター
ンの各辺にエクステンションパターンを配置し、さら
に、該エクステンションパターンのうち、接続領域パタ
ーンの辺に対して所定間隔より短い間隔で隣り合うライ
ンパターンに面するエクステンションパターンを消去す
ることにより、マスクパターンを形成する第１工程、前
記マスクパターンを用いたリソグラフィーによって、導
電層上にレジストパターンを形成する第２工程、および
前記レジストパターンをマスクとして導電層をエッチン
グすることにより配線パターンを形成する第３工程、を
含む。
【００２７】本発明にかかる製造方法は、以下の態様を
とることができる。
【００２８】（ａ）前記所定間隔より短い間隔は、ライ
ンパターンにおけるライン相互の最小間隔である。
【００２９】（ｂ） 前記接続領域パターンは、前記接
続ホールパターンと同一あるいはこれより大きい正方形
である。
【００３０】（ｃ） 前記エクステンションパターン
は、その幅が前記ラインパターンのライン幅と同じであ
り、また、その突出長さが前記ラインパターンのライン
幅と同じであることが望ましい。また、前記エクステン
ションパターンは、正方形であることが望ましい。
【００３１】
【発明の実施の形態】以下、本発明が適用された代表的
なパターン例について、図面を参照しながら説明する。
【００３２】（第１の実施の形態）図１は、本発明の第
１の実施の形態にかかる半導体装置の配線パターンを形
成するためのマスクパターンを模式的に示す平面図であ
る。図２は、図１に示すマスクパターンの設計方法を説
明するための平面図である。図３は、図１に示すマスク
パターンを用いてパターニングされた配線パターンを示
す平面図である。
【００３３】［マスクパターン］この実施の形態では、
Ｘ方向に延びるラインパターンと、このラインパターン
に隣接する、コンタクト部を有する複数のラインパター
ンを配置した例を示す。
【００３４】具体的には、図１に示すマスクパターンで
は、第１ラインパターン７，この第１ラインパターン７
に隣接して配置された第２ラインパターン５および第３
ラインパターン６が配列されている。第１および第２ラ
インパターン７，５は、いずれもＸ方向に延び、第３ラ
インパターン６はＹ方向に延びる。そして、第２および
第３ラインパターン５，６は、第１ラインパターン７に
対していずれも所定距離より短い間隔、具体的には最小
配線間隔を隔てて配置されている。
【００３５】第２および第３ラインパターン５，６の端
部には、それぞれ正方形の接続領域パターン５ａ，６ａ
が形成されている。接続領域パターン５ａ、６ａは、正
方形のビアホールパターン３，４と重なるパターン、あ
るいはビアホールパターン３，４より一回り大きいパタ
ーンを有する。これらの接続領域パターン５ａ、６ａ
は、非配線領域であって、かつ、第１ラインパターン７
に面する辺以外の辺に対してそれぞれエクステンション
パターンを有する。
【００３６】すなわち、第２ラインパターン５において
は、接続領域パターン５ａの２辺において、Ｘ方向（右
側）に延びるエクステンションパターン１２が形成さ
れ、Ｙ方向（下側）に延びるエクステンションパターン
１３が形成されている。また、第３ラインパターン６に
おいては、接続領域パターン６ａの２辺において、Ｘ方
向（右側）に延びるエクステンションパターン１２が形
成され、Ｘ方向（左側）に延びるエクステンションパタ
ーン１４が形成されている。
【００３７】エクステンションパターンは、リソグラフ
ィーによるレジストパターンの形成時およびエッチング
時に生じるマスクリニアリティの誤差を緩和すること
で、配線の接続領域を確保できればよく、その形状や大
きさは特に限定されない。エクステンションパターン
は、その幅がラインパターンのライン幅と同じであり、
さらに、その突出長さがラインパターンのライン幅と同
じであることが望ましい。すなわち、エクステンション
パターンは、ラインパターンの幅と同じ長さの辺を有す
る正方形であることが望ましい。エクステンションパタ
ーンがこのような形状を有することで、パターンの設計
が容易で、かつ、レジストパターンの後退の影響を受け
ても配線の接続領域を確実に形成できる。以上のエクス
テンションパターンの形状および大きさに関すること
は、他の実施の形態でも同様である。
【００３８】［マスクパターンの設計方法］次に、図１
に示すマスクパターンの設計方法について述べる。
【００３９】（ａ）まず、配線パターンの基本パターン
であるラインパターンを配置し、かつ、少なくとも下層
の接続ホールパターンを覆う接続領域パターンと、この
接続領域パターンの各辺にエクステンションパターンを
配置する。
【００４０】具体的には、たとえば図１に示すように、
第１、第２および第３ラインパターン５，６，７を配置
する。また、これらのラインパターンと重なる接続ホー
ルパターン３，４を少なくとも覆う接続領域パターン５
ａ，６ａにエクステンションパターンを配置する。
【００４１】エクステンションパターンは、図２に示す
ように、正方形の接続ホールパターン１０に対応する正
方形の接続領域パターン１０ａの場合、接続領域パター
ンの各辺に第１ないし第４エクステンションパターン１
１〜１４が配置される。
【００４２】（ｂ）さらに、第１ないし第４エクステン
ションパターン１１〜１４のうち、接続領域パターン５
ａ，６ａの辺と所定間隔より短い間隔（この例では最小
配線間隔）で隣り合うラインパターンに面するエクステ
ンションパターンを消去する。
【００４３】具体的には、図１に示すように、最小配線
間隔をおいて配置された第１ラインパターン７と、第２
および第３ラインパターン５，６との間の領域（斜線で
示す領域）１００は、エクステンションパターンの配置
が禁止される領域に設定される。したがって、接続領域
パターン５ａ，６ａのエクステンションパターン１１〜
１４のうち、禁止領域１００でのエクステンションパタ
ーン１１が消去される。なお、ラインパターンと重なる
エクステンションパターンは、設計上、消去もしくは無
視するように設定できる。
【００４４】［半導体装置の製造方法］上述した方法に
より得られたマスクパターンを用い、公知のリソグラフ
ィー技術によってレジストパターンを形成する。たとえ
ば、基板あるいは層間絶縁層上にレジストを塗布し、マ
スクパターンを用いた描画用データに基づいてパターン
を描き、現像およびレジストの剥離という一連のプロセ
スによってレジストパターンを形成することができる。
【００４５】さらに、このようにして得られたレジスト
パターンをマスクとして導電層をエッチングすることに
より配線パターンを形成する。
【００４６】［半導体装置］以上の製造方法によって得
られた半導体装置の配線パターンの例を図３に示す。
【００４７】図３に示す半導体装置においては、層間絶
縁層１２０上に配線パターンが形成されている。配線パ
ターンは、図１に示したマスクパターンのラインパター
ンに対応した配線と、エクステンションパターンに対応
したエクステンション部とを有する。各部分の形状につ
いては、後に詳述する。
【００４８】層間絶縁層１２０には、ビアホール３０，
４０内に埋め込まれた金属層からなるコンタクト部３
６，４６が形成されている。ビアホールは、その径があ
る程度小さくなると、光近接効果によってビアホールパ
ターンのコーナー部が丸くなり、ほぼ円形の平面形状を
有する。
【００４９】図示の例では、コンタクト部３６，４６に
対して所定間隔より短い間隔（この例ではほぼ最小配線
間隔）で第１配線１７が配置されている。この第１配線
１７に隣接して第２配線１５および第３配線１６が配置
されている。第１および第２配線１７，１５は、いずれ
もＸ方向に延び、第３配線１６はＹ方向に延びている。
そして、第２および第３配線１５，１６は、第１配線１
７に対していずれも最小配線間隔を隔てて配置されてい
る。
【００５０】第２および第３配線１５，１６は、その端
部に、ビアホール３０，４０内のコンタクト部３６，４
６とそれぞれ重なる接続領域５０ａ，６０ａを有する。
これらの接続領域５０ａ、６０ａは、非配線領域であっ
て、かつ、第１配線１７に面する辺以外の辺に対してそ
れぞれエクステンション部を有する。
【００５１】すなわち、第２配線１５においては、接続
領域５０ａの２辺において、Ｘ方向（右側）に延びるエ
クステンション部１２ａ、およびＹ方向（下側）に延び
るエクステンション部１３ａが形成されている。また、
第３配線１６においては、接続領域６０ａの２辺におい
て、Ｘ方向（右側）に延びるエクステンション部１２
ａ、およびＸ方向（左側）に延びるエクステンション部
１４ａが形成されている。各エクステンション部は、パ
ターンの微細化に伴うレジスト層の後退により、マスク
パターンにおけるエクステンションパターンの形状をそ
のまま反映することは難しい。しかし、少なくとも、接
続領域５０ａ，６０ａにおいて、それぞれ配線は下層の
コンタクト部３６，４６をほぼ完全に覆うことができ
る。したがって、ビアホール内に形成されたコンタクト
部と配線との接触抵抗を小さくでき、配線の信頼性を高
めることができる。
【００５２】さらに、この実施の形態においては、図１
に示すように、第２および第３ラインパターン５，６
は、Ｘ方向に延びるエクステンションパターン１２，１
４を有することにより、これらを有さない場合に比べて
第１ラインパターン７に対して相対的に密のパターンを
形成することになる。その結果、図３に示す第１配線１
７では、エッチングによって形成される突出部１７ａの
幅を小さくできる。したがって、パターンの粗密による
マスクリニアリティの誤差を緩和でき、より精度の高い
配線のパターニングができる。そして、この例では、配
線相互間および配線とコンタクト部とのショートを防止
できる。
【００５３】（第２の実施の形態）図４は、本発明の第
２の実施の形態にかかる半導体装置の配線パターンを形
成するためのマスクパターンを模式的に示す平面図であ
る。図５は、図４に示すマスクパターンを用いてパター
ニングされた配線パターンを示す平面図である。本実施
の形態において、第１の実施の形態と実質的に同じ機能
を有する部分には同じ符号を付して説明する。
【００５４】［マスクパターン］この実施の形態では、
コンタクト部を有するラインパターンの形状が第１の実
施の形態と異なる。すなわち、本実施の形態では、Ｘ方
向に延びるラインパターンと、このラインパターンに隣
接する、コンタクト部を有するラインパターンおよびコ
ンタクト部のみからなるラインパターンを配置した例を
示す。
【００５５】具体的には、図４に示すマスクパターンで
は、第１ラインパターン７，この第１ラインパターン７
に隣接して配置された第２ラインパターン２１および第
３ラインパターン２２が配列されている。第１ラインパ
ターン１７はＸ方向に延び、第２ラインパターン２１は
Ｙ方向に延びる。第３ラインパターン２２は、配線とし
て延びるパターン部分を有さない。そして、第２および
第３ラインパターン２１，２２は、第１ラインパターン
７に対していずれも所定距離より短い間隔、具体的には
最小配線間隔を隔てて配置されている。
【００５６】第２および第３ラインパターン２１，２２
には、それぞれ正方形の接続領域パターン５ａ，６ａが
形成されている。接続領域パターン５ａ、６ａは、正方
形のビアホールパターン３，４と重なるパターン、ある
いはビアホールパターン３，４より一回り大きいパター
ンを有する。これらの接続領域パターン５ａ、６ａは、
非配線領域であって、かつ、第１ラインパターン７に面
する辺以外の辺に対してそれぞれエクステンションパタ
ーンを有する。
【００５７】すなわち、第２ラインパターン２１におい
ては、接続領域パターン５ａの１辺において、Ｘ方向
（右側）に延びるエクステンションパターン１２が形成
されている。また、第３ラインパターン２２において
は、接続領域パターン６ａの３辺において、Ｘ方向（右
側）に延びるエクステンションパターン１２、Ｙ方向
（下側）に延びるエクステンションパターン１３、およ
びＸ方向（左側）に延びるエクステンションパターン１
４が形成されている。
【００５８】［マスクパターンの設計方法］次に、図４
に示すマスクパターンの設計方法について述べる。この
設計方法は、第１の実施の形態で述べた設計方法と基本
的に同じである。
【００５９】（ａ）まず、配線パターンの基本パターン
であるラインパターンを配置し、かつ、少なくとも下層
の接続ホールパターンを覆う接続領域パターンと、この
接続領域パターンの各辺にエクステンションパターンを
配置する。
【００６０】具体的には、たとえば図４に示すように、
第１、第２および第３ラインパターン７，２１，２２を
配置する。また、これらのラインパターンと重なる接続
ホールパターン３，４を少なくとも覆う接続領域パター
ン５ａ，６ａにエクステンションパターンを配置する。
エクステンションパターンは、図２に示すように、正方
形の接続領域パターンの各辺に第１ないし第４エクステ
ンションパターン１１〜１４が配置される。
【００６１】（ｂ）さらに、第１ないし第４エクステン
ションパターン１１〜１４のうち、接続領域パターン５
ａ，６ａの辺と所定間隔より短い間隔（この例では最小
配線間隔）で隣り合うラインパターンに面するエクステ
ンションパターンを消去する。
【００６２】具体的には、図４に示すように、最小配線
間隔をおいて配置された第１ラインパターン７と、第２
および第３ラインパターン２１，２２との間の領域１０
０は、エクステンションパターンの配置が禁止される領
域に設定される。したがって、接続領域パターン５ａ，
６ａのエクステンションパターン１１〜１４のうち、禁
止領域１００でのエクステンションパターン１１が消去
される。なお、ラインパターンと重なるエクステンショ
ンパターンは、設計上、消去もしくは無視するように設
定できる。
【００６３】［半導体装置の製造方法］半導体装置の製
造方法は、第１の実施の形態と同様である。すなわち、
上述した方法により得られたマスクパターンを用い、公
知のリソグラフィー技術によってレジストパターンを形
成する。さらに、このようにして得られたレジストパタ
ーンをマスクとして導電層をエッチングすることにより
配線パターンを形成する。
【００６４】［半導体装置］以上の製造方法によって得
られた半導体装置の配線パターンの例を図５に示す。
【００６５】図５に示す半導体装置においては、層間絶
縁層１２０上に配線パターンが形成されている。配線パ
ターンは、図４に示したマスクパターンのラインパター
ンに対応した配線と、エクステンションパターンに対応
したエクステンション部とを有する。各部分の形状につ
いては、後に詳述する。
【００６６】ビアホール３０，４０およびコンタクト部
３６，４６は、第１の実施の形態と同様である。
【００６７】図示の例では、コンタクト部３６，４６に
対して所定間隔より短い間隔（この例ではほぼ最小配線
間隔）で第１配線１７が配置されている。この第１配線
１７に隣接して第２配線３１および第３配線３２が配置
されている。第１配線１７はＸ方向に延び、第２配線３
１はＸ方向およびＹ方向に延びている。第３配線３２
は、上下のコンタクト部を接続するためのみのコンタク
ト領域を構成している。そして、第２および第３配線３
１，３２は、第１配線１７に対していずれも最小配線間
隔を隔てて配置されている。
【００６８】第２および第３配線３１，３２は、ビアホ
ール３０，４０内のコンタクト部３６，４６とそれぞれ
重なる接続領域５０ａ，６０ａを有する。これらの接続
領域５０ａ、６０ａは、非配線領域であって、かつ、第
１配線１７に面する辺以外の辺に対してそれぞれエクス
テンション部を有する。
【００６９】すなわち、第２配線３１においては、接続
領域５０ａの１辺において、Ｘ方向（右側）に延びるエ
クステンション部１２ａが形成されている。また、第３
配線３２においては、接続領域６０ａの３辺において、
Ｘ方向（右側）に延びるエクステンション部１２ａ、Ｙ
方向（下側）に延びるエクステンション部１３ａ、およ
びＸ方向（左側）に延びるエクステンション部１４ａが
形成されている。各エクステンション部は、パターンの
微細化に伴うレジスト層の後退により、マスクパターン
におけるエクステンションパターンの形状をそのまま反
映することは難しい。しかし、少なくとも、接続領域５
０ａ，６０ａにおいて、それぞれ配線は下層のコンタク
ト部３６，４６をほぼ完全に覆うことができる。したが
って、ビアホール内に形成されたコンタクト部と配線と
の接触抵抗を小さくでき、配線の信頼性を高めることが
できる。
【００７０】さらに、この実施の形態においては、図４
に示すように、第２および第３ラインパターン２１，２
２は、Ｘ方向に延びるエクステンションパターン１２，
１２を有することにより、これらを有さない場合に比べ
て第１ラインパターン７に対して相対的に密のパターン
を形成することになる。その結果、図５に示す第１配線
１７では、エッチングによって形成される突出部１７ａ
の幅を小さくできる。したがって、パターンの粗密によ
るマスクリニアリティの誤差を緩和でき、より精度の高
い配線のパターニングができる。そして、この例では、
配線相互間および配線とコンタクト部とのショートを防
止できる。
【００７１】（第３の実施の形態）図１０は、本発明の
第３の実施の形態にかかる半導体装置の配線パターンを
形成するためのマスクパターンを模式的に示す平面図で
ある。図１１は、図１０に示すマスクパターンを用いて
パターニングされた配線パターンを示す平面図である。
本実施の形態において、第１の実施の形態と実質的に同
じ機能を有する部分には同じ符号を付して説明する。
【００７２】［マスクパターン］この実施の形態では、
コンタクト部を有するラインパターンの形状と配置が第
１の実施の形態と異なる。すなわち、本実施の形態で
は、Ｘ方向に延びるラインパターンと、このラインパタ
ーンに隣接する、コンタクト部を有する複数のラインパ
ターンを配置した例を示す。
【００７３】具体的には、図１０に示すマスクパターン
では、第１ラインパターン７，この第１ラインパターン
７に隣接して配置された第２ラインパターン４１および
第３ラインパターン４２が配列されている。第１ライン
パターン１７はＸ方向に延び、第２ラインパターン４１
はＸ方向およびＹ方向に延び、第３ラインパターン４２
は、Ｙ方向に延びる。そして、第２および第３ラインパ
ターン４１，４２は、第１ラインパターン７に対してい
ずれも所定距離より短い間隔、具体的には最小配線間隔
を隔てて配置されている。さらに、第２ラインパターン
４１と第３ラインパターン４２とは、最小配線間隔を隔
てて配置されている。
【００７４】第２および第３ラインパターン４１，４２
には、それぞれ正方形の接続領域パターン５ａ，６ａが
形成されている。接続領域パターン５ａ、６ａは、正方
形のビアホールパターン３，４と重なるパターン、ある
いはビアホールパターン３，４より一回り大きいパター
ンを有する。接続領域パターン６ａは、非配線領域であ
って、かつ、第１ラインパターン７に面する辺および第
２ラインパターン４１に面する辺以外の辺に対してエク
ステンションパターンを有する。これに対し、接続領域
パターン５ａは、非配線領域が禁止領域１００であるた
め、エクステンションパターンを有さない。禁止領域１
００については後述する。
【００７５】すなわち、第２ラインパターン４１におい
ては、接続領域パターン５ａのいずれの辺においても、
エクステンションパターンが形成されていない。また、
第３ラインパターン４２においては、接続領域パターン
６ａの１辺において、Ｘ方向（右側）に延びるエクステ
ンションパターン１２が形成されている。
【００７６】［マスクパターンの設計方法］次に、図１
０に示すマスクパターンの設計方法について述べる。こ
の設計方法は、第１の実施の形態で述べた設計方法と基
本的に同じである。
【００７７】（ａ）まず、配線パターンの基本パターン
であるラインパターンを配置し、かつ、少なくとも下層
の接続ホールパターンを覆う接続領域パターンと、この
接続領域パターンの各辺にエクステンションパターンを
配置する。
【００７８】具体的には、たとえば図１０に示すよう
に、第１、第２および第３ラインパターン７，４１，４
２を配置する。また、これらのラインパターンと重なる
接続ホールパターン３，４を少なくとも覆う接続領域パ
ターン５ａ，６ａにエクステンションパターンを配置す
る。エクステンションパターンは、図２に示すように、
正方形の接続領域パターンの各辺に第１ないし第４エク
ステンションパターン１１〜１４が配置される。
【００７９】（ｂ）さらに、第１ないし第４エクステン
ションパターン１１〜１４のうち、接続領域パターン５
ａ，６ａの辺と所定間隔より短い間隔（この例では最小
配線間隔）で隣り合うラインパターンに面するエクステ
ンションパターンを消去する。
【００８０】具体的には、図１０に示すように、最小配
線間隔をおいて配置された第１ラインパターン７と、第
２および第３ラインパターン４１，４２との間の領域、
および第２ラインパターン４１と第３ラインパターン４
２との間の領域（斜線で示す領域）１００は、エクステ
ンションパターンの配置が禁止される領域に設定され
る。したがって、接続領域パターン５ａ，６ａのエクス
テンションパターン１１〜１４のうち、禁止領域１００
でのエクステンションパターン１１，１４が消去され
る。なお、ラインパターンと重なるエクステンションパ
ターンは、設計上、消去もしくは無視するように設定で
きる。
【００８１】［半導体装置の製造方法］半導体装置の製
造方法は、第１の実施の形態と同様である。すなわち、
上述した方法により得られたマスクパターンを用い、公
知のリソグラフィー技術によってレジストパターンを形
成する。さらに、このようにして得られたレジストパタ
ーンをマスクとして導電層をエッチングすることにより
配線パターンを形成する。
【００８２】［半導体装置］以上の製造方法によって得
られた半導体装置の配線パターンの例を図１１に示す。
【００８３】図１１に示す半導体装置においては、層間
絶縁層１２０上に配線パターンが形成されている。配線
パターンは、図１０に示したマスクパターンのラインパ
ターンに対応した配線と、エクステンションパターンに
対応したエクステンション部とを有する。各部分の形状
については、後に詳述する。
【００８４】ビアホール３０，４０およびコンタクト部
３６，４６は、第１の実施の形態と同様である。
【００８５】図示の例では、コンタクト部３６，４６に
対して所定間隔より短い間隔（この例ではほぼ最小配線
間隔）で第１配線１７が配置されている。この第１配線
１７に隣接して第２配線５１および第３配線５２が配置
されている。第１配線１７はＸ方向に延び、第２配線５
１はＸ方向およびＹ方向に延び、第３配線５２はＹ方向
に延びている。そして、第２および第３配線５１，５２
は、第１配線１７に対していずれも最小配線間隔を隔て
て配置されている。さらに、第２配線５１と第３配線５
２とは、最小配線間隔を隔てて配置されている。
【００８６】第２および第３配線５１，５２は、ビアホ
ール３０，４０内のコンタクト部３６，４６とそれぞれ
重なる接続領域５０ａ，６０ａを有する。接続領域６０
ａは、非配線領域であって、かつ、禁止領域１００（図
１０参照）以外の辺に対してエクステンション部を有す
る。
【００８７】すなわち、第２配線５１においては、接続
領域５０ａのいずれの辺においてもエクステンション部
が形成されていない。また、第３配線５２においては、
接続領域６０ａの１辺において、Ｘ方向（右側）に延び
るエクステンション部１２ａが形成されている。エクス
テンション部は、パターンの微細化に伴うレジスト層の
後退により、マスクパターンにおけるエクステンション
パターンの形状をそのまま反映することは難しい。しか
し、少なくとも、接続領域６０ａにおいて、配線は下層
のコンタクト部４６をほぼ完全に覆うことができる。し
たがって、ビアホール内に形成されたコンタクト部と配
線との接触抵抗を小さくでき、配線の信頼性を高めるこ
とができる。
【００８８】なお、この実施の形態においては、図１０
に示すように、第２および第３ラインパターン４１，４
２は、Ｘ方向に対して最小配線幅で配置されているの
で、第１配線１７にエッチングに起因する突出部がほと
んど形成されない。
【００８９】（第４の実施の形態）図１２は、本発明の
第４の実施の形態にかかる半導体装置の配線パターンを
形成するためのマスクパターンを模式的に示す平面図で
ある。図１３は、図１２に示すマスクパターンを用いて
パターニングされた配線パターンを示す平面図である。
本実施の形態において、第１の実施の形態と実質的に同
じ機能を有する部分には同じ符号を付して説明する。
【００９０】［マスクパターン］この実施の形態では、
コンタクト部を有する孤立ラインパターンを示す。具体
的には、図１２に示すマスクパターンでは、ラインパタ
ーン６０の端部に正方形の接続領域パターン５ａが形成
されている。接続領域パターン５ａは、正方形のビアホ
ールパターン３と重なるパターン、あるいはビアホール
パターン３より一回り大きいパターンを有する。接続領
域パターン５ａは、その３辺に対してエクステンション
パターン１１，１２，１４を有する。
【００９１】［マスクパターンの設計方法］次に、図１
２に示すマスクパターンの設計方法について述べる。こ
の設計方法は、第１の実施の形態で述べた設計方法と基
本的に同じである。
【００９２】（ａ）まず、配線パターンの基本パターン
であるラインパターンを配置し、かつ、少なくとも下層
の接続ホールパターンを覆う接続領域パターンと、この
接続領域パターンの各辺にエクステンションパターンを
配置する。
【００９３】具体的には、たとえば図１２に示すよう
に、ラインパターン６０を配置する。また、このライン
パターンと重なる接続ホールパターン３を少なくとも覆
う接続領域パターン５ａにエクステンションパターンを
配置する。エクステンションパターンは、図２に示すよ
うに、正方形の接続領域パターンの各辺に第１ないし第
４エクステンションパターン１１〜１４が配置される。
【００９４】（ｂ）さらに、第１ないし第４エクステン
ションパターン１１〜１４のうち、接続領域パターン５
ａの辺と所定間隔より短い間隔（この例では最小配線間
隔）で隣り合うラインパターンに面するエクステンショ
ンパターンを消去する。この実施の形態の場合には、ラ
インパターン６０が孤立しているため、接続領域パター
ン５ａの周囲に禁止領域がなく、したがってラインパタ
ーンと重なるエクステンションパターン以外のエクステ
ンションパターン１１，１２，１３が配置される。
【００９５】［半導体装置の製造方法］半導体装置の製
造方法は、第１の実施の形態と同様である。すなわち、
上述した方法により得られたマスクパターンを用い、公
知のリソグラフィー技術によってレジストパターンを形
成する。さらに、このようにして得られたレジストパタ
ーンをマスクとして導電層をエッチングすることにより
配線パターンを形成する。
【００９６】［半導体装置］以上の製造方法によって得
られた半導体装置の配線パターンの例を図１３に示す。
【００９７】図１３に示す半導体装置においては、層間
絶縁層１２０上に配線パターンが形成されている。配線
パターンは、図１２に示したマスクパターンのラインパ
ターンに対応した配線と、エクステンションパターンに
対応したエクステンション部とを有する。図示の例で
は、配線６１の端部に正方形の接続領域５０ａが形成さ
れている。接続領域５０ａは、その３辺に対してエクス
テンション部１１ａ，１２ａ，１４ａを有する。
【００９８】エクステンション部は、パターンの微細化
に伴うレジスト層の後退により、マスクパターンにおけ
るエクステンションパターンの形状をそのまま反映する
ことは難しい。しかし、少なくとも、接続領域５０ａに
おいて、配線は下層のコンタクト部３６をほぼ完全に覆
うことができる。したがって、ビアホール内に形成され
たコンタクト部と配線との接触抵抗を小さくでき、配線
の信頼性を高めることができる。
【００９９】（第５の実施の形態）図１４は、本発明の
第５の実施の形態にかかる半導体装置の配線パターンを
形成するためのマスクパターンを模式的に示す平面図で
ある。図１５は、図１４に示すマスクパターンを用いて
パターニングされた配線パターンを示す平面図である。
本実施の形態において、第１の実施の形態と実質的に同
じ機能を有する部分には同じ符号を付して説明する。
【０１００】［マスクパターン］この実施の形態では、
コンタクト部のみを構成する孤立ラインパターンを示
す。具体的には、図１４に示すマスクパターンでは、ラ
インパターン７０は正方形の接続領域パターン５ａから
構成されている。接続領域パターン５ａは、正方形のビ
アホールパターン３と重なるパターン、あるいはビアホ
ールパターン３より一回り大きいパターンを有する。接
続領域パターン５ａは、その４辺に対してエクステンシ
ョンパターン１１，１２，１３，１４を有する。
【０１０１】［マスクパターンの設計方法］次に、図１
４に示すマスクパターンの設計方法について述べる。こ
の設計方法は、第１の実施の形態で述べた設計方法と基
本的に同じである。
【０１０２】（ａ）まず、配線パターンの基本パターン
であるラインパターンを配置し、かつ、少なくとも下層
の接続ホールパターンを覆う接続領域パターンと、この
接続領域パターンの各辺にエクステンションパターンを
配置する。
【０１０３】具体的には、たとえば図１４に示すよう
に、ラインパターン７０を配置する。また、このライン
パターンと重なる接続ホールパターン３を少なくとも覆
う接続領域パターン５ａにエクステンションパターンを
配置する。エクステンションパターンは、図２に示すよ
うに、正方形の接続領域パターンの各辺に第１ないし第
４エクステンションパターン１１〜１４が配置される。
【０１０４】（ｂ）さらに、第１ないし第４エクステン
ションパターン１１〜１４のうち、接続領域パターン５
ａの辺と所定間隔より短い間隔（この例では最小配線間
隔）で隣り合うラインパターンに面するエクステンショ
ンパターンを消去する。この実施の形態の場合には、ラ
インパターン７０が孤立しているため、接続領域パター
ン５ａの周囲に禁止領域がなく、したがって接続領域パ
ターン５ａの４辺にエクステンションパターン１１〜１
４が配置される。
【０１０５】［半導体装置の製造方法］半導体装置の製
造方法は、第１の実施の形態と同様である。すなわち、
上述した方法により得られたマスクパターンを用い、公
知のリソグラフィー技術によってレジストパターンを形
成する。さらに、このようにして得られたレジストパタ
ーンをマスクとして導電層をエッチングすることにより
配線パターンを形成する。
【０１０６】［半導体装置］以上の製造方法によって得
られた半導体装置の配線パターンの例を図１４に示す。
【０１０７】図１４に示す半導体装置においては、層間
絶縁層１２０上に配線パターンが形成されている。配線
パターンは、図１４に示したマスクパターンのラインパ
ターンに対応した配線と、エクステンションパターンに
対応したエクステンション部とを有する。図示の例で
は、配線７１は正方形の接続領域５０ａからなり、接続
領域５０ａは、その４辺に対してエクステンション部１
１ａ，１２ａ，１３ａ，１４ａを有する。
【０１０８】エクステンション部は、パターンの微細化
に伴うレジスト層の後退により、マスクパターンにおけ
るエクステンションパターンの形状をそのまま反映する
ことは難しい。しかし、少なくとも、配線７１は、接続
領域５０ａにおいて、下層のコンタクト部３６をほぼ完
全に覆うことができる。したがって、ビアホール内に形
成されたコンタクト部と配線との接触抵抗を小さくで
き、配線の信頼性を高めることができる。
【０１０９】以上、本発明にかかる半導体装置の代表例
について述べたが、本発明はこれらに限定されず、発明
の要旨の範囲内で各種の態様を取りうる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置に
おける配線パターンを形成するためのマスクパターンを
示す平面図である。
【図２】図１に示すマスクパターンを設計する方法を説
明するための平面図である。
【図３】図１に示すマスクパターンをマスクとしてフォ
トリソ技術及びエッチング技術により形成された配線パ
ターンを示す平面図である。
【図４】本発明の第２の実施の形態による半導体装置に
おける配線パターンを形成するためのマスクパターンを
示す平面図である。
【図５】図４に示すマスクパターンをマスクとしてフォ
トリソ技術及びエッチング技術により形成された配線パ
ターンを示す平面図である。
【図６】一般的な半導体装置における配線パターンを形
成するためのマスクパターンを示す平面図である。
【図７】図６に示すマスクパターンをマスクとしてフォ
トリソ技術及びエッチング技術により形成された配線パ
ターンを示す平面図である。
【図８】図７に示すＡ−Ａ線に沿った断面図である。
【図９】図７に示すＢ−Ｂ線に沿った断面図である。
【図１０】本発明の第３の実施の形態による半導体装置
における配線パターンを形成するためのマスクパターン
を示す平面図である。
【図１１】図１０に示すマスクパターンをマスクとして
フォトリソ技術及びエッチング技術により形成された配
線パターンを示す平面図である。
【図１２】本発明の第４の実施の形態による半導体装置
における配線パターンを形成するためのマスクパターン
を示す平面図である。
【図１３】図１２に示すマスクパターンをマスクとして
フォトリソ技術及びエッチング技術により形成された配
線パターンを示す平面図である。
【図１４】本発明の第５の実施の形態による半導体装置
における配線パターンを形成するためのマスクパターン
を示す平面図である。
【図１５】図１４に示すマスクパターンをマスクとして
フォトリソ技術及びエッチング技術により形成された配
線パターンを示す平面図である。
【符号の説明】
３，４，１０ ビアホールパターン ５，６，７ ラインパターン ５ａ，６ａ，１０ａ 接続領域パターン １１，１２，１３，１４ エクステンションパターン １２ａ，１３ａ，１４ａ エクステンション部 １５，１６，１７ 配線 ２１，２２ ラインパターン ３１，３２ 配線 ３０，４０ ビアホール ３６，４６ コンタクト部 ４１，４２ ラインパターン ５０ａ，６０ａ 接続領域 ５１，５２ 配線 ６０，７０ ラインパターン ６１，６２ 配線 １００ 禁止領域 １２０ 層間絶縁層

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 レジストパターンをマスクとして導電層
    をエッチングすることにより形成された配線パターンを
    有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て所定間隔より短い間隔で配置された第１配線と、 前記コンタクト部との接続領域を有する第２配線と、を
    含み、 前記第２配線は、前記コンタクト部との接続領域におい
    て、非配線領域に延びるエクステンション部を有し、 前記エクステンション部は、前記接続領域において、前
    記第１配線に面した辺以外の少なくとも一部に配置され
    た、半導体装置。
  2. 【請求項２】 請求項１において、 前記所定間隔より短い間隔は、配線パターンにおける配
    線相互の最小間隔である、半導体装置。
  3. 【請求項３】 請求項１または２において、 前記接続領域は、その平面形状が前記コンタクト部とほ
    ぼ同一の径を有する正方形あるいは前記コンタクト部よ
    り大きい径を有する正方形である、半導体装置。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、 前記エクステンション部は、その幅が前記配線の幅と同
    じである、半導体装置。
  5. 【請求項５】 請求項１ないし４のいずれかにおいて、 前記エクステンション部は、その突出長さが前記配線の
    幅と同じである、半導体装置。
  6. 【請求項６】 請求項１ないし５のいずれかにおいて、 前記エクステンション部は、その平面形状が正方形であ
    る、半導体装置。
  7. 【請求項７】 レジストパターンをマスクとして導電層
    をエッチングすることにより形成された配線パターンを
    有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て最小配線間隔で配置された第１配線と、 前記コンタクト部との接続領域を有し、前記第１配線と
    平行に延びる第２配線と、を含み、 前記第２配線の前記接続領域は、ほぼ正方形の平面形状
    を有し、 前記第２配線は、前記接続領域において、非配線領域に
    延びるエクステンション部を有し、かつ、 前記エクステンション部は、前記接続領域において、前
    記第１配線に面した辺以外の辺に配置された、半導体装
    置。
  8. 【請求項８】 レジストパターンをマスクとして導電層
    をエッチングすることにより形成された配線パターンを
    有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て最小配線間隔で配置された第１配線と、 前記コンタクト部との接続領域を有し、前記第１配線と
    垂直方向に延びる第２配線と、を含み、 前記第２配線の前記接続領域は、ほぼ正方形の平面形状
    を有し、 前記第２配線は、前記接続領域において、非配線領域に
    延びるエクステンション部を有し、かつ、 前記エクステンション部は、前記接続領域において、前
    記第１配線に面した辺以外の辺に配置された、半導体装
    置。
  9. 【請求項９】 レジストパターンをマスクとして導電層
    をエッチングすることにより形成された配線パターンを
    有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て最小配線間隔で配置された第１配線と、 前記コンタクト部との接続領域を有し、前記第１配線と
    平行に延びる部分と前記第１配線と垂直方向に延びる部
    分とを有する第２配線と、を含み、 前記第２配線の前記接続領域は、ほぼ正方形の平面形状
    を有し、 前記第２配線は、前記接続領域において、非配線領域に
    延びるエクステンション部を有し、かつ、 前記エクステンション部は、前記接続領域において、前
    記第１配線に面した辺以外の辺に配置された、半導体装
    置。
  10. 【請求項１０】 レジストパターンをマスクとして導電
    層をエッチングすることにより形成された配線パターン
    を有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て最小配線間隔で配置された第１配線と、 前記コンタクト部との接続領域のみを有する第２配線
    と、を含み、 前記第２配線の前記接続領域は、ほぼ正方形の平面形状
    を有し、 前記第２配線は、前記接続領域において、非配線領域に
    延びるエクステンション部を有し、かつ、 前記エクステンション部は、前記接続領域において、前
    記第１配線に面した辺以外の辺に配置された、半導体装
    置。
  11. 【請求項１１】 レジストパターンをマスクとして導電
    層をエッチングすることにより形成された配線パターン
    を有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記層間絶縁層上に形成され、前記コンタクト部に対し
    て最小配線間隔で配置された複数の第１配線と、 少なくとも前記コンタクト部との接続領域を有する第２
    配線と、を含み、 前記第２配線の前記接続領域は、ほぼ正方形の平面形状
    を有し、 前記第２配線は、前記接続領域において、非配線領域に
    延びるエクステンション部を有し、かつ、 前記エクステンション部は、前記接続領域において、複
    数の前記第１配線に面した辺以外の辺に配置された、半
    導体装置。
  12. 【請求項１２】 レジストパターンをマスクとして導電
    層をエッチングすることにより形成された配線パターン
    を有する半導体装置であって、 層間絶縁層に形成されたコンタクト部と、 前記コンタクト部との接続領域を有する配線と、を含
    み、 前記配線の前記接続領域は、ほぼ正方形の平面形状を有
    し、 前記配線は、前記接続領域において、非配線領域に延び
    るエクステンション部を有する、半導体装置。
  13. 【請求項１３】 請求項１２において、 前記配線はライン状をなし、前記接続領域の３辺におい
    てエクステンション部を有する、半導体装置。
  14. 【請求項１４】 請求項１２において、 前記配線は前記接続領域からなり、該接続領域の４辺に
    おいてエクステンション部を有する、半導体装置。
  15. 【請求項１５】 ラインパターンを配置し、かつ、少な
    くとも下層の接続ホールパターンを覆う接続領域パター
    ンを設定し、該接続領域パターンの各辺にエクステンシ
    ョンパターンを配置し、さらに、該エクステンションパ
    ターンのうち、接続領域パターンの辺に対して所定間隔
    より短い間隔で隣り合うラインパターンに面するエクス
    テンションパターンを消去することにより、マスクパタ
    ーンを形成する第１工程、 前記マスクパターンを用いたリソグラフィーによって、
    導電層上にレジストパターンを形成する第２工程、およ
    び前記レジストパターンをマスクとして導電層をエッチ
    ングすることにより配線パターンを形成する第３工程、
    を含む半導体装置の製造方法。
  16. 【請求項１６】 請求項１５において、 前記所定間隔より短い間隔は、ラインパターンにおける
    ライン相互の最小間隔である、半導体装置の製造方法。
  17. 【請求項１７】 請求項１５または１６において、 前記接続領域パターンは、前記接続ホールパターンと同
    一あるいはこれより大きい正方形である、半導体装置の
    製造方法。
  18. 【請求項１８】 請求項１５ないし１７のいずれかにお
    いて、 前記エクステンションパターンは、その幅が前記ライン
    パターンのライン幅と同じである、半導体装置の製造方
    法。
  19. 【請求項１９】 請求項１５ないし１８のいずれかにお
    いて、 前記エクステンションパターンは、その突出長さが前記
    ラインパターンのライン幅と同じである、半導体装置の
    製造方法。
  20. 【請求項２０】 請求項１５ないし１９のいずれかにお
    いて、 前記エクステンションパターンは、正方形である、半導
    体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010117729A (ja) * 2010-02-22 2010-05-27 Sony Corp 露光方法、並びに、半導体装置及びその製造方法
US8365105B2 (en) 2007-08-17 2013-01-29 Fujitsu Semiconductor Limited Method of performing optical proximity effect corrections to photomask pattern

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4801333B2 (ja) * 2004-07-23 2011-10-26 パナソニック株式会社 電源配線構造および該電源配線構造を備えた半導体集積回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
US5506450A (en) * 1995-05-04 1996-04-09 Motorola, Inc. Semiconductor device with improved electromigration resistance and method for making the same
US5783864A (en) * 1996-06-05 1998-07-21 Advanced Micro Devices, Inc. Multilevel interconnect structure of an integrated circuit having air gaps and pillars separating levels of interconnect
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US5916715A (en) * 1997-09-08 1999-06-29 Advanced Micro Devices, Inc. Process of using electrical signals for determining lithographic misalignment of vias relative to electrically active elements
US6380554B1 (en) * 1998-06-08 2002-04-30 Advanced Micro Devices, Inc. Test structure for electrically measuring the degree of misalignment between successive layers of conductors
US6166441A (en) * 1998-11-12 2000-12-26 Intel Corporation Method of forming a via overlap
US6340631B1 (en) * 2000-05-31 2002-01-22 Taiwan Semiconductor Manufacturing Company, Ltd Method for laying out wide metal lines with embedded contacts/vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8365105B2 (en) 2007-08-17 2013-01-29 Fujitsu Semiconductor Limited Method of performing optical proximity effect corrections to photomask pattern
JP2010117729A (ja) * 2010-02-22 2010-05-27 Sony Corp 露光方法、並びに、半導体装置及びその製造方法

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