JP4901302B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に係り、特に冗長なレイアウト設計が施されたＬＳＩにおいてコンタクトあるいはビアに接続される配線部分のパターンに関するもので、例えばレイアウト設計時に適用されるものである。

半導体集積回路（以下ＬＳＩと称する）の設計は、ＬＳＩの世代が進むにつれ、より微細なパターン形状の設計を可能とするためのデザインルールが適用されている。しかし、パターン形状が微細になるほど、製造工程で発生する偶発的な要因や、プロセスのバラツキなどの影響で不良が発生することが多くなっている。このような不良が発生した場合に備えて、パターンのレイアウト設計に際して、それが存在しなくても機能する構造を不良対策として配置し、歩留まり向上を図ることがある。具体的に述べると、これらの不良の中で配線の断線やショートなどは比較的発生し易い不良であり、以下のような方法で対策を施している。

例えば図４に示すパターンのように下層配線１１と上層配線１２との層間をビア１３で接続するようなレイアウト設計を行った場合、実際に製造された場合にビアに沿った縦断面構造が例えば図５に示すようになると、次のような問題が生じる。

即ち、下層配線１１が設計値よりも短く形成され、上層配線１２とビア１３の接合面積は小さくなっていないが、下層配線１１とビア１３の接合面積が小さくなり、配線１１、１２間が電気的に接続されない可能性がある。

また、実際に製造された場合に、図６に示すように下層配線１１上に製造過程で付着したごみ１４があった場合、さらにその上にビア１３が形成されると、配線１１、１２間が電気的に接続されず、不良となる可能性がある。

このような不良による歩留まり低下を抑えるため、図７に示すように下層配線１１と上層配線１２からなる１組の配線間に例えば２つのビア１３を並べて配置するといった冗長なレイアウトを施す構造が知られている。すると、２つのビア１３のどちらか１つが不良を起こしたとしても、配線１１、１２間は電気的に接続されるので歩留まりは向上する。

しかし、配線１２の周辺に他の配線１４が存在している場合には、配線１２、１４間の間隔Ｄが狭くなり、デザインルール上で最小間隔違反が起きる。ここで、ビア１３の位置が移動できない場合には、配線１４を移動することにより間隔Ｄを拡げることが可能であるが、レイアウト面積が大きくなってしまう。

なお、特許文献１には、自動レイアウト方法によるＬＳＩの配線に形成されるビア領域を、各々対応する層の配線の幅と略同じ幅とし、配線の端部にビアホールが配置される場合や、配線の端部を越えて配線の延在方向に所定長延在させ、ミニマムエリアやエンドオブラインの問題を抑制する点が開示されている。
特開２００１−２８４４５５号公報

本発明は前記した従来の問題点を解決すべくなされたもので、歩留まりを向上させるために意図した冗長なレイアウト設計を施したとしても、不良率を低くすることができ、面積の増大を起こさないで済む半導体集積回路を提供することを目的とする。

本発明の半導体集積回路は、半導体基板の拡散領域または半導体基板上の配線層からなる第１の配線と上層側の配線層からなる第２の配線からなる１組の配線と、前記１組の配線の近傍に配置された配線層からなる第３の配線と、前記１組の配線間を接続する第１の導電体層と、前記第１の導電体層と並んで少なくとも１つ配置され、前記１組の配線間を接続する冗長用の第２の導電体層とを具備し、前記第１の導電体層より前記第３の配線の近傍に位置する前記第２の導電体層に接続された配線部分の余裕値は、前記１組の配線間を第１の導電体層のみで接続する場合に配線に関するデザインルールで制限された余裕値よりも小さく設定されていることを特徴とする。

本発明の半導体集積回路によれば、歩留まりを向上させるために意図した冗長なレイアウト設計を施したとしても、不良率を低くすることができ、面積の増大を起こさないで済む。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。なお、以下の各実施形態では、配線層からなる第１の配線と上層側の配線層からなる第２の配線からなる１組の配線間を接続するために形成されたビアに対する配線部に本発明を適用した例を説明する。しかし、本発明は、半導体基板の拡散領域からなる第１の配線と上層側の配線層からなる第２の配線からなる１組の配線間を接続するために形成された冗長用のコンタクトプラグに対する配線部にも適用することが可能であり、本発明ではビアやコンタクトプラグを導電体層と称する。

＜第１の実施形態＞
図１（ａ）、（ｂ）は、本発明のＬＳＩの第１の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトの一例を示す平面図である。図１（ａ）に示す修正前のパターンレイアウトは、それぞれ直線状の下層配線５１と上層配線５２からなる１組の配線が上下方向に重なるように配設されている。この１組の配線５１、５２間には２つのビア５３、５４が並べて配置されており、２つの５３、５４が上層配線５２によってデザインルール最小値で覆われている。上層配線５２の周辺には第３の配線５５がレイアウトされている。ここで、配線５２、５５相互の間隔Ｄがデザインルール最小間隔違反を起こしている。

このような場合に対処して修正したパターンレイアウトの一例を図１（ｂ）に示す。ここで、上下方向に重なるように配設されたそれぞれ直線状の下層配線（第１の配線）５１と上層配線（第２の配線）５２からなる１組の配線間に２つのビア５３、５４が並べて配置されている。そして、２つのビア５３、５４のうち、一方のビア５３はビアが１つのみ配置された場合の通常の配線と同様の余裕（標準の余裕値）を持つ。他方のビア５４は配線の余裕を小さくされている。即ち、上下方向に重なるように配設された１組の配線５１、５２間に並べて配置された２つのビア５３、５４のうち、ビア５４に対する配線５２の長さ方向における配線余裕を小さくすることにより、配線５２とその周辺の第３の配線５５との間でデザインルール最小間隔Ｄ１（＞Ｄ）を確保し、デザインルール最小間隔違反を回避している。

第１の実施形態のＬＳＩは、配線のレイアウト設計に際して、冗長なビアが存在する場合には冗長な部分のレイアウトに関するデザインルールに対する制限を、冗長な部分が存在しない場合のデザインルールに対する制限よりも緩める設計方法で製造されたものである。

このようなパターンレイアウトにより、ビア５４の不良率は高くなるが、ビアが１つの場合に比べると不良率は低くなり、歩留まりは向上し、レイアウト面積も増大しない。

図１（ｃ）は、図１（ａ）に示した修正前のパターンレイアウトに対して修正したパターンレイアウトの他の例を示している。これは、図１（ｂ）に示した修正後のパターンレイアウトと比べて、一方のビア５４に対する配線５２の長さ方向における配線余裕を無くすることにより、配線５２、５５間でデザインルール最小間隔Ｄ１より大きな間隔Ｄ２を確保し、デザインルール最小間隔違反を回避している点が異なり、その他は同じである。このようなパターンレイアウトにより、図１（ｂ）に示した修正後のパターンレイアウトと同様の効果が得られる。

＜第２の実施形態＞
図２（ａ）、（ｂ）は、本発明のＬＳＩの第２の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトの一例を示す平面図である。図２（ａ）に示す修正前のパターンレイアウトは、平面Ｌ字形の交差部を有するように配設された下層配線６１と上層配線６２からなる１組の配線間に２つのビア６３、６４が並べて配置されている。２つのビア６３、６４は配線６２によりデザインルール最小値で覆われており、配線６２の周辺には第３の配線６５がレイアウトされている。配線６２、６５の間隔Ｄはデザインルール最小間隔違反を起こしている。

このような場合に対処して修正したパターンレイアウトを図２（ｂ）に示す。ここで、下層配線（第１の配線）６１と上層配線（第２の配線）６２からなる１組の配線が平面Ｌ字形の交差部を有するように配設されており、１組の配線６１、６２間には２つのビア６３、６４が並べて配置されている。２つのビア６３、６４のうち一方のビア６３はビアが１つのみ配置された通常配線と同様の余裕（標準の余裕値）を持ち、Ｌ字形の曲がり角部分にあるビア６４は配線６２の長さ方向における配線余裕を小さくされている。即ち、平面Ｌ字形の交差部を有するように配設された１組の配線６１、６２間に並べて配置された２つのビア６３、６４のうち、一方のビア６４に対する配線６２の長さ方向における配線余裕を小さくすることにより、配線６２とその周辺の第３の配線６５との間でデザインルール最小間隔Ｄ１（＞Ｄ）を確保し、デザインルール最小間隔違反を回避している。

このようなパターンレイアウトにより、ビア６４の不良率は高くなるが、ビアが１つの場合に比べると不良率は低くなり、歩留まりは向上し、レイアウト面積も増大しない。

＜第３の実施形態＞
図３（ａ）、（ｂ）は、本発明のＬＳＩの第３の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトの一例を示す平面図である。図３（ａ）に示す修正前のパターンレイアウトは、下層配線（第１の配線）７１と上層配線（第２の配線）７２からなる１組の配線が平面Ｔ字形の交差部を有するように配設されている。この１組の配線７１、７２間に２つのビア７３、７４が並べて配置されており、２つのビア７３、７４が配線７２によりデザインルール最小値で覆われている。配線７４の周辺には第３の配線７５がレイアウトされており、配線７２、７５の間隔Ｄがデザインルール最小間隔違反を起こしている。

このような場合に対処して修正したパターンレイアウトを図３（ｂ）に示す。ここで、下層配線（第１の配線）７１と上層配線（第２の配線）７２からなる１組の配線が平面Ｔ字形に交差して配設され、１組の配線７１、７２間に２つのビア７３、７４が並べて配置されている。２つのビア７３、７４のうち一方のビア７３はビアが１つのみ配置された通常配線と同様の配線余裕（標準の余裕値）を持ち、Ｔ字形の交差部分にあるビア７４は配線７２の幅方向における配線余裕を小さくされている。即ち、平面Ｔ字形の交差部を有するように配設された１組の配線７１、７２間に並べて配置された２つのビア７３、７４のうち、一方のビア７４に対する配線７２の幅方向における配線余裕を小さくすることにより、配線７２とその周辺の第３の配線７５との間でデザインルール最小間隔Ｄ１（＞Ｄ）を確保し、デザインルール最小間隔違反を回避している。

このようなパターンレイアウトにより、ビア７４の不良率は高くなるが、ビアが１つの場合に比べると不良率は低くなり、歩留まりは向上し、レイアウト面積も増大しない。

図３（ｃ）は、図３（ａ）に示した修正前のパターンレイアウトに対して修正したパターンレイアウトの他の例を示している。これは、図３（ｂ）に示した修正後のパターンレイアウトと比べて、一方のビア７４に対する配線７２の長さ方向における配線余裕を無くすることにより、配線７２、７５間でデザインルール最小間隔Ｄ１より大きな間隔Ｄ２を確保し、デザインルール最小間隔違反を回避している点が異なり、その他は同じである。このようなパターンレイアウトにより、図３（ｂ）に示した修正後のパターンレイアウトと同様の効果が得られる。

なお、上記各実施形態において、１組の配線をなす第１の配線と第２の配線の上下関係は逆でもよく、第３の配線が、第２の配線の周辺に限らず、第１の配線の周辺に配置されている場合にも本発明を適用可能である。

本発明のＬＳＩの第１の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトを示す平面図。 本発明のＬＳＩの第２の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトを示す平面図。 本発明のＬＳＩの第３の実施形態における修正前のパターンレイアウトおよび修正後のパターンレイアウトを示す平面図。 従来のＬＳＩのレイアウトを示す平面図。 図４に示したレイアウト設計後に製造されたＬＳＩの断面図。 図４に示したレイアウト設計後に製造されたＬＳＩの断面図。 従来のＬＳＩのレイアウトの他の例を示す平面図。

符号の説明

５１、６１、７１…下層配線、５２、６２、７２…上層配線、５３、５４、６３、６４、７３、７４…ビア、５５、６５、７５…配線。

Claims (5)

1. 半導体基板の拡散領域または半導体基板上の配線層からなる第１の配線と上層側の配線層からなる第２の配線からなる１組の配線と、
   前記１組の配線の近傍に配置された配線層からなる第３の配線と、
   前記１組の配線間を接続する第１の導電体層と、
   前記第１の導電体層と並んで少なくとも１つ配置され、前記１組の配線間を接続する冗長用の第２の導電体層とを具備し、
   前記第１の導電体層より前記第３の配線の近傍に位置する前記第２の導電体層に接続された配線部分の余裕値は、前記１組の配線間を第１の導電体層のみで接続する場合に配線に関するデザインルールで制限された余裕値よりも小さく設定されていることを特徴とする半導体集積回路。
2. 前記第２の導電体層に接続された配線部分は、前記第２の導電体層の長さ方向の一端側における余裕値が他端側における余裕値よりも小さく設定されていることを特徴とする請求項１記載の半導体集積回路。
3. 前記第２の導電体層に接続された配線部分は、前記第２の導電体層の長さ方向の一端側から突出していないことを特徴とする請求項１記載の半導体集積回路。
4. 前記第２の導電体層に接続された配線部分は、前記第２の導電体層の幅方向の一端側における余裕値が他端側における余裕値よりも小さく設定されていることを特徴とする請求項１記載の半導体集積回路。
5. 前記第２の導電体層に接続された配線部分は、前記第２の導電体層の幅方向の一端側から突出していないことを特徴とする請求項１記載の半導体集積回路。

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