JP2007294735A - 実装基板 - Google Patents

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Abstract

【課題】実装される半導体チップの接続部の狭ピッチ化に対応が可能な実装基板を提供する。
【解決手段】半導体チップがフリップチップ実装される実装基板であって、前記半導体チップに接続される複数の接続パッドと、前記接続パッドの一部を覆うように形成される絶縁層と、を有し、前記絶縁層は、前記半導体チップの中心に対応して形成される第１の絶縁層と、前記第１の絶縁層を囲むように形成される第２の絶縁層と、含み、前記複数の接続パッドは、一部を前記第１の絶縁層に覆われる第１の接続パッドと、一部を前記第２の絶縁層に覆われる第２の接続パッドと、を含むことを特徴とする実装基板。
【選択図】図３

Description

本発明は、半導体チップをフリップチップ実装する実装基板に関する。
半導体チップを実装する方法については様々なタイプの方法が提案されているが、例えば半導体チップをフリップチップ実装する方法は、パッケージを小型化・薄型化することが容易である特徴を有している。
図１は、半導体チップをフリップチップ実装するための実装基板の構成の一例を示す平面図である。
図１を参照するに、本図に示す実装基板１０は、絶縁層１１に、半導体チップに接続されるための接続パッド１３が形成された構造を有している。前記絶縁層１１上には、前記接続パッド１３を露出させる開口部１４を有するソルダーレジスト層１２が形成されている。前記ソルダーレジスト層１２は、該開口部１４を挟んで形成されるソルダーレジスト層１２Ａ，１２Ｂより構成されている。この場合、前記接続パッド１３の両端は、それぞれソルダーレジスト層１２Ａ，１２Ｂで覆われた構造となっている。
前記実装基板１０に実装される半導体チップ１５（図示の都合上、見やすいように点線で概略のみ表示）は、該半導体チップ１５の電極に形成された半田バンプなどの接続部（図示せず）が、前記接続パッド１３に電気的に接続されるようにして実装される。
また、前記半導体チップ１５と前記実装基板１０の間には、アンダーフィルと呼ばれる樹脂が浸透され、隣接する接続部（接続パッド）の絶縁が図られる。
特開２０００−７７４７１号公報
しかし、近年の半導体チップでは、接続部の設置のピッチが狭くなるとともに接続部の設置の数が多くなるなど、いわゆる狭ピッチ化（多ピン化）が進んでいる。このような半導体チップをフリップチップ実装する場合、従来の実装基板では対応が困難になる場合があった。
図２は、図１に示した実装基板１０の角部付近を拡大した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。半導体チップの多ピン化が進むと、これに対応して前記接続パッド１３の設置のピッチが狭くなり、さらに当該接続パッド１３が、より角部に近い領域まで形成される事になる。この場合、図２に示すように、実装基板の角部では接続パッドが干渉してしまい、特に角部において接続パッドの設置が困難となってしまう問題が生じていた。
そこで、本発明では、上記の問題を解決した、新規で有用な実装基板を提供することを統括的課題としている。
本発明の具体的な課題は、実装される半導体チップの接続部の狭ピッチ化に対応が可能な実装基板を提供することである。
本発明は、上記の課題を、半導体チップがフリップチップ実装される実装基板であって、前記半導体チップに接続される複数の接続パッドと、前記接続パッドの一部を覆うように形成される絶縁層と、を有し、前記絶縁層は、前記半導体チップの中心に対応して形成される第１の絶縁層と、前記第１の絶縁層を囲むように形成される第２の絶縁層と、を含み、
前記複数の接続パッドは、一部を前記第１の絶縁層に覆われる第１の接続パッドと、一部を前記第２の絶縁層に覆われる第２の接続パッドと、を含むことを特徴とする実装基板により、解決する。
本発明によれば、実装される半導体チップの接続部の狭ピッチ化に対応が可能な実装基板を提供することが可能になる。
また、前記絶縁層は、ソルダーレジスト層により形成されていてもよい。
また、前記第１の絶縁層は四角形を構成し、該四角形の角部近傍には前記第２の接続パッドが設置されると、当該角部近傍での前記接続パッドの干渉を効果的に抑制することができる。
また、前記第１の接続パッドの露出面積と前記第２の接続パッドの露出面積が同じであると、前記接続パッドと半導体チップの接続の信頼性が良好となる。
また、前記第１の絶縁層に形成された開口部から露出する第３の接続パッドをさらに有すると、中心部に接続パッドを有する半導体チップを実装することが可能となる。
また、前記第３の接続パッドの露出面積は前記第１の接続パッドの露出面積および前記第２の接続パッドの露出面積と同じであると、半導体チップの接続の信頼性が良好となる。
本発明によれば、実装される半導体チップの接続部の狭ピッチ化に対応が可能な実装基板を提供することが可能になる。
本発明による実装基板は、半導体チップがフリップチップ実装される実装基板であって、前記半導体チップに接続される複数の接続パッドと、前記接続パッドの一部を覆うように形成される絶縁層と、を有し、前記絶縁層は、前記半導体チップの中心に対応して形成される第１の絶縁層と、前記第１の絶縁層を囲むように形成される第２の絶縁層と、を含み、前記複数の接続パッドは、一部を前記第１の絶縁層に覆われる第１の接続パッドと、一部を前記第２の絶縁層に覆われる第２の接続パッドと、を含むことを特徴としている。
上記の実装基板は、一部が前記第１の絶縁層に覆われる前記第１の接続パッドと、一部が前記第２の絶縁層に覆われる前記第２の接続パッドの双方を有していることが特徴である。このため、狭ピッチ化された半導体ピッチの接続部に接続されるように、前記第１の接続パッドまたは前記第２の接続パッドを配置することが可能になっている。
例えば、平面視した場合に略四角形状である半導体チップに対応して略四角形に形成された前記第１の絶縁層の角部近傍には、前記第２の接続パッドを配置することによって接続パッドの干渉を避けることができる。また、前記第１の接続パッドと前記第２の接続パッドの双方が形成されているために、接続パッドを用いた接続経路の取り回しの自由度が大きくなる効果を奏する。
次に、上記の実装基板の実施例について、図面に基づき以下に説明する。
図３は、本発明の実施例１による実装基板１００を模式的に示した平面図である。図３を参照するに、本図に示す実装基板１００は、絶縁層１０１に、半導体チップに接続されるための接続パッド１０３が形成された構造を有している。前記接続パッド１０３の一部は、前記絶縁層１０１上に形成された絶縁層（ソルダーレジスト層）１０２により覆われた構造となっている。
前記ソルダーレジスト層は、前記絶縁層１０１が露出する開口部１０４を挟んで、ソルダーレジスト層１０２Ａとソルダーレジスト層１０２Ｂとに分離して形成されている。前記ソルダーレジスト層１０２Ｂは、半導体チップの形状に対応して形成され、例えば平面視した場合に四角形状となるように形成される。一方、前記ソルダーレジスト層１０２Ａは、当該ソルダーレジスト層１０２Ｂを囲むように形成される。
前記接続パッド１０３は、前記開口部１０４からその一部が露出されるように前記絶縁層１０１に形成されている。前記接続パッド１０３は、端部が前記ソルダーレジスト層１０２Ａで覆われた接続パッド１０３Ａと、端部が前記ソルダーレジスト層１０２Ｂで覆われた接続パッド１０３Ｂとを含むように構成されている。
すなわち、本実施例の実装基板１００においては、半導体チップに接続される接続パッドの端部が、実装基板の中心部に形成されたソルダーレジスト層１０２Ｂに覆われた接続パッド１０３Ｂと、実装基板の周縁部に形成されたソルダーレジスト層１０２Ａに覆われた接続パッド１０３Ａとを含むように構成されていることが特徴である。
このため、上記の実装基板では、干渉を避けて前記接続パッド１０３Ａと前記接続パッド１０３Ｂを狭ピッチで配置することが可能になっている。したがって、狭ピッチ化（多ピン化）された半導体チップを実装することが容易になっている。
例えば、略四角形状に形成された前記実装基板１００の角部近傍（前記ソルダーレジスト層１０２Ｂの角部近傍）には、端部が前記ソルダーレジスト層１０２Ａに覆われた（すなわち端部が実装基板の周縁部方向に延伸した）前記接続パッド１０３Ａが設置される。この場合、当該接続パッド１０３Ａは、前記ソルダーレジスト層１０２Ｂにかからないように形成されている。
このため、当該角部近傍においては、複数の前記接続パッド１０３Ａを互いに干渉する事無く、設置することが可能になっている。このため、実装基板１００は、狭ピッチ化された半導体チップを実装することが容易な構造となっていることがわかる。
図４は、上記の接続パッド１０３Ａが設置された状態を示す拡大図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。図４を参照するに、端部を前記ソルダーレジスト層１０２Ａで覆われた前記接続パッド１０３Ａは、パッドエリア１０３ａと、パッドエリア１０３ｂが接続されてなる構造を有している。また、前記パッドエリア１０３ａの幅Ｗ１は、前記パッドエリア１０３ｂの幅Ｗ２よりも大きくなるように構成されている。
上記の構造を有しているため、前記接続パッド１０３Ａは、半導体チップの接続部（例えばスタッドバンプなど）との電気的な接続が容易となる効果を奏する。その理由を、図５（Ａ）、（Ｂ）に記載した半導体チップとの接続部の形成方法に基づき、説明する。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
まず、図５（Ａ）の状態においては、前記接続パッド１０３Ａ（前記パッドエリア１０３ａ，１０３ｂ）上に、例えば半田などよりなる低融点の金属層１０３Ｓを形成しておく。この場合、当該金属層１０３Ｓは、例えば半田の微粉末、または半田メッキなどにより形成されるが、これらの方法に限定されるものではない。
次に、図５（Ｂ）の状態において、前記接続パッド１０３Ａ（実装基板）を加熱し、前記金属層１０３Ｓを溶融させる。ここで、溶融した半田は表面張力により、幅Ｗ２の小さいパッドエリア１０３ｂから、幅Ｗ１の大きい前記パッドエリア１０３ａに集まり、半田よりなる接続部１０３ＢＰが形成される。例えばパッドエリア１０３ａに設置された半導体チップの接続部（スタッドバンプなど）は、当該接続部１０３ＢＰにより、前記接続パッド１０３Ａに電気的に接続される。
本実施例による実装基板では、上記のように溶融した金属の表面張力により接続部を形成するため、接続パッドの面積（溶融する金属層が形成される面積）は、複数の接続パッドの間において同じであることが好ましい。
図６は、図３の実装基板１００の領域Ｂの拡大図であり、前記接続パッド１０３Ａと前記接続パッド１０３Ｂが隣接して設置された状態を示した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
図６を参照するに、本実施例による実装基板１００では、前記接続パッド１０３Ａと、前記接続パッド１０３Ｂとは、ソルダーレジスト層から露出する部分が同じ形状を有しており、ソルダーレジスト層から露出した部分の面積が同じになるように構成されている。例えば、前記接続パッド１０３Ｂは、前記接続パッド１０３Ａと同様に幅Ｗ１のパッドエリア１０３ａと、幅Ｗ２のパッドエリア１０３ｂとを有している。また、前記接続パッド１０３Ａと前記接続パッド１０３Ｂにおいて、それぞれのパッドエリア１０３ａの長さＬａと、それぞれのパッドエリア１０３ｂの露出する長さＬｂは、それぞれ同一になるように形成されている。
このため、前記接続パッド１０３Ａと前記接続パッド１０３Ｂは、露出する部分面積が同じであり、前記金属層１０３Ｓが形成される面積が同じになる。したがって、複数形成される接続パッド１０３の間で、半導体チップを接続する場合の接続部の形成（体積、形状など）にばらつきが少なくなり、良好な信頼性で半導体チップを接続することが可能になる。
例えば、接続パッドが露出する面積が異なると、接続部の形成にばらつきが生じるため、半導体チップの接続の信頼性が低下してしまう場合がある。
図７（Ａ），（Ｂ）は、露出する面積が異なる接続パッドに、それぞれ半田よりなる接続部を形成する場合の問題を模式的に示した図である。
まず、図７（Ａ）には、前記電極パッド１０３Ａと、当該電極パッド１０３Ａと露出する面積が異なる電極パッド１０３Ｘ上にそれぞれ金属層が形成された状態を示す図である。ここで、それぞれの接続パッドを加熱して金属層を溶融させると、図７（Ｂ）に示すように、それぞれの接続パッドに形成される接続部の大きさが異なってしまう。このため、半導体チップ（スタッドバンプ）を接続する場合に、複数の接続パッドの間でばらつきが生じてしまい、半導体チップの実装の信頼性が低下してしまう場合がある。
例えば、図１に示す従来の実装基板において、接続パッドが干渉する部分のみを削除した構造とした場合には、図７に示すように接続パッドが露出する面積が異なってしまい、半導体チップの接続の信頼性が低下してしまう懸念がある。
一方で、本実施例による実装基板１００では、前記接続パッド１０３Ａと前記接続パッド１０３Ｂでは露出する表面積が同じになるように形成されているため、半導体チップを接続する場合の接続部の形状のばらつきが抑制され、良好な信頼性で半導体チップを実装することができる。
すなわち、本実施例による実装基板１００は、狭ピッチ化された高性能の半導体チップを実装することが可能であるとともに、半導体チップの接続部の信頼性が良好である特徴を有している。
また、上記の実施例では、前記ソルダーレジスト層１０２Ｂの角部近傍に前記接続パッド１０３Ａが形成され、当該接続パッド１０３Ａの間は（角部近傍の間は）前記接続パッド１０３Ｂが配列されているが、本発明はこれに限定されるものではない。
図８は、図３に示した実装基板１００の変形例を示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。図８に示すように、前記接続パッド１０３Ａと、前記接続パッド１０３Ｂは、必要に応じて様々に配置することが可能である。例えば、半導体チップの仕様や実装基板の配線の取り回しなどに対応して、前記接続パッド１０３Ａ，１０３Ｂの配置は、様々に変更することが可能である。
次に、上記の実装基板１００の製造方法の一例について、図９Ａ〜図９Ｉに基づき、手順を追って説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
まず、図９Ａに示す工程において、例えばＣｕよりなる支持基板１１１上に、ＮｉまたはＳｎのメッキ層よりなるエッチストップ層１１２を形成する。
次に、図９Ｂに示す工程において、前記エッチストップ層１１２上に、ドライフィルムレジストをラミネートすることでレジスト層を形成し、該レジスト層をフォトリソグラフィ法でパターニングすることで、開口部１１３Ａを有するレジストパターン１１３を形成する。
次に、図９Ｃに示す工程において、前記開口部１１３Ａの前記エッチストップ層１１２上に、例えばメッキ法によりＣｕよりなる接続パッド１０３Ｂを形成する。この場合、図示は省略しているが、同時に接続パッド１０３Ａも形成する。
次に、図９Ｄに示す工程において、前記レジストパターン１１３を剥離した後、例えばエポキシ樹脂、またはポリイイミド樹脂などのいわゆるビルドアップ樹脂よりなる絶縁層１０１を、前記接続パッド１０３Ｂを覆うようにして、ラミネートにより形成する。
次に、図９Ｅに示す工程において、例えばＹＡＧレーザなどにより、前記絶縁層１０１に、前記接続パッド１０３Ｂに到達するビアホール１０１Ａを形成する。
次に、図９Ｆに示す工程において、例えば、Ｃｕのメッキ法により、前記ビアホール１０１Ａの内壁に前記接続パッド１０３Ｂに接続されるビアプラグ１０８Ａと、前記絶縁層１０１上に該ビアプラグ１０８Ａに接続されたパターン配線１０８Ｂとを形成し、前記配線部１０８を形成する。
次に、図９Ｇに示す工程において、エッチングにより前記支持基板１１１および前記エッチストップ層１１２を剥離し、前記接続パッド１０３Ｂが露出する状態にする。
次に、図９Ｈに示す工程において、前記接続パッド１０３Ｂの端部を覆うように、開口部１０４を有するソルダーレジスト層１０２を形成する。また、前記開口部１０４からは、前記接続パッド１０３Ｂが露出するようにする。
同様に、前記配線部１０８を覆うように、開口部１０７Ａを有するソルダーレジスト層１０９を形成する。また、前記開口部１０７Ａからは、前記パターン配線１０８Ｂの一部が露出するようにする。
次に、図９Ｉに示す工程において、前記ソルダーレジスト層１０２から露出した前記接続パッド１０３Ｂの表面に、例えば半田よりなる金属層１０３Ｓを形成する。同様にして、前記ソルダーレジスト層１０７から露出した前記パターン配線１０８Ｂの表面に、例えば半田よりなる金属層１１０を形成する。
このようにして、図３に示した実装基板１００を形成することができる。
また、図１０は、本発明の実施例２による実装基板２００を示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する場合がある。また、特に説明しない部分は、実施例１に記載の実装基板１００と同じとする。
図１０を参照するに、本実施例による実装基板２００では、前記ソルダーレジスト層１０２に開口部１０２ｂが形成されている。また、前記絶縁層１０１には、前記開口部１０２ｂから露出する接続パッド１０３Ｃが形成されている。前記接続パッド１０３Ｃは、前記接続パッド１０３Ｂと同様に、ソルダーレジスト層１０２Ｂに端部が覆われるようにして形成されている。
本実施例による実装基板２００では、上記の構造を有しているため、例えば、中央部に接続部が形成された半導体チップを実装することが可能である。例えば、前記接続パッド１０３Ｃは、実装される半導体チップの電源ラインまたは接地ラインに接続される。近年の半導体チップでは、特に省電力化（低電圧対応）の要求があり、低電圧対応のためには、電源系のライン（電源ラインまたは接地ライン）が、半導体チップのデバイスが形成された中心部近傍に形成されていることが好ましい。このため、近年の低電圧対応の半導体チップでは、電源系ラインの強化のために電源系のラインを半導体チップの中心近傍に増設する構成とされる場合がある。
本実施例による実装基板２００は、このような低電圧対応の半導体チップを実装することが可能である。
また、上記の構造において、前記接続パッド１０３Ｃが露出する面積は、前記接続パッド１０３Ａの露出面積および前記接続パッド１０３Ｂの露出面積と同じに形成されることが好ましい。この場合に、半導体チップを接続する場合の接続部の形状のばらつきが抑制され、良好な信頼性で半導体チップを実装することができる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、実装される半導体チップの接続部の狭ピッチ化に対応が可能な実装基板を提供することが可能になる。
従来の実装基板を示す図である。 従来の実装基板の問題を示す図である。 実施例１による実装基板を示す図である。 図３の実装基板の接続パッドを示す図（その１）である。 （Ａ），（Ｂ）は、図４の接続パッドに半田接続部を形成する方法を示す図である。 図３の実装基板の接続パッドを示す図（その２）である。 従来の接続パッドの問題点を示す図である。 図３の実装基板の変形例を示す図である。 図３の実装基板の製造方法を示す図（その１）である。 図３の実装基板の製造方法を示す図（その２）である。 図３の実装基板の製造方法を示す図（その３）である。 図３の実装基板の製造方法を示す図（その４）である。 図３の実装基板の製造方法を示す図（その５）である。 図３の実装基板の製造方法を示す図（その６）である。 図３の実装基板の製造方法を示す図（その７）である。 図３の実装基板の製造方法を示す図（その８）である。 図３の実装基板の製造方法を示す図（その９）である。 実施例２による実装基板を示す図である。
符号の説明
１００，２００ 実装基板
１０１ 絶縁層
１０２，１０２Ａ，１０２Ｂ ソルダーレジスト層
１０３，１０３Ａ，１０３Ｂ，１０３Ｃ 接続パッド
１０５ 半導体チップ

Claims (6)

  1. 半導体チップがフリップチップ実装される実装基板であって、
    前記半導体チップに接続される複数の接続パッドと、
    前記接続パッドの一部を覆うように形成される絶縁層と、を有し、
    前記絶縁層は、前記半導体チップの中心に対応して形成される第１の絶縁層と、前記第１の絶縁層を囲むように形成される第２の絶縁層と、を含み、
    前記複数の接続パッドは、一部を前記第１の絶縁層に覆われる第１の接続パッドと、一部を前記第２の絶縁層に覆われる第２の接続パッドと、を含むことを特徴とする実装基板。
  2. 前記絶縁層は、ソルダーレジスト層よりなることを特徴とする請求項１記載の実装基板。
  3. 前記第１の絶縁層は四角形を構成し、該四角形の角部近傍には前記第２の接続パッドが設置されることを特徴とする請求項１または２記載の実装基板。
  4. 前記第１の接続パッドの露出面積と前記第２の接続パッドの露出面積が同じであることを特徴とする請求項１乃至３のいずれか１項に記載の実装基板。
  5. 前記第１の絶縁層に形成された開口部から露出する第３の接続パッドをさらに有することを特徴とする請求項１乃至４のいずれか１項に記載の実装基板。
  6. 前記第３の接続パッドの露出面積は前記第１の接続パッドの露出面積および前記第２の接続パッドの露出面積と同じであることを特徴とする請求項５記載の実装基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012500493A (ja) * 2008-08-21 2012-01-05 アギア システムズ インコーポレーテッド Ｓｎ膜におけるウイスカの軽減
JP2017085170A (ja) * 2017-01-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005242B1 (ko) * 2008-03-03 2011-01-04 삼성전기주식회사 방열 인쇄회로기판 및 반도체 칩 패키지
US8536718B2 (en) * 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
US8766461B1 (en) * 2013-01-16 2014-07-01 Texas Instruments Incorporated Substrate with bond fingers
US11315844B2 (en) * 2018-04-26 2022-04-26 Kyocera Corporation Electronic device mounting board, electronic package, and electronic module

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014651A (ja) * 2002-06-04 2004-01-15 Matsushita Electric Ind Co Ltd 配線基板、それを用いた半導体装置及び配線基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP3420076B2 (ja) 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
JP4177950B2 (ja) * 2000-03-28 2008-11-05 ローム株式会社 半導体装置の製造方法
JP2005109187A (ja) * 2003-09-30 2005-04-21 Tdk Corp フリップチップ実装回路基板およびその製造方法ならびに集積回路装置
TWI240389B (en) * 2004-05-06 2005-09-21 Advanced Semiconductor Eng High-density layout substrate for flip-chip package
US7057284B2 (en) * 2004-08-12 2006-06-06 Texas Instruments Incorporated Fine pitch low-cost flip chip substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014651A (ja) * 2002-06-04 2004-01-15 Matsushita Electric Ind Co Ltd 配線基板、それを用いた半導体装置及び配線基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012500493A (ja) * 2008-08-21 2012-01-05 アギア システムズ インコーポレーテッド Ｓｎ膜におけるウイスカの軽減
US8653375B2 (en) 2008-08-21 2014-02-18 Agere Systems, Inc. Mitigation of whiskers in Sn-films
JP2017085170A (ja) * 2017-01-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置

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