JP2007281369A - 半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法 - Google Patents

半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法 Download PDF

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mask
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Hideaki Sakaguchi
秀明 坂口
Mitsutoshi Azuma
光敏 東
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Shinko Electric Industries Co Ltd
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Abstract

【課題】電極パッドに異なる径の半田接続部を良好な信頼性で形成する半田接続部の形成方法を提供する。
【解決手段】第１の電極パッド１０７に対応する第１の開口部１４０Ａと、第２の電極パッド１１０に対応する当該第１の開口部と大きさの異なる第２の開口部１４０Ｂとを有するベースマスク１４０上に、前記第１の開口部に対応した開口部を有するとともに前記第２の開口部を覆う第１のマスクを設置して、前記第１の電極パッドに半田ボール１０９Ａを載置する第１の工程と、前記ベースマスク上に、前記第２の開口部に対応した開口部１５１Ｂを有するととともに前記第１の開口部を覆う第２のマスク１５１を設置して、前記第２の電極パッドに半田ボール１１２Ａを設置する第２の工程と、前記半田ボールを溶融する第３の工程と、を有することを特徴とする半田接続部の形成方法。
【選択図】図２Ｈ

Description

本発明は、半田接続部の形成方法と、当該半田接続部の形成方法を用いた配線基板の製造方法、および当該半田接続部の形成方法を用いた半導体装置の製造方法に関する。
近年の半導体チップの高密度化に伴い、半導体チップの接続部（電極パッド）の高集積化が進んでいる。このため、半導体チップの実装としては、いわゆる半田バンプ（突極電極）と呼ばれる半田接続部を用いることで、半導体チップの接続部を高密度に配置する方法が採用されるようになってきている。
上記の方法では、例えば半導体チップ側、または実装基板側にアレイ状に設置された半田バンプを用いて半導体チップと実装基板が電気的に接続される（例えば特許文献１参照）。
特開２００４−３２７５３６号公報 特許第２９７４４３６号公報
通常、アレイ状に設置された複数の半田バンプはすべて同じ大きさ（径）で形成されるが、半導体チップ（実装基板）の仕様によっては半導体チップ（実装基板）の面内で半田バンプの大きさ（径）が異なる場合がある。
このように、半田バンプの径が異なる場合には、例えば印刷法では狭ピッチとなった場合に半田バンプを形成することが困難となる問題があった。このため、開口径が異なる複数の開口部を有するマスクを用いて、直径の異なる半田ボールを電極パッド上に載置する方法が提案されていた（特許文献２参照）。
しかし、上記の特許文献２に係る方法では、半田ボールを開口部に搭載する工程において、直径の異なる半田ボールが混在してしまうため、載置された半田ボール以外の半田ボールを再度使用する場合に、直径の違いによる分別が困難となってしまう場合があった。このため、半導体装置や実装基板の製造コストが増大してしまう場合があった。
また、上記の特許文献２に係る方法では、載置される半田ボールの直径（大きさ）の差が小さい場合、異なる開口部（電極パッド）に半田ボールが載置されてしまう可能性があり、実装の精度が問題となる懸念があった。
そこで、本発明では、上記の問題を解決した、新規で有用な半田接続部の形成方法、当該半田接続部の形成方法を用いた配線基板の製造方法、および当該半田接続部の形成方法を用いた半導体装置の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、電極パッドに異なる径の半田接続部を良好な信頼性で形成する半田接続部の形成方法、当該半田接続部の形成方法を用いた配線基板の製造方法、および当該半田接続部の形成方法を用いた半導体装置の製造方法を提供することである。
本発明の第１の観点では、上記の課題を、第１の電極パッドと第２の電極パッドにそれぞれ半田接続部を形成する半田接続部の形成方法であって、前記第１の電極パッドに対応する第１の開口部と、前記第２の電極パッドに対応する当該第１の開口部と大きさの異なる第２の開口部とを有するベースマスク上に、前記第１の開口部に対応した開口部を有するとともに前記第２の開口部を覆う第１のマスクを設置して、前記第１の電極パッドに半田ボールを載置する第１の工程と、前記ベースマスク上に、前記第２の開口部に対応した開口部を有するととともに前記第１の開口部を覆う第２のマスクを設置して、前記第２の電極パッドに半田ボールを設置する第２の工程と、前記半田ボールを溶融する第３の工程と、を有することを特徴とする半田接続部の形成方法により、解決する。
本発明によれば、電極パッドに異なる径の半田接続部を良好な信頼性で形成することが可能になる。
また、本発明の第２の観点では、上記の課題を、上記の半田接続部の形成方法を用いた配線基板の製造方法により、解決する。
本発明によれば、電極パッドに異なる径の半田接続部が良好な信頼性で形成される配線基板の製造方法を提供することができる。
また、本発明の第３の観点では、上記の課題を、上記の半田接続部の形成方法を用いた半導体装置の製造方法により、解決する。
本発明によれば、電極パッドに異なる径の半田接続部が良好な信頼性で形成される半導体装置の製造方法を提供することができる。
本発明によれば、電極パッドに異なる径の半田接続部を良好な信頼性で形成する半田接続部の形成方法、当該半田接続部の形成方法を用いた配線基板の製造方法、および当該半田接続部の形成方法を用いた半導体装置の製造方法を提供することが可能になる。
本発明による、半田接続部の形成方法は、第１の電極パッドと第２の電極パッドにそれぞれ半田接続部を形成する半田接続部の形成方法であって、前記第１の電極パッドに対応する第１の開口部と、前記第２の電極パッドに対応する当該第１の開口部と大きさの異なる第２の開口部とを有するベースマスク上に、前記第１の開口部に対応した開口部を有するとともに前記第２の開口部を覆う第１のマスクを設置して、前記第１の電極パッドに半田ボールを載置する第１の工程と、前記ベースマスク上に、前記第２の開口部に対応した開口部を有するととともに前記第１の開口部を覆う第２のマスクを設置して、前記第２の電極パッドに半田ボールを設置する第２の工程と、前記半田ボールを溶融する第３の工程と、を有することを特徴としている。
上記の半田接続部の形成方法では、電極パッドに異なる径の半田接続部を良好な信頼性で形成することが可能になる。
例えば、従来（例えば特許第２９７４４３６号広報記載の発明）のように、１つのマスクにおいて大きさの異なる半田ボールを同時に搭載しようとすると、直径の異なる半田ボールが混在してしまう問題があった。このため、載置された半田ボール以外の半田ボールを再生して使用する場合に、直径の違いによる分別が困難となってしまう問題や、載置される半田ボールの直径（大きさ）の差が小さい場合、異なる開口部（電極パッド）に半田ボールが載置されてしまう懸念が生じていた。
そこで、上記の本発明による半田接続部の形成方法では、前記ベースマスク上に、第１の電極パッドに対応した開口部を有するとともに第２の電極パッドを覆う第１のマスクと、第２の電極パッドに対応する開口部を有するとともに第１の電極パッドを覆う第２のマスクを順次設置することで、異なる大きさ（径）の半田ボールを載置（搭載）する場合の信頼性を良好としている。
また、前記第１のマスクおよび前記第２のマスクは、前記第１の電極パッドに対応する第１の開口部と、前記第２の電極パッドに対応する、当該第１の開口部と大きさの異なる第２の開口部と、を有するベースマスク上に設置されるため、以下の効果を奏する。
この場合、前記第１の電極パッドまたは前記第２の電極パッド上に載置された半田ボールは、上記のベースマスクにより保持されるため、半田ボールのずれが抑制されて、半田接続部の信頼性が良好となる効果を奏する。例えば、第１のマスクを用いて半田ボールを載置した後に、当該第１のマスクから前記第２のマスクに交換する場合、当該ベースマスクによって、すでに前記第１の電極パッド上に載置された半田ボールのずれを抑制することが可能になる。
次に、上記の半田接続部の形成方法と、これを用いた配線基板と半導体装置の製造の例について図面に基づき、以下に説明する。
図１は、本発明の実施例１による半田接続部の形成方法（後述）を用いて製造される配線基板の構造の一例を模式的に示す断面図である。
図１を参照するに、本図に示す配線基板（実装基板）１００は、例えばプリプレグ材よりなるコア基板１０１を有し、該コア基板１０１を貫通するように複数のビアプラグ１０４が形成されている。
前記コア基板１０１の第１の面には、前記ビアプラグ１０４に接続されるパターン配線１０５が、前記コア基板の該第１の面の反対側の第２の面には、同様にビアプラグ１０１に接続されるパターン配線１１５が形成されている。
さらに、前記パターン配線１０５を覆うように、絶縁層１０２が形成され、該絶縁層１０２には、前記パターン配線１０５に接続されるビアプラグ１０６が形成されている。さらに、該ビアプラグ１０６に接続される電極パッド１０７、１１０が、前記絶縁層１０２の前記コア基板１０１に接する側の反対側に形成されている。
また、前記絶縁層１０２を覆うように前記電極パッド１０７、１１０の周囲には、ソルダーレジスト層（絶縁層）１０３が形成され、該ソルダーレジスト層１０３から露出した該電極パッド１０７、１１０には、例えば半田接続部の密着性が良好となるような密着層１０８、１１１がそれぞれ形成されている。
また、前記密着層１０８、１１１には、それぞれ半田接続部（半田バンプ）１０９、１１２が形成されている。また、上記の構造において、前記電極パッド１０７は、前記電極パッド１１０より小さく、平面視した場合の半田接続部１０９の径は、半田接続部１１２の径より小さくなっている。
一方、前記コア基板１０１の前記第２の面には、前記パターン配線１１５を覆うように絶縁層１１３が形成され、該絶縁層１１３上には、ソルダーレジスト層（絶縁層）１１４が積層されている。
また、前記絶縁層１１３には、前記パターン配線１１５に接続されるビアプラグ１１６、１２０が形成されている。また、前記絶縁層１１３上には、前記ビアプラグ１１６に接続される電極パッド１１７が形成され、該電極パッド１１７上には、半田接続部の密着性が良好となるような密着層１１８が形成され、さらに、該密着層１１８上には、半田接続部（半田バンプ）１１９が形成されている。
同様に、前記絶縁層１１３上には、前記ビアプラグ１２０に接続される電極パッド１２１が形成され、該電極パッド１２１上には、半田接続部の密着性が良好となるような密着層１２３が形成され、さらに、該密着層１２３上には、半田接続部（半田バンプ）１２４が形成されている。
本実施例による配線基板１００においては、例えば半田接続部１１９、１２４の側に半導体チップがフリップチップ実装される。また、前記配線基板１００は、前記半田接続部１０９、１１２を用いて、例えばマザーボードなどに実装される構造を有している。
上記の配線基板１００においては、例えば前記コア基板１０１は、プリプレグ材料よりなり、前記絶縁層１０２、１１３はエポキシ材料、またはポリイミド材料などのいわゆるビルドアップ樹脂よりなる。また、前記ビアプラグ１０４、１０６、１１６、１２０と、前記パターン配線１０５、１１５、電極パッド１０７、１１０、１１７、１２１は、Ｃｕよりなる。また、前記接続層１０８、１１１、１１８、１２３は、例えばＡｕ／Ｎｉ層（Ａｕが外側となる積層構造）により、構成される。
次に、上記の配線基板１００の製造方法について説明する。上記の、前記コア基板１０１、前記絶縁層１０２、１１３、ソルダーレジスト層１０３、１１４、前記ビアプラグ１０４、１０６、１１６、１２０、前記パターン配線１０５、１１５、電極パッド１０７、１１０、１１７、１２１、および前記接続層１０８、１１１、１１８、１２３は、公知のビルドアップ法により、形成することが可能である。
以下に、図２Ａ〜図２Ｊに基づき、前記電極パッド１０７、１１０上に、半田接続部１０９、１１２を形成する方法について、手順を追って説明する。ただし、先に説明した部分には同一の符号を付し、説明を省略する場合がある。また、図２Ａでは、前記コア基板１０１、前記絶縁層１０２、前記ソルダーレジスト層１０３、電極パッド１０７、１１０以外の構成は、図示を省略している。すなわち、前記ビアプラグ１０４、１０６、前記パターン配線１０５、前記接続層１０８、１１１、などは図示を省略している。また、前記電極パッド１０７，１１０の個数が図１と異なっているが、当該電極パッド１０７，１１０の個数は様々に変更することが可能であり、図２Ａ以下はその一例を示している。
図２Ａに示す工程では、公知のビルドアップ法により、前記コア基板１０１上に積層される絶縁層（ビルドアップ層１０２）を形成し、図示を省略するビアプラグ１０４、１０６、パターン配線１０５を形成し、電極パッド１０７、１１０を形成する。さらに前記電極パッド１０７、１１０の周囲にソルダーレジスト層１０３を形成する。上記の構造において、前記電極パッド１０７は、前記電極パッド１１０より小さく（前記電極パッド１１０は前記電極パッド１０７より大きく）形成される。
次に、図２Ｂに示す工程において、前記電極パッド１０７、１１０を露出させる開口部を有するマスク１３０を前記ソルダーレジスト層１０３上に設置する。ここで、露出した前記電極パッド１０７、１１０上に、後の工程で載置される半田ボールが固定されるためのフラックス層１３１、１３２をそれぞれ形成する。
次に、図２Ｃに示す工程において、前記マスク１３０を除去する。
図２Ｄに示す工程において、前記電極パッド１０７に対応する開口部１４０Ａ（径Ｈ１）と、前記電極パッド１１０に対応する開口部１４０Ｂ（径Ｈ２）とを有するベースマスク１４０を、前記ソルダーレジスト層１０３上に設置する。ここで、前記電極パッド上の前記フラックス層１３１と、前記電極パッド１１０上の前記フラックス層１３２が露出するようにされる。また、上記の開口部１４０Ａ，１４０Ｂにおいて、径Ｈ２>径Ｈ１の関係が成立するように開口部が形成される。
次に、図２Ｅに示す工程において、前記ベースマスク１４０上に、マスク１５０を設置する。前記マスク１５０は、前記電極パッド１０７に対応した（前記開口部１４０Ａに対応した）開口部１５０Ａを有するとともに、前記電極パッド１１０（前記開口部１４０Ｂ）を覆う保護部１５０Ｂを有する構造となっている。
ここで、前記マスク１５０上に、複数の半田ボール１０９Ａを供給して、前記ベースマスク１４０の前記開口部１４０Ａ（前記開口部１５０Ａ）に、該半田ボール１０９Ａが挿入されるようにして、前記電極パッド１０７上の前記フラックス層１３１上に、該半田ボール１０９Ａを載置する。
次に、図２Ｆに示す工程において、前記マスク１５０を除去する。
次に、図２Ｇに示す工程において、前記ベースマスク１４０上に、マスク１５１を設置する。前記マスク１５１は、前記電極パッド１１０に対応した（前記開口部１４０Ｂに対応した）開口部１５１Ｂを有するとともに、前記電極パッド１０７（前記開口部１４０Ａ）を覆う保護部１５１Ａを有する構造となっている。
次に、図２Ｈに示す工程において、前記マスク１５１上に、複数の半田ボール１１２Ａを供給して、前記ベースマスク１４０の前記開口部１４０Ｂ（前記開口部１５１Ｂ）に、該半田ボール１１２Ａが挿入されるようにして、前記電極パッド１１０上の前記フラックス層１３２上に、該半田ボール１１２Ａを載置する。この場合、前記半田ボール１１２Ａの径は、前記半田ボール１０９Ａの径よりも大きい。
次に、図２Ｉに示す工程において、前記マスク１５１を除去する。
次に、図２Ｊに示す工程において、前記ベースマスク１４０を除去する。
次に、図２Ｋに示す工程において、前記半田ボール１０９Ａ、１１２Ａを溶融する事により、半田接続部（半田バンプ）１０９、１１２が形成される。また、前記半田接続部１０９、１１２を平面視した場合の径は、前記半田接続部１１２よりも前記バンプ１０９の方が小さくなっている。一方で、前記バンプ１０９と前記バンプ１１２の高さは実質的に同じとなるように構成され、実装の精度が良好となる構造になっている。
上記の半田接続部の形成方法、およびこれを用いた配線基板の製造方法によれば、電極パッドに、異なる径の半田接続部を良好な信頼性で形成することが可能となる。
例えば、従来は、１つのマスクにおいて大きさのことなる半田ボールを同時に搭載しようとすると、直径の異なる半田ボールが混在してしまう問題があり、また、載置される半田ボールの直径（大きさ）の差が小さい場合、異なる開口部（電極パッド）に半田ボールが載置されてしまう懸念が生じていた。
一方で、本実施例では、これらの問題を排除し、効率よく半田ボールを利用することが可能となるとともに、電極パッドに、異なる径の半田接続部を良好な信頼性で形成することが可能となっている。
また、本実施例では、図２Ｄの工程で設置されるベースマスク１４０によって、電極パッド上に載置された半田ボールが保持されるため、後の工程においてマスクを交換する場合においても半田ボールのずれや、半田ボールのずれに伴うマスクと半田ボールの干渉などの発生が抑制されることが特徴である。
例えば、図２Ｅに示した工程で載置された前記半田ボール１０９Ａは、図２Ｆで前記マスク１５０が除去された場合においても、前記ベースマスク１４０で保持されるため、載置された位置が大きくずれることがない。したがって、図２Ｇで前記マスク１５１を設置する場合においても、当該マスク１５１と前記半田ボール１０９Ａが干渉することなく、良好な精度でマスクを設置することが可能となる。
また、一旦電極パッド１０７上（フラックス層１３１上）に載置された半田ボール１０９Ａは、保護部１５１Ａで保護されるため、半田ボールが飛び出したり、径が異なる半田ボールが置き換わるなどの問題の発生が抑制される。
また、径の異なる半田ボール１０９Ａ、１１２Ａは、実質的に個別に電極パッドに載置されるとともに、載置された半田ボールが保護部で隔離されるため、径の異なる半田ボールが混合することがない。このため、半田ボールの再生（再利用）が容易となり、半田接続部の形成の効率が良好となる効果を奏する。
また、図３は、本発明の実施例２による半導体装置の製造方法で形成される半導体装置２００を模式的に示す断面図である。
図３を参照するに、前記半導体装置２００は、公知の方法で形成される、電極パッド２０３、２０５を有する半導体チップ２０１を含む構造となっている。また、前記電極パッド２０３、２０５の周囲には、ソルダーレジスト層２０２が形成されている。また、前記電極パッド２０３、２０５には、上記の実施例１または実施例２による半田接続部の形成方法を用いて形成される半田接続部（半田バンプ）２０４、２０６が形成されている。
前記半田接続部２０４、２０６は、実施例１（図２Ａ〜図２Ｋ）に示した方法で形成される。
この場合、前記電極パッド２０３は、前記電極パッド１０７に、前記電極パッド２０５は前記電極パッド１１０に相当する。また、前記半田接続部２０４は前記半田接続部１０９に、前記半田接続部２０６は前記半田接続部１１２に相当する。
このように、半導体チップの電極パッドに対しても、良好な信頼性で大きさ（径）の異なる半田接続部を形成することが可能であり、電極パッドに異なる大きさの半田接続部が形成されてなる半導体装置を製造することが可能である。
また、図４は、実施例１に記載した配線基板１００に、実施例２に記載した半導体装置（半導体チップ）２００がフリップチップ実装されてなる半導体装置３００を示す図である。このように、大きさの異なる複数の半田接続部を有する半導体装置（半導体チップ）を、大きさが異なる複数の半田接続部を有する配線基板に実装して、半導体装置を形成することができる。また、上記の構造において、半導体装置１００を実装する場合に、半田接続部（半田バンプ）は、配線基板１００側と半導体装置２００側の双方に形成してもよいが、いずれか一方だけに形成しておいてもよい。
また、図５は、実施例１の変形例を示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。図５は、実施例１の図２Ｋに示した工程に相当する。本実施例においては、図２Ｋの電極パッド１０７、１１０にそれぞれ相当する電極パッド１０７Ｘ、１１０Ｘ上に、図２Ｋの電極パッド１０９、１１２にそれぞれ相当する電極パッド１０９Ｘ、１１２Ｘが形成されている。
本実施例の場合、実施例１の場合と異なり、前記電極パッド１１０Ｘの径が前記電極パッド１０７Ｘの径より小さくなっている。これに対応して、前記半田接続部１１２Ｘの径が前記半田接続部１０９Ｘの径より小さくなっている。
すなわち、本実施例の場合、配線基板の中央部において半田接続部の径が大きく、周縁部において小さくなるように形成されている。このように、半田接続部の大きさの分布は、様々に変形・変更することが可能である。
例えば、半導体チップの中心部近傍に電源系のライン（電源ライン、接地ライン）を増設した、省電力型の半導体チップや、当該省電力型の半導体チップを実装するための配線基板では、中心部の半田接続部を大きくすることが好ましい。また、半導体チップ（配線基板）の周縁部では、信号系のラインが形成されるため、半田接続部の大きさは電源系のラインに用いられる場合に比べて小さくなる。
このように、本発明による半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法は、省電力型の半導体装置に対応することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、電極パッドに異なる径の半田接続部を良好な信頼性で形成する半田接続部の形成方法、当該半田接続部の形成方法を用いた配線基板の製造方法、および当該半田接続部の形成方法を用いた半導体装置の製造方法を提供することが可能になる。
実施例１による配線基板を示す図である。 実施例１による配線基板の製造方法を示す図（その１）である。 実施例１による配線基板の製造方法を示す図（その２）である。 実施例１による配線基板の製造方法を示す図（その３）である。 実施例１による配線基板の製造方法を示す図（その４）である。 実施例１による配線基板の製造方法を示す図（その５）である。 実施例１による配線基板の製造方法を示す図（その６）である。 実施例１による配線基板の製造方法を示す図（その７）である。 実施例１による配線基板の製造方法を示す図（その８）である。 実施例１による配線基板の製造方法を示す図（その９）である。 実施例１による配線基板の製造方法を示す図（その１０）である。 実施例１による配線基板の製造方法を示す図（その１１）である。 実施例２による半導体装置を示す図である。 実施例３による半導体装置を示す図である。 実施例１の変形例である。
符号の説明
１００ 配線基板
１０１ コア基板
１０２，１１３ 絶縁層
１０３，１１４ ソルダーレジスト層
１０４，１０６，１１６，１２０ ビアプラグ
１０５，１１５ パターン配線
１０７，１１０，１１７，１２２ 電極パッド
１０８，１１１，１１８，１２３ 接続層
１４０ ベースマスク
１４０Ａ，１４０Ｂ 開口部
１５０，１５１ マスク
１５０Ａ，１５１Ｂ 開口部
１５０Ｂ，１５１Ａ 保護部

Claims (4)

  1. 第１の電極パッドと第２の電極パッドにそれぞれ半田接続部を形成する半田接続部の形成方法であって、
    前記第１の電極パッドに対応する第１の開口部と、前記第２の電極パッドに対応する当該第１の開口部と大きさの異なる第２の開口部とを有するベースマスク上に、前記第１の開口部に対応した開口部を有するとともに前記第２の開口部を覆う第１のマスクを設置して、前記第１の電極パッドに半田ボールを載置する第１の工程と、
    前記ベースマスク上に、前記第２の開口部に対応した開口部を有するととともに前記第１の開口部を覆う第２のマスクを設置して、前記第２の電極パッドに半田ボールを設置する第２の工程と、
    前記半田ボールを溶融する第３の工程と、を有することを特徴とする半田接続部の形成方法。
  2. 前記第１の電極パッドに設置される半田ボールと、前記第２の電極パッドに設置される半田ボールの大きさが異なることを特徴とする請求項１記載の半田接続部の形成方法。
  3. 請求項１または２記載の半田接続部の形成方法を用いた、配線基板の製造方法。
  4. 請求項１または２記載の半田接続部の形成方法を用いた、半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012044080A (ja) * 2010-08-23 2012-03-01 Kyocer Slc Technologies Corp 配線基板
KR20120070093A (ko) * 2010-12-21 2012-06-29 삼성전자주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
US8703600B2 (en) 2009-06-02 2014-04-22 Kabushiki Kaisha Toshiba Electronic component and method of connecting with multi-profile bumps
JP2015179795A (ja) * 2013-05-30 2015-10-08 京セラサーキットソリューションズ株式会社 配線基板
JP2019067991A (ja) * 2017-10-04 2019-04-25 アスリートＦａ株式会社 ボール配列用マスク、ボール搭載装置及びボール搭載方法
JP7468943B1 (ja) 2023-01-30 2024-04-16 アスリートＦａ株式会社 ボール搭載装置及びボール搭載方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485563B2 (en) * 2006-06-29 2009-02-03 Intel Corporation Method of providing solder bumps of mixed sizes on a substrate using a sorting mask and bumped substrate formed according to the method
JP5194471B2 (ja) * 2007-02-06 2013-05-08 パナソニック株式会社 半導体装置
JP5154271B2 (ja) * 2008-03-17 2013-02-27 日本特殊陶業株式会社 はんだバンプを有する配線基板及びその製造方法
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
KR100999800B1 (ko) * 2010-02-04 2010-12-08 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR101712043B1 (ko) 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
JP2013004737A (ja) * 2011-06-16 2013-01-07 Shinko Electric Ind Co Ltd 半導体パッケージ
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
JP5923725B2 (ja) 2012-05-15 2016-05-25 パナソニックＩｐマネジメント株式会社 電子部品の実装構造体
US9207275B2 (en) * 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
TWI591783B (zh) * 2013-04-12 2017-07-11 精材科技股份有限公司 晶片封裝體及其製造方法
CN104377181B (zh) * 2013-08-15 2018-06-15 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US20150255366A1 (en) * 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
CN105448861B (zh) * 2014-06-30 2018-10-23 中芯国际集成电路制造(上海)有限公司 芯片、其制作方法及层叠芯片的制作方法
US10170444B2 (en) * 2015-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages for semiconductor devices, packaged semiconductor devices, and methods of packaging semiconductor devices
US9721919B2 (en) * 2015-12-14 2017-08-01 International Business Machines Corporation Solder bumps formed on wafers using preformed solder balls with different compositions and sizes
US10049996B2 (en) 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
US20190198474A1 (en) 2017-04-27 2019-06-27 International Business Machines Corporation Multiple sized bump bonds
US20190013251A1 (en) 2017-07-10 2019-01-10 International Business Machines Corporation Non-destructive testing of integrated circuit chips
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置
KR102467030B1 (ko) * 2018-01-17 2022-11-14 삼성전자주식회사 반도체 패키지 및 그 패키지를 포함한 반도체 장치
US11101190B2 (en) * 2018-07-16 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package and printed circuit board attachment
KR102528016B1 (ko) 2018-10-05 2023-05-02 삼성전자주식회사 솔더 부재 실장 방법 및 시스템
KR102631356B1 (ko) 2019-11-14 2024-01-31 삼성전자주식회사 반도체 패키지
KR20240033889A (ko) 2022-09-06 2024-03-13 덕산하이메탈(주) 접속핀
KR20240033886A (ko) 2022-09-06 2024-03-13 덕산하이메탈(주) 접속핀 이송카트리지
KR102579479B1 (ko) 2022-09-06 2023-09-21 덕산하이메탈(주) 접속핀
KR20240033887A (ko) 2022-09-06 2024-03-13 덕산하이메탈(주) 접속핀의 접속방법
KR102579478B1 (ko) 2022-09-06 2023-09-21 덕산하이메탈(주) 전기접속용 금속핀

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238693A (ja) * 1989-03-11 1990-09-20 Fujitsu Ltd はんだ供給方法
JPH0957432A (ja) * 1995-08-21 1997-03-04 Ibiden Co Ltd 半田供給用キャリア
JP2004063770A (ja) * 2002-07-29 2004-02-26 Fujitsu Ltd 電極間接続構造体の形成方法
WO2007072875A1 (ja) * 2005-12-20 2007-06-28 Ibiden Co., Ltd. プリント配線板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2974436B2 (ja) 1991-02-26 1999-11-10 シチズン時計株式会社 ハンダバンプの形成方法
US5749614A (en) * 1995-12-04 1998-05-12 Motorola, Inc. Vacuum pickup tool for placing balls in a customized pattern
SG97164A1 (en) * 2000-09-21 2003-07-18 Micron Technology Inc Individual selective rework of defective bga solder balls
TW536767B (en) * 2002-03-01 2003-06-11 Advanced Semiconductor Eng Solder ball attaching process
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
JP4006699B2 (ja) 2003-04-22 2007-11-14 日立金属株式会社 微小ボール搭載用マスクおよび微小ボールの搭載方法
US7569471B2 (en) * 2006-06-29 2009-08-04 Intel Corporation Method of providing mixed size solder bumps on a substrate using a solder delivery head
US20080054455A1 (en) * 2006-08-29 2008-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor ball grid array package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238693A (ja) * 1989-03-11 1990-09-20 Fujitsu Ltd はんだ供給方法
JPH0957432A (ja) * 1995-08-21 1997-03-04 Ibiden Co Ltd 半田供給用キャリア
JP2004063770A (ja) * 2002-07-29 2004-02-26 Fujitsu Ltd 電極間接続構造体の形成方法
WO2007072875A1 (ja) * 2005-12-20 2007-06-28 Ibiden Co., Ltd. プリント配線板の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703600B2 (en) 2009-06-02 2014-04-22 Kabushiki Kaisha Toshiba Electronic component and method of connecting with multi-profile bumps
JP2012044080A (ja) * 2010-08-23 2012-03-01 Kyocer Slc Technologies Corp 配線基板
KR20120070093A (ko) * 2010-12-21 2012-06-29 삼성전자주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR101719630B1 (ko) * 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
JP2015179795A (ja) * 2013-05-30 2015-10-08 京セラサーキットソリューションズ株式会社 配線基板
JP2019067991A (ja) * 2017-10-04 2019-04-25 アスリートＦａ株式会社 ボール配列用マスク、ボール搭載装置及びボール搭載方法
JP7468943B1 (ja) 2023-01-30 2024-04-16 アスリートＦａ株式会社 ボール搭載装置及びボール搭載方法

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