JP2008283187A - 印刷回路基板及びこれを有する半導体パッケージ - Google Patents

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Mu-Seob Shin
武 燮 申
Min Young Son
敏 榮 孫
Tae-Sung Yoon
太 成 尹
Young Hee Song
永 僖 宋
Byung-Seo Kim
秉 瑞 金
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Samsung Electronics Co Ltd
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Abstract

【課題】半導体チップと下部モールディング層の剥離による不良を防止することのできる半導体パッケージ及び印刷回路基板を提供する。
【解決手段】内部分離領域及び外部分離領域を含む分離領域によって分離される少なくとも２つの部分を持つ印刷回路基板１１０と、前記印刷回路基板上に実装される半導体チップ１３０と、半導体チップと印刷回路基板を電気的に接続するワイヤと、前記分離領域内に配置されるモールディング層１４０とを有する。
【選択図】図１

Description

本発明は、印刷回路基板及びこれを有する半導体パッケージに関し、より詳細には半導体チップと下部モールディング層の剥離による不良を防止することができる印刷回路基板及びこれを有する半導体パッケージに関する。
半導体産業において集積回路に対するパッケージング技術は、小型化に対する要求及び実装（ｍｏｕｎｔｉｎｇ）信頼性を満足させるために、発展し続けている。
このようなパッケージング技術のうち、近年に開発されたパッケージは、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：以下、ＢＧＡと称する）パッケージである。
ＢＧＡパッケージは、通常のリードフレームの代わりに、印刷回路基板を使用する。印刷回路基板は、半導体チップが接着される面の反対側の全面にソルダーボール（ｓｏｌｄｅｒ ｂａｌｌ）を含むので、ＢＧＡパッケージは、実装密度面で有利でありうる。また、ＢＧＡパッケージは、ソルダーボールによって外部回路と電気的接続がなされるので、電気的信号伝達経路が最小になるという長所がある。
ＢＧＡパッケージのモールディング層は、エポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ：ＥＭＣ）を含むことができる。モールディング層が形成されることによって、ワイヤー（ｗｉｒｅ）が掃引される現象（ｓｗｅｅｐｉｎｇ）が発生する可能性がある。また、モールディング層は、半導体チップを覆う上部モールディング層とワイヤーを覆う下部モールディング層とを含むことができるが、上部モールディング層と下部モールディング層との接触面積が小さいことから、ＢＧＡパッケージが容易に剥離（ｄｅｌａｍｉｎａｔｉｏｎ）されうる可能性があるという問題がある。
そこで、本発明は上記従来の半導体パッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、半導体チップと下部モールディング層の剥離による不良を防止することのできる半導体パッケージを提供することにある。
本発明の他の目的は、半導体チップと下部モールディング層の剥離による不良を防止することのできる印刷回路基板を提供することにある。
本発明のさらに他の目的は、半導体チップと下部モールディング層の剥離による不良を防止することのできる積層型半導体パッケージを提供することにある。
上記目的を達成するためになされた本発明による半導体パッケージは、分離領域によって分離される少なくとも２つの部分を含む印刷回路基板と、前記印刷回路基板上に実装される半導体チップと、前記分離領域内に配置されるモールディング層とを有することを特徴とする。
前記分離領域は、内部分離領域及び該内部分離領域の両端に配置される２つの外部分離領域を含み、前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことが好ましい。
前記外部分離領域のうちの少なくとも１つの幅は、前記印刷回路基板のエッジから前記内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることが好ましい。
前記外部分離領域のうちの少なくとも１つの幅は、実質的に均一であることが好ましい。
前記内部分離領域は、前記外部分離領域に接するエッジより前記外部分離領域から離隔する中央部でより広い幅を有することが好ましい。
前記分離領域は、前記印刷回路基板を一方向に横切る第１分離領域を含み、前記印刷回路基板は、前記第１分離領域により２つの部分に分離されることが好ましい。
前記第１分離領域は、第１内部分離領域と、前記第１内部分離領域の両端に配置される２個の第１外部分離領域とを含み、前記第１外部分離領域のうちの少なくとも１つの幅は、前記第１内部分離領域の幅より広いことが好ましい。
前記分離領域は、前記第１分離領域と交差する第２分離領域をさらに含み、前記印刷回路基板は、前記第１分離領域と前記第２分離領域によって４個の部分に分離されることが好ましい。
前記第２分離領域は、第２内部分離領域と、前記第２内部分離領域の両端に配置される第２外部分離領域とを含み、前記第２外部分離領域のうちの少なくとも１つの幅は、前記第２内部分離領域の幅より広いことが好ましい。
前記半導体チップは、中央に配置されるボンディングパッドを含み、前記印刷回路基板は、前記分離領域に隣接するボンドフィンガーを含み、前記ボンディングパッドと前記ボンドフィンガーとを電気的に接続するワイヤーをさらに含むことが好ましい。
前記モールディング層は、前記分離領域から延長されて前記ボンドフィンガー及び前記ワイヤーを覆う下部モールディング層と、前記半導体チップを覆う上部モールディング層とを含み、前記上部モールディング層と前記下部モールディング層とは、前記外部分離領域で互いに接触することが好ましい。
前記下部モールディング層の幅は、前記外部分離領域の幅より広いことが好ましい。
また、上記目的を達成するためになされた本発明による半導体パッケージは。分離領域によって分離される少なくとも２つの部分を含み、前記分離領域に貫通するオープニングを含む印刷回路基板と、前記印刷回路基板に実装される半導体チップと、前記分離領域の前記オープニング内に配置されるモールディング層とを有し、前記分離領域は、内部分離領域と、該内部分離領域の両端に配置される２つの外部分離領域とを含むことを特徴とする。
前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことが好ましい。
前記モールディング層は、前記分離領域から延長されて前記印刷回路基板の下部面の一部を覆う下部モールディング層と、前記印刷回路基板の上部面及び前記半導体チップを覆う上部モールディング層とを含み、前記上部モールディング層と前記下部モールディング層とは、前記印刷回路基板のオープニングを介して互いに接触することが好ましい。
前記印刷回路基板は、少なくとも５つの辺を有する多角形からなることが好ましい。
上記目的を達成するためになされた本発明による印刷回路基板は、分離領域によって分離される各々少なくとも２つの部分を含む複数のチップ領域と、前記チップ領域各々を取り囲むスクライブ領域とを有し、前記分離領域は、前記チップ領域内に提供され、前記スクライブ領域に向かって延長されていることを特徴とする。
前記分離領域は、前記チップ領域内に配置される内部分離領域と、前記内部分離領域の両端に配置されて前記スクライブ領域に延長される外部分離領域を含み、前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことが好ましい。
前記外部分離領域のうちの少なくとも１つの幅は、前記スクライブ領域から前記内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることが好ましい。
前記外部分離領域のうちの少なくとも１つの幅は、実質的に均一であることが好ましい。
前記外部分離領域は、前記スクライブ領域で互いに接続されることが好ましい。
隣接した前記外部分離領域は、互いに離隔し、前記隣接した分離領域間の離隔幅は、前記スクライブ領域の幅に比べて狭いことが好ましい。
また、上記目的を達成するためになされた本発明による半導体パッケージは、第１分離領域によって分離される少なくとも２つの部分を含む第１印刷回路基板と、前記第１印刷回路基板上に実装される第１半導体チップと、前記第１分離領域内に配置される第１モールディング層と、前記第１半導体チップ上に配置される第２印刷回路基板と、前記第２印刷回路基板上に実装される第２半導体チップとを有することを特徴とする。
前記第２印刷回路基板は、第２分離領域によって少なくとも２つの部分に分離され、前記第２分離領域内に配置される第２モールディング層をさらに含むことが好ましい。
前記第１分離領域及び前記第２分離領域のそれぞれは、実質的に均一な幅を有することが好ましい。
前記第１分離領域は、第１内部分離領域と、該第１内部分離領域の両端に配置される２つの第１外部分離領域とを含み、前記第２分離領域は、第２内部分離領域と、該第２内部分離領域の両端に配置される２つの第２外部分離領域とを含み、前記第１外部分離領域のうちの少なくとも１つの幅は、前記第１内部分離領域の幅より広く、前記第２外部分離領域のうちの少なくとも１つの幅は、前記第２内部分離領域の幅より広いことが好ましい。
前記第１外部分離領域の幅は、前記第１印刷回路基板のエッジから前記第１内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることが好ましい。
前記第２外部分離領域の幅は、前記第２印刷回路基板のエッジから前記第２内部分離領域側にテーパーしていることが好ましい。
前記第１外部分離領域は、実質的に均一な幅を有することが好ましい。
前記第２外部分離領域は、実質的に均一な幅を有することが好ましい。
前記第１印刷回路基板と前記第２印刷回路基板とを電気的に接続するソルダーボールをさらに有することが好ましい。
前記第１モールディング層は、前記第１半導体チップを覆う第１上部モールディング層と、前記第１分離領域から延長されて前記第１印刷回路基板の下部面の一部を覆う第１下部モールディング層とを含み、前記第２モールディング層は、前記第２半導体チップを覆う第２上部モールディング層と、前記第２分離領域から延長されて前記第２印刷回路基板の下部面の一部を覆う第２下部モールディング層とを含み、前記第１上部モールディング層は、前記第２下部モールディング層と接触することが好ましい。
前記第１モールディング層は、前記第１半導体チップを覆う第１上部モールディング層と、前記第１分離領域から延長されて前記第１印刷回路基板の下部面の一部を覆う第１下部モールディング層とを含み、前記第２モールディング層は、前記第２分離領域から延長されて前記第２印刷回路基板の下部面の一部を覆い、前記第２下部モールディング層は、前記第１半導体チップと接触することが好ましい。
本発明に係る印刷回路基板及びこれを有する半導体パッケージによれば、外部分離領域が提供されることによって、上部モールディング層と下部モールディング層との接触面積が十分に確保されうる。したがって、半導体チップと下部モールディング層が剥離されないという効果がある。
また、エポキシモールディングコンパウンドの圧力が減少するので、ワイヤーの掃引現象又はワイヤーの短絡が防止されうるという効果がある。これにより、半導体パッケージの信頼性が向上することができる。また、ワイヤーが内部分離領域のエッジに配置されうるので、ボンディングパッドの位置制約が減少できる。これにより、半導体パッケージは、小型化に対する要求に応えることができる。
次に、本発明に係る印刷回路基板及びこれを有する半導体パッケージを実施するための最良の形態の具体例を図面を参照しながら説明する。
図面において、層及び領域の厚さは、明確性のために誇張して示している。また、層が他の層又は基板「上」にあると説明される場合、それは、他の層又は基板上に直接的に形成されるか、又はそれらの間に第３の層が介在されうる。明細書全般にわたって同じ参照番号で表示された部分は、同じ構成要素を示す。
図１〜７は、本発明の第１の実施形態による半導体パッケージを説明するための図である。図１は、本発明の第１の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図である。図２は、図１の半導体パッケージの下部面の平面図である。図３は、図２のＩ−Ｉ’線に沿った断面図であり、図４は、図２のＩＩ−ＩＩ’線に沿った断面図である。
図１〜図４に示すように、分離領域１５０によって２つの部分に分離された印刷回路基板１１０が提供される。分離領域１５０は、印刷回路基板１１０を貫通するオープニング（ｏｐｅｎｉｎｇ）を含むことができる。オープニングは、印刷回路基板１１０の中央部に配置されうる。
印刷回路基板１１０は、下部絶縁層１１２、コア物質層１１４及び上部絶縁層１１６を含む。下部絶縁層１１２及び上部絶縁層１１６は、フォトソルダレジスト（Ｐｈｏｔｏ Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ：ＰＳＲ）を含むことができる。下部絶縁層１１２にボールランド（ｂａｌｌ ｌａｎｄ）１０５が配置される。ボールランド１０５にソルダーボール（図示せず）が付着されうる。ソルダーボールは、外部の回路と印刷回路基板１１０とを接続する機能を有する。
印刷回路基板１１０上に半導体チップ１３０が実装される。半導体チップ１３０は、接着層１２０によって印刷回路基板１１０に付着されうる。分離領域１５０は、内部分離領域１５４及び内部分離領域１５４の両端に配置される２つの外部分離領域１５２を含むことができる。２つの外部分離領域１５２は、以下で説明するモールディング層の形成時にモールディングコンパウンドの供給を円滑にすることができる。
半導体チップ１３０は、中央にボンディングパッド１３５を有し、印刷回路基板１１０は、内部分離領域１５４に隣接したボンドフィンガー１１８を有することができる。ボンディングパッド１３５とボンドフィンガー１１８とを接続するワイヤー１２５が供給される。
分離領域１５０にモールディング層１４０が配置される。モールディング層１４０は、エポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ：ＥＭＣ）を含みうる。モールディング層１４０は、分離領域１５０から延長されてボンドフィンガー１１８及びワイヤー１２５を覆う下部モールディング層１４６と、半導体チップ１３０を覆う上部モールディング層１４３とを含む。印刷回路基板１１０を貫通するオープニングは、外部分離領域１５２に配置されうる。したがって、上部モールディング層１４３は、外部分離領域１５２にてオープニングを介して下部モールディング層１４６と接触する。
本発明による第１の実施形態によれば、外部分離領域１５２が提供されることによって、上部モールディング層１４３と下部モールディング層１４６とが接触する面積が十分に確保されうる。したがって、半導体チップ１３０と下部モールディング層１４６の剥離による不良を抑制することができる。
また、エポキシモールディングコンパウンドの圧力が減少するので、特に、外部分離領域１５２に隣接したワイヤー１２５の掃引（ｓｗｅｅｐｉｎｇ）現象又はワイヤー１２５間の短絡（ｓｈｏｒｔ）が防止されうる。また、ワイヤー１２５が内部分離領域１５４のエッジに配置することができることより、ボンディングパッド１３５の位置制約が減少しうる。
これにより、半導体パッケージの信頼性が向上し、半導体パッケージは、小型化に対する要求に応えることができる。
図５は図１の半導体パッケージの下部面の平面図であり、図６は図１の半導体パッケージの下部面の平面図の他の例である。
図５及び図６に示すように、外部分離領域１５２のうちの少なくとも一つの幅は、内部分離領域１５４の幅より広いようにし得る。外部分離領域１５２は、モールディング層１４０の形成時にモールディングコンパウンドの供給を円滑にし得る。分離された印刷回路基板１１０は、少なくとも５つの辺（ｓｉｄｅ）を有する多角形からなり得る。多角形の辺（ｓｉｄｅ）のうちの何れか一つは、モールディング層１４０の形成時にモールディングコンパウンドの供給を円滑にすることができる。下部モールディング層１４６の幅は、外部分離領域１５２の幅より広いことが好ましい。すなわち、外部分離領域１５２の幅が拡張されて、半導体パッケージの剥離現象及びワイヤーの掃引現象が防止されうる。
さらに詳細に説明すると、図５に示すように、外部分離領域１５２の幅が印刷回路基板１１０のエッジから内部分離領域１５４へ行くほど狭くなりうる。図５において、外部分離領域１５２の幅は、線形的（ｌｉｎｅａｒ）に減少するが、多様な形状で減少することができる。あるいは、図６に示すように、外部分離領域１５２の幅を実質的に均一にすることも可である。
図７は、図１の半導体パッケージの下部面の平面図の他の例である。
図７に示すように、外部分離領域１５２のうちの少なくとも一つの幅は、内部分離領域１５４の幅より広いようにし得る。内部分離領域１５４は、外部分離領域１５２と接するエッジより外部分離領域１５２から離隔する中央部でより広い幅を有することができる。したがって、ボンディングパッド１３５とボンドフィンガー１１８の整列マージン（ｍａｒｇｉｎ）が十分確保されうる。図６と同様に、ボンディングパッド１３５とボンドフィンガー１１８とは、一列に配置されうる。
図８〜図１１は、本発明の第２の実施形態による半導体パッケージを説明するための図である。図８は、本発明の第２の実施形態による半導体パッケージの下部面の平面図であり、図９は、図８のＩＩＩ−ＩＩＩ’線に沿った断面図である。
図８及び図９に示すように、第１分離領域２５０ａ及び第２分離領域２５０ｂによって４つの部分に分離される印刷回路基板２１０が提供される。印刷回路基板２１０上に半導体チップ２３０が実装される。
半導体チップ２３０は、接着層２２０によって印刷回路基板２１０に付着されうる。
第１分離領域２５０ａは、印刷回路基板２１０を一方向に横切る。第１分離領域２５０ａは、第１内部分離領域２５４ａと、第１内部分離領域２５４ａの両端に提供される第１外部分離領域２５２ａを含む。第１外部分離領域２５２ａのうちの少なくとも一つの幅は、第１内部分離領域２５４ａの幅より広くすることができる。さらに詳細に説明すると、第１外部分離領域２５２ａの幅は、印刷回路基板２１０のエッジから第１内部分離領域２５４ａへ行くほどテーパー（ｔａｐｅｒ）されうる。
第２分離領域２５０ｂは、第１分離領域２５０ａと交差しうる。第２分離領域２５０ｂは、第２内部分離領域２５４ｂと、第２内部分離領域２５４ｂの両端に提供される第２外部分離領域２５２ｂとを含む。第２外部分離領域２５２ｂのうちの少なくとも一つの幅は、第２内部分離領域２５４ｂの幅より広いようにし得る。第１外部分離領域２５２ａ及び第２外部分離領域２５２ｂは、以下で説明するモールディング層の形成時にモールディングコンパウンドの供給を円滑にすることができる。
印刷回路基板２１０は、少なくとも５つの辺を有する多角形からなりうる。多角形の辺のうちの何れか一つは、モールディング層の形成時にモールディングコンパウンドの供給を円滑にすることができる。
印刷回路基板２１０は、下部絶縁層２１２、コア物質層２１４及び上部絶縁層２１６を含む。下部絶縁層２１２及び上部絶縁層２１６は、フォトソルダレジストを含むことができる。下部絶縁層２１２にボールランド２０５が配置される。ボールランド２０５にソルダーボール（図示せず）が付着されうる。ソルダーボールは、外部の回路と印刷回路基板２１０とを接続する機能を有する。
半導体チップ２３０は、中央にボンディングパッド２３５を有し、印刷回路基板２１０は、第１内部分離領域２５４ａに隣接したボンドフィンガー２１８を有することができる。ボンディングパッド２３５とボンドフィンガー２１８とを接続するワイヤー２２５が供給される。
第１、第２分離領域２５０ａ、２５０ｂにモールディング層２４０が配置される。モールディング層２４０は、エポキシモールディングコンパウンドを含むことができる。モールディング層２４０は、第１、第２分離領域２５０ａ、２５０ｂから延長されてボンドフィンガー２１８及びワイヤー２２５を覆う下部モールディング層２４６と、半導体チップ２３０を覆う上部モールディング層２４３とを含むことができる。上部モールディング層２４３は、第１、第２外部分離領域２５２ａ、２５２ｂで下部モールディング層２４６と接触する。
本発明による第２の実施形態によれば、第１、第２外部分離領域２５２ａ、２５２ｂが提供されることによって、上部モールディング層２４３と下部モールディング層２４６とが接触する面積が十分に確保されうる。したがって、半導体チップ２３０と下部モールディング層２４６の剥離による不良を抑制することができる。
また、エポキシモールディングコンパウンドの圧力が減少するので、ワイヤー２２５の掃引現象又はワイヤー２２５間の短絡が防止されうる。また、ワイヤー２２５が第１内部分離領域２５４ａのエッジに配置することができることより、ボンディングパッド２３５の位置制約が減少できる。これにより、半導体パッケージの信頼性が向上し、半導体パッケージは、小型化に対する要求に応えることができる。
図１０及び図１１は、本発明の第２の実施形態による半導体パッケージの下部面の平面図の他の例である。
図１０に示すように、第１外部分離領域２５２ａの幅は、第１内部分離領域２５４ａの幅より広くすることができ、第２外部分離領域２５２ｂの幅は、第２内部分離領域２５４ｂの幅と実質的に同一でありうる。第１外部分離領域２５２ａの幅は、実質的に均一でありうる。下部モールディング層２４６の幅は、第１、第２外部分離領域２５２ａ、２５２ｂの幅より広いことが好ましい。すなわち、第１外部分離領域２５２ａの幅が拡張されて、ワイヤーの掃引現象及び短絡が防止されうる。
図１１に示すように、第１、第２外部分離領域２５２ａ、２５２ｂの幅は、第１、第２内部分離領域２５４ａ、２５４ｂの幅より広くすることができる。第１、第２外部分離領域２５２ａ、２５２ｂの幅は、実質的に均一でありうる。下部モールディング層２４６の幅は、第１、第２外部分離領域２５２ａ、２５２ｂの幅より広いことが好ましい。すなわち、第１、第２外部分離領域２５２ａ、２５２ｂの幅が拡張されて、上部モールディング層２４３と下部モールディング層２４６との接触面積が十分に確保されうる。これにより、半導体パッケージの剥離現象が防止されうる。
図１２は、本発明の一実施形態による半導体パッケージの形成方法を説明するためのフローチャートである。
図１２に示すように、半導体パッケージの形成方法は、印刷回路基板を用意するステップ（ステップＳ１００）、分離領域を形成するステップ（ステップＳ１１０）、半導体チップを実装するステップ（ステップＳ１２０）、エポキシモールディングコンパウンド（ＥＭＣ）でモールディングするステップ（ステップＳ１３０）、及び印刷回路基板を切断するステップ（ステップＳ１４０）を含む。
図１３〜図２０は、本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。
図１３〜図１９を参照して、本発明の一実施形態による印刷回路基板を用意するステップ（ステップＳ１００）、及び分離領域を形成するステップ（ステップＳ１１０）を説明する。
複数のチップ領域３２０及びスクライブ（ｓｃｒｉｂｅ）領域３１０を含む印刷回路基板３００が用意する。
図１３に示すように、印刷回路基板３００にチップ領域３２０のそれぞれを２つの部分に分離する分離領域３５０を形成する。分離領域３５０を形成することは、チップ領域３２０内に提供される内部分離領域３５４及び内部分離領域３５４の両端に配置されてスクライブ領域３１０方向に延長される２つの外部分離領域３５２を含む。
隣接した外部分離領域３５２は、互いに離隔して形成し得て、離隔幅は、スクライブ領域３１０の幅より狭いことが好ましい。これにより、印刷回路基板３００を扱うことが容易になりうる。チップ領域３２０にボールランド３０５を形成する。内部分離領域３５４に隣接したボンドフィンガー３１８を形成する。
或いは、図１４に示すように、外部分離領域３５２がスクライブ領域３１０で互いに接続されるように形成することができる。外部分離領域３５２が接続されることによって、分離領域３５０を形成することがより容易になりうる。
また、図１５に示すように、外部分離領域３５２の幅を内部分離領域３５４の幅より広くなるように形成することができる。さらに詳細に説明すると、外部分離領域３５２の幅は、スクライブ領域３１０から内部分離領域３５４側に向かってテーパーされるように形成されうる。隣接した外部分離領域３５２は、互いに離隔して形成し得て、離隔幅は、スクライブ領域３１０の幅より狭いことが好ましい。これにより、印刷回路基板３００を扱うことが容易になりうる。外部分離領域３５２の幅が拡張されることによって、以下で説明するエポキシモールディングコンパウンドの圧力が減少できる。
また、図１６に示すように、印刷回路基板３００のエッジに提供される外部分離領域３５２の幅をスクライブ領域３１０から内部分離領域３５４に行くほど狭く形成され、一方、外部分離領域３５２がスクライブ領域３１０で互いに接続される。外部分離領域３５２が接続されることによって、分離領域３５０を形成することが容易になりうる。
また、図１７に示すように、外部分離領域３５２の幅は、内部分離領域３５４の幅より広くなるように形成されうる。さらに詳細に説明すると、外部分離領域３５２の幅は、実質的に均一に形成されうる。隣接した外部分離領域３５２は、互いに離隔して形成し得て、離隔幅は、スクライブ領域３１０の幅より狭いことが好ましい。これにより、印刷回路基板３００を扱うことが容易になりうる。
また、図１８に示すように、外部分離領域３５２の幅は、内部分離領域３５４の幅より広くなるように形成されうる。さらに詳細に説明すると、外部分離領域３５２の幅は、実質的に均一に形成されうる。内部分離領域３５４は、外部分離領域３５２に接するエッジより外部分離領域３５２から離隔する中央部でより広い幅を有するように形成されうる。
これにより、ボンドフィンガー３１８の整列マージンが確保されうる。
また、図１９に示すように、外部分離領域３５２の幅は、内部分離領域３５４の幅より広くなるように形成されうる。さらに詳細に説明すると、外部分離領域３５２の幅は、実質的に均一に形成されうる。外部分離領域３５２は、スクライブ領域３１０で互いに接続させて形成することができ、これにより、分離領域３５０を形成することが容易になりうる。
図２０を参照して、半導体チップを実装するステップ（ステップＳ１２０）、及びＥＭＣでモールディングするステップ（ステップＳ１３０）を説明する。
図２０に示すように、図１７で説明された印刷回路基板３００のチップ領域３２０に半導体チップ３３０を実装する。半導体チップ３３０は、接着層によってチップ領域３２０に実装される。半導体チップ３３０は、内部分離領域３５４に整列されて実装されうる。
半導体チップ３３０は、中央に配置されたボンディングパッド３３５を有することができる。ボンディングパッド３３５とボンドフィンガー３１８とを電気的に接続するワイヤー３２５を形成する。
分離領域３５０内にモールディング層３４０を形成する。モールディング層３４０は、エポキシモールディングコンパウンドで形成されうる。モールディング層３４０は、分離領域３５０から延長されてワイヤー３２５を覆う下部モールディング層と、半導体チップ３３０を覆う上部モールディング層とを含む。上部モールディング層を形成しつつ、外部分離領域３５２を介してエポキシモールディングコンパウンドが流れてきて、下部モールディング層が形成されうる。外部分離領域３５２は、モールディング層３４０の供給を円滑にすることができる。
モールディング層３４０を形成した後に、スクライブ領域３１０に沿って印刷回路基板３００を切断する（ステップＳ１４０）。これにより、分離領域３５０によって、２つの部分に分離されるチップ領域３２０が形成される。図６で説明された半導体パッケージが完成する（ステップＳ１５０）。
外部分離領域３５２の面積が十分に広いので、エポキシモールディングコンパウンドの圧力が減少できる。これにより、半導体チップ３３０と下部モールディング層３４６とは、剥離されにくくなり、ワイヤー３２５の掃引現象及びワイヤー３２５間の短絡が防止されうる。また、ワイヤー３２５が外部分離領域３５２に近接して形成しうるので、これにより、ボンディングパッド３３５の位置制約が減少できる。
図２１〜図２５は、本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。
図２１〜図２５を参照して、本発明の他の実施形態による印刷回路基板を用意するステップ（ステップＳ１００）、及び分離領域を形成するステップ（ステップＳ１１０）を説明する。
図２１に示すように、複数のチップ領域４２０及びスクライブ領域４１０を含む印刷回路基板４００が用意する。印刷回路基板４００にチップ領域４２０を４つの部分に分離する第１、第２分離領域４５０ａ、４５０ｂを形成する。第１分離領域４５０ａは、チップ領域４２０内に提供される第１内部分離領域４５４ａと、第１内部分離領域４５４ａの両端に配置されてスクライブ領域４１０の方向に延長される第１外部分離領域４５２ａとを含む。第１外部分離領域４５２ａの幅は、第１内部分離領域４５４ａの幅より広くなるように形成することができる。第１外部分離領域４５２ａは、実質的に均一な幅を有するように形成しうる。
第２分離領域４５０ｂは、チップ領域４２０内に提供される第２内部分離領域４５４ｂと、第２内部分離領域４５４ｂの両端に配置されてスクライブ領域４１０の方向に延長される第２外部分離領域４５２ｂとを含む。第２外部分離領域４５２ｂは、第２内部分離領域４５４ｂと同じ幅を有するように形成されうる。
隣接した第１外部分離領域４５２ａ又は第２外部分離領域４５４ａは、互いに離隔して形成し得て、離隔幅は、スクライブ領域３１０の幅より狭いことが好ましい。これにより、印刷回路基板４００を扱うことが容易になりうる。チップ領域４２０にボールランド４０５を形成する。第１内部分離領域４５４ａに隣接したボンドフィンガー４１８を形成する。
また、図２２に示すように、第２外部分離領域４５４ｂの幅を第２内部分離領域４５２ｂの幅より広くなるように形成することができる。さらに詳細に説明すると、第２外部分離領域４５４ｂは、実質的に均一な幅を有するように形成しうる。第１、第２外部分離領域４５４ａ、４５４ｂが広い幅を有することによって、上記で説明されたエポキシモールディングコンパウンドの圧力がかなり減少でき、エポキシモールディングコンパウンドの供給が円滑になりうる。
また、図２３に示すように、第１外部分離領域４５２ａの幅を第１内部分離領域４５４ａの幅より広くなるように形成することができる。さらに詳細に説明すると、第１外部分離領域４５２ａは、実質的に均一な幅を有することができる。第１外部分離領域４５２ａは、スクライブ領域４１０で互いに接続されるように形成しうる。これにより、第１分離領域４５０ａを形成することが容易になりうる。
また、図２４に示すように、第１外部分離領域４５２ａの幅を第１内部分離領域４５４ａの幅より広くなるように形成することができる。さらに詳細に説明すると、第１外部分離領域４５２ａの幅は、スクライブ領域４１０から第１内部分離領域４５４ａ側に向かってテーパーされるように形成しうる。第１外部分離領域４５２ａは、スクライブ領域４１０で互いに接続されるように形成しうる。第２外部分離領域４５２ｂは、第２内部分離領域４５４ｂと同じ幅を有することができる。
また、図２５に示すように、第１、第２外部分離領域４５２ａ、４５２ｂの幅を第１、第２内部分離領域４５４ａ、４５４ｂの幅より広くなるように形成することができる。さらに詳細に説明すると、第１、第２外部分離領域４５２ａ、４５２ｂの幅は、スクライブ領域４１０から第１、第２内部分離領域４５４ａ、４５４ｂに行くほど狭く形成しうる。第１外部分離領域４５２ａ前記第２外部分離領域４５２ｂは、互いに離隔して形成し得て、離隔幅は、スクライブ領域４１０の幅より狭いことが好ましい。
第１、第２外部分離領域４５２ａ、４５２ｂの面積が十分に広いので、エポキシモールディングコンパウンドの圧力が減少でき、エポキシモールディングコンパウンドの供給が円滑になりうる。これにより、本実施形態で説明した半導体チップと下部モールディング層は、剥離されにくくなり、ワイヤーの掃引現象及びワイヤー間の短絡が防止されうる。また、ワイヤーが第１外部分離領域４５２ａに近接して形成しうる。これにより、ボンディングパッドの位置制約が減少しうる。
分離領域が形成された後、半導体チップを実装するステップ（ステップＳ１２０）、ＥＭＣでモールディングするステップ（ステップＳ１３０）、及び印刷回路基板を切断するステップ（ステップＳ１４０）を実施する。図８〜図１１で説明した半導体パッケージが完成する（ステップＳ１５０）。
図２６〜図３１は、本発明の第３、第４の実施形態による半導体パッケージを説明するための図である。
図２６は、本発明の第３の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図であり、図２７は、図２６のＩＶ−ＩＶ’線に沿った断面図である。
図２８は、本発明の第４の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図であり、図２９は、図２８のＶ−Ｖ’線に沿った断面図である。
図３０及び図３１は、本発明の第３、第４の実施形態による半導体パッケージに適用される底面斜視図の例である。
図２６及び図２７に示すように、第１分離領域１５０ａによって２つの部分に分離された第１印刷回路基板１１０ａが提供される。第１印刷回路基板１１０ａは、下部絶縁層１１２ａ、コア物質層１１４ａ及び上部絶縁層１１６ａを含むことができる。第１印刷回路基板１１０ａ上に第１接着層１２０ａによって第１半導体チップ１３０ａが実装される。
第１半導体チップ１３０ａ上に第２印刷回路基板１１０ｂが配置される。第２印刷回路基板１１０ｂは、第２分離領域１５０ｂによって２つの部分に分離されうる。第１分離領域１５０ａ及び第２分離領域１５０ｂは、それぞれ実質的に均一な幅を有することができる。第２印刷回路基板１１０ｂは、下部絶縁層１１２ｂ、コア物質層１１４ｂ及び上部絶縁層１１６ｂを含むことができる。第２印刷回路基板１１０ｂ上に第２接着層１２０ｂによって第２半導体チップ１３０ｂが実装される。
第１印刷回路基板１１０ａと第２印刷回路基板１１０ｂとを電気的に接続する上部ソルダーボール１９０が配置される。第１印刷回路基板１１０ａの下部面に下部ソルダーボール１９５が配置される。下部ソルダーボール１９５は、外部の回路と電気的に接続し得る。第１、第２半導体チップ１３０ａ、１３０ｂは、それぞれ中央に配置された第１、第２ボンディングパッド１３５ａ、１３５ｂを有することができる。第１、第２印刷回路基板１１０ａ、１１０ｂの下部面は、それぞれボンドフィンガー１１８ａ、１１８ｂを有することができる。ボンディングパッド１３５ａ、１３５ｂとボンドフィンガー１１８ａ、１１８ｂとを接続する第１、第２ワイヤー１２５ａ、１２５ｂが供給される。
第１分離領域１５０ａに第１モールディング層１４０ａが配置され、第２分離領域１５０ｂに第２モールディング層１４０ｂが配置される。第１モールディング層１４０ａは、第１半導体チップ１３０ａを覆う第１上部モールディング層１４３ａと、第１分離領域１５０ａから延長されて第１印刷回路基板１１０ａの下部面の一部を覆う第１下部モールディング層１４６ａとを含む。
第２モールディング層１４０ｂは、第２半導体チップ１３０ｂを覆う第２上部モールディング層１４３ｂと、第２分離領域１５０ｂから延長されて第２印刷回路基板１１０ｂの下部面の一部を覆う第２下部モールディング層１４６ｂとを含む。第１上部モールディング層１４３ａは、第２下部モールディング層１４６ｂと接触し得る。本実施形態によれば、印刷回路基板が分離されて、積層型半導体パッケージのモールディング層が薄く形成されることにより、パッケージの信頼性が向上することができる。
また、図２８及び図２９に示すように、図２６及び図２７の第１モールディング層とは異なり、本実施形態では第１上部モールディング層は提供されない。これによって、第２下部モールディング層１４６ｂは、第１半導体チップ１３０ａと接触し得る。第１上部モールディング層が提供されないことによって、積層型半導体パッケージの厚さをさらに薄くすることができる。
また、本発明の第３、第４の実施形態による半導体パッケージは、それぞれ、図３０及び図３１に示すように、第１分離領域１５０ａは、第１内部分離領域１５４ａと、第１内部分離領域１５４ａの両端に配置される２つの第１外部分離領域１５２ａを含むことができる。
第２分離領域１５０ｂは、第２内部分離領域１５４ｂと、第２内部分離領域１５４ｂの両端に配置される２つの第２外部分離領域１５２ｂを含むことができる。
第１外部分離領域１５２ａのうちの少なくとも一つの幅は、第１内部分離領域１５４ａの幅より広くあり得、第２外部分離領域１５２ｂのうちの少なくとも一つの幅は、第２内部分離領域１５４ｂの幅より広くあり得る。
第１外部分離領域１５２ａの幅は、第１印刷回路基板１１０ａのエッジから第１内部分離領域１５４ａ側に向かってテーパーされうる。第２外部分離領域１５２ｂの幅は、第２印刷回路基板１１０ｂのエッジから第２内部分離領域１５４ｂ側に向かってテーパーされうる。又は、第１外部分離領域１５２ａは、実質的に均一な幅を有することができ、第２外部分離領域１５２ｂは、実質的に均一な幅を有することができる。第１、第２外部分離領域１５２ａ、１５２ｂが提供されることによって、半導体パッケージの信頼性が向上し、モールディング層の厚さを薄くすることができる。
図３２及び図３３は、本発明の実施形態による半導体パッケージを含む電子装置を説明する図である。電子装置は、分離領域によって分離された印刷回路基板を有する半導体パッケージを含む。電子装置としては、ノート型パソコン５００や携帯電話６００等がある。その他、電子装置は、ゲーム機、ビデオカメラなど多様な装置を含むことができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明による半導体パッケージは、ノート型パソコン、携帯電話、ゲーム機、ビデオカメラなど多様な電子装置に採用しうる。
本発明の第１の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図である。 図１の半導体パッケージの下部面の平面図である。 図２のＩ−Ｉ’線に沿った断面図である。 図２のＩＩ−ＩＩ’線に沿った断面図である。 図１の半導体パッケージの下部面の平面図である。 図１の半導体パッケージの下部面の平面図の他の例である。 図１の半導体パッケージの下部面の平面図の他の例である。 本発明の第２の実施形態による半導体パッケージの下部面の平面図である。 図８のＩＩＩ−ＩＩＩ’線に沿った断面図である。 本発明の第２の実施形態による半導体パッケージの下部面の平面図の他の例である。 本発明の第２の実施形態による半導体パッケージの下部面の平面図の他の例である。 本発明の一実施形態による半導体パッケージの形成方法を説明するためのフローチャートである。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の一実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の他の実施形態による半導体パッケージの形成方法を説明するための平面図である。 本発明の第３の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図である。 図２６のＩＶ−ＩＶ’線に沿った断面図である。 本発明の第４の実施形態による半導体パッケージを明確に説明するために簡略的に示した斜視図である。 図２８のＶ−Ｖ’線に沿った断面図である。 本発明の第３、第４の実施形態による半導体パッケージに適用される底面斜視図の例である。 本発明の第３、第４の実施形態による半導体パッケージに適用される底面斜視図の例である。 本発明の実施形態による半導体パッケージを含む電子装置を説明する図である。 本発明の実施形態による半導体パッケージを含む電子装置を説明する図である。
符号の説明
１１０、２１０、３００、４００ 印刷回路基板
１１０ａ、１１０ｂ （第１及び第２）印刷回路基板
１０５、１０５ａ、２０５、３０５、４０５ ボールランド
１１２、１１２ａ、１１２ｂ、２１２ 下部絶縁層
１１４、１１４ａ、１１４ｂ、２１４ コア物質層
１１６、１１６ａ、１１６ｂ、２１６ 上部絶縁層
１１８、２１８、３１８ ボンドフィンガー
１２０、２２０ 接着層
１２０ａ、１２０ｂ （第１及び第２）接着層
１２５、２２５、３２５ ワイヤー
１３０、２３０、３３０ 半導体チップ
１３０ａ、１３０ｂ （第１及び第２）半導体チップ
１３５、２３５、３３５ ボンディングパッド
１４０、２４０、３４０ モールディング層
１４０ａ、１４０ｂ （第１及び第２）モールディング層
１４３、２４３ 上部モールディング層
１４３ａ、１４３ｂ （第１及び第２）上部モールディング層
１４６、２４６ 下部モールディング層
１４６ａ、１４６ｂ （第１及び第２）下部モールディング層
１５０、３５０ 分離領域
１５０ａ、１５０ｂ （第１及び第２）分離領域
１５２、３５２ 外部分離領域
１５４、３５４ 内部分離領域
１９０ 上部ソルダーボール
１９５ 下部ソルダーボール
２５０ａ、４５０ａ 第１分離領域
２５０ｂ、４５０ｂ 第２分離領域
２５２ａ、４５２ａ 第１外部分離領域
２５２ｂ、４５２ａ 第２外部分離領域
２５４ａ、４５４ａ 第１内部分離領域
２５４ｂ、４５４ｂ 第２内部分離領域
３１０、４１０ スクライブ領域
３２０、４２０ チップ領域

Claims (33)

  1. 分離領域によって分離される少なくとも２つの部分を含む印刷回路基板と、
    前記印刷回路基板上に実装される半導体チップと、
    前記分離領域内に配置されるモールディング層とを有することを特徴とする半導体パッケージ。
  2. 前記分離領域は、内部分離領域及び該内部分離領域の両端に配置される２つの外部分離領域を含み、
    前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記外部分離領域のうちの少なくとも１つの幅は、前記印刷回路基板のエッジから前記内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記外部分離領域のうちの少なくとも１つの幅は、実質的に均一であることを特徴とする請求項２に記載の半導体パッケージ。
  5. 前記内部分離領域は、前記外部分離領域に接するエッジより前記外部分離領域から離隔する中央部でより広い幅を有することを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記分離領域は、前記印刷回路基板を一方向に横切る第１分離領域を含み、
    前記印刷回路基板は、前記第１分離領域により２つの部分に分離されることを特徴とする請求項１に記載の半導体パッケージ。
  7. 前記第１分離領域は、第１内部分離領域と、前記第１内部分離領域の両端に配置される２個の第１外部分離領域とを含み、
    前記第１外部分離領域のうちの少なくとも１つの幅は、前記第１内部分離領域の幅より広いことを特徴とする請求項６に記載の半導体パッケージ。
  8. 前記分離領域は、前記第１分離領域と交差する第２分離領域をさらに含み、
    前記印刷回路基板は、前記第１分離領域と前記第２分離領域によって４個の部分に分離されることを特徴とする請求項６に記載の半導体パッケージ。
  9. 前記第２分離領域は、第２内部分離領域と、前記第２内部分離領域の両端に配置される第２外部分離領域とを含み、
    前記第２外部分離領域のうちの少なくとも１つの幅は、前記第２内部分離領域の幅より広いことを特徴とする請求項８に記載の半導体パッケージ。
  10. 前記半導体チップは、中央に配置されるボンディングパッドを含み、
    前記印刷回路基板は、前記分離領域に隣接するボンドフィンガーを含み、
    前記ボンディングパッドと前記ボンドフィンガーとを電気的に接続するワイヤーをさらに含むことを特徴とする請求項２に記載の半導体パッケージ。
  11. 前記モールディング層は、前記分離領域から延長されて前記ボンドフィンガー及び前記ワイヤーを覆う下部モールディング層と、
    前記半導体チップを覆う上部モールディング層とを含み、
    前記上部モールディング層と前記下部モールディング層とは、前記外部分離領域で互いに接触することを特徴とする請求項１０に記載の半導体パッケージ。
  12. 前記下部モールディング層の幅は、前記外部分離領域の幅より広いことを特徴とする請求項１１に記載の半導体パッケージ。
  13. 分離領域によって分離される少なくとも２つの部分を含み、前記分離領域に貫通するオープニングを含む印刷回路基板と、
    前記印刷回路基板に実装される半導体チップと、
    前記分離領域の前記オープニング内に配置されるモールディング層とを有し、
    前記分離領域は、内部分離領域と、該内部分離領域の両端に配置される２つの外部分離領域とを含むことを特徴とする半導体パッケージ。
  14. 前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことを特徴とする請求項１３に記載の半導体パッケージ。
  15. 前記モールディング層は、前記分離領域から延長されて前記印刷回路基板の下部面の一部を覆う下部モールディング層と、
    前記印刷回路基板の上部面及び前記半導体チップを覆う上部モールディング層とを含み、
    前記上部モールディング層と前記下部モールディング層とは、前記印刷回路基板のオープニングを介して互いに接触することを特徴とする請求項１３に記載の半導体パッケージ。
  16. 前記印刷回路基板は、少なくとも５つの辺を有する多角形からなることを特徴とする請求項１３に記載の半導体パッケージ。
  17. 分離領域によって分離される各々少なくとも２つの部分を含む複数のチップ領域と、
    前記チップ領域各々を取り囲むスクライブ領域とを有し、
    前記分離領域は、前記チップ領域内に提供され、前記スクライブ領域に向かって延長されていることを特徴とする印刷回路基板。
  18. 前記分離領域は、前記チップ領域内に配置される内部分離領域と、前記内部分離領域の両端に配置されて前記スクライブ領域に延長される外部分離領域を含み、
    前記外部分離領域のうちの少なくとも１つの幅は、前記内部分離領域の幅より広いことを特徴とする請求項１７に記載の印刷回路基板。
  19. 前記外部分離領域のうちの少なくとも１つの幅は、前記スクライブ領域から前記内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることを特徴とする請求項１８に記載の印刷回路基板。
  20. 前記外部分離領域のうちの少なくとも１つの幅は、実質的に均一であることを特徴とする請求項１８に記載の印刷回路基板。
  21. 前記外部分離領域は、前記スクライブ領域で互いに接続されることを特徴とする請求項１７に記載の印刷回路基板。
  22. 隣接した前記外部分離領域は、互いに離隔し、前記隣接した分離領域間の離隔幅は、前記スクライブ領域の幅に比べて狭いことを特徴とする請求項１７に記載の印刷回路基板。
  23. 第１分離領域によって分離される少なくとも２つの部分を含む第１印刷回路基板と、
    前記第１印刷回路基板上に実装される第１半導体チップと、
    前記第１分離領域内に配置される第１モールディング層と、
    前記第１半導体チップ上に配置される第２印刷回路基板と、
    前記第２印刷回路基板上に実装される第２半導体チップとを有することを特徴とする半導体パッケージ。
  24. 前記第２印刷回路基板は、第２分離領域によって少なくとも２つの部分に分離され、前記第２分離領域内に配置される第２モールディング層をさらに含むことを特徴とする請求項２３に記載の半導体パッケージ。
  25. 前記第１分離領域及び前記第２分離領域のそれぞれは、実質的に均一な幅を有することを特徴とする請求項２４に記載の半導体パッケージ。
  26. 前記第１分離領域は、第１内部分離領域と、該第１内部分離領域の両端に配置される２つの第１外部分離領域とを含み、
    前記第２分離領域は、第２内部分離領域と、該第２内部分離領域の両端に配置される２つの第２外部分離領域とを含み、
    前記第１外部分離領域のうちの少なくとも１つの幅は、前記第１内部分離領域の幅より広く、
    前記第２外部分離領域のうちの少なくとも１つの幅は、前記第２内部分離領域の幅より広いことを特徴とする請求項２４に記載の半導体パッケージ。
  27. 前記第１外部分離領域の幅は、前記第１印刷回路基板のエッジから前記第１内部分離領域側にテーパー（ｔａｐｅｒｅｄ）していることを特徴とする請求項２６に記載の半導体パッケージ。
  28. 前記第２外部分離領域の幅は、前記第２印刷回路基板のエッジから前記第２内部分離領域側にテーパーしていることを特徴とする請求項２６に記載の半導体パッケージ。
  29. 前記第１外部分離領域は、実質的に均一な幅を有することを特徴とする請求項２６に記載の半導体パッケージ。
  30. 前記第２外部分離領域は、実質的に均一な幅を有することを特徴とする請求項２６に記載の半導体パッケージ。
  31. 前記第１印刷回路基板と前記第２印刷回路基板とを電気的に接続するソルダーボールをさらに有することを特徴とする請求項２６に記載の半導体パッケージ。
  32. 前記第１モールディング層は、前記第１半導体チップを覆う第１上部モールディング層と、前記第１分離領域から延長されて前記第１印刷回路基板の下部面の一部を覆う第１下部モールディング層とを含み、
    前記第２モールディング層は、前記第２半導体チップを覆う第２上部モールディング層と、前記第２分離領域から延長されて前記第２印刷回路基板の下部面の一部を覆う第２下部モールディング層とを含み、
    前記第１上部モールディング層は、前記第２下部モールディング層と接触することを特徴とする請求項２４に記載の半導体パッケージ。
  33. 前記第１モールディング層は、前記第１半導体チップを覆う第１上部モールディング層と、前記第１分離領域から延長されて前記第１印刷回路基板の下部面の一部を覆う第１下部モールディング層とを含み、
    前記第２モールディング層は、前記第２分離領域から延長されて前記第２印刷回路基板の下部面の一部を覆い、
    前記第２下部モールディング層は、前記第１半導体チップと接触することを特徴とする請求項２４に記載の半導体パッケージ。
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